KR100620883B1 - 클럭 조정 장치 및 방법 - Google Patents

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후지쯔 가부시끼가이샤
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Abstract

송신 장치에서 수신 장치로 클럭 신호를 보내는 일 없이, 수신 장치에서의 클럭 신호와 데이터 신호의 어긋남을 개선한다.
위상 조정 회로(303)는, 클럭 신호(clk)를 지연시켜서 위상을 조정하고, 조정된 클럭 신호(iclk)를 출력한다. 플립플롭(305)은, 데이터 신호(it)에서 생성된 클럭 신호(pdclk)와 클럭 신호(iclk)의 위상 관계를 검출하고, 제어 신호(down)를 출력한다. 시프트 레지스터 회로(302)는, 데이터 신호(it)에서 생성된 타이밍 신호(sclk)에 따라, 지연을 증감하는 제어 신호를 생성하여, 위상 조정 회로(303)에 출력한다. 플립플롭(308)은, 클럭 신호(iclk)에 따라 데이터 신호(dtffin)를 래치(latch)한다.
송신 장치, 수신 장치, 위상 조정 회로, 클럭 신호, 플립플롭, 시프트 레지스터 회로, 데이터 신호

Description

클럭 조정 장치 및 방법 {CLOCK ADJUSTMENT APPARATUS AND METHOD THEREOF}
도 1은 본 발명의 클럭 조정 장치의 원리도.
도 2는 데이터 동기 전송 방식을 나타내는 도면.
도 3은 데이터 수신 회로의 구성도.
도 4는 iclk 전진의 타이밍 차트.
도 5는 iclk 후퇴의 타이밍 차트.
도 6은 iclk와 dtffin의 타이밍 차트.
도 7은 시뮬레이션 결과를 나타내는 도면.
도 8은 제 1 위상 조정 회로의 구성도.
도 9는 제 1 위상 조정 블럭의 구성도.
도 10은 제 2 위상 조정 블럭의 구성도.
도 11은 지연 회로를 나타내는 도면.
도 12는 제어 신호를 나타내는 도면.
도 13은 제 2 위상 조정 회로의 구성도.
도 14는 제 1 시프트 레지스터 회로의 구성도.
도 15는 기본 블럭의 구성도.
도 16은 제 2 시프트 레지스터 회로의 구성도.
도 17은 디짓-오버플로(digit-overflow) 검출 회로의 구성도.
도 18은 스트로브 신호 발생 회로의 구성도.
도 19는 스트로브 신호 발생 회로 내의 신호의 타이밍 차트.
도 20은 제 1 sclk 생성 회로의 구성도.
도 21은 제 2 sclk 생성 회로의 구성도.
도 22는 카운터 회로의 구성도.
도 23은 위상 조정시의 제어 신호의 타이밍 차트.
도 24는 동기 전송 방식을 나타내는 도면.
도 25는 소스 동기 전송 방식을 나타내는 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
101 : CLK 드라이버
102, 104, 201 : 송신 장치
103, 105, 202 : 수신 장치
111 : 위상 조정 수단
112 : 위상 검출 수단
113 : 제어 수단
301 : sclk 생성 회로
302 : 시프트 레지스터 회로
303 : 위상 조정 회로
304 : 스트로브 신호 발생 회로
305, 308, 1502, 1691 내지 1695, 2001 내지 2005, 2261 내지 2265 : 플립플롭
306 : 입력 회로
307 : 지연 회로
701, 703, 705 : 실선
702, 704 : 파선
801 내지 804, 1301 내지 1304 : 위상 조정 블럭
805, 1381 내지 1384, 1721, 1831, 2151, 2251 내지 2255 : AND 회로
901 내지 912, 1361 내지 1373, 1621 내지 1628, 1701, 1702, 1821, 1822, 2131 내지 2137, 2201 내지 2204 : NAND 회로
921 내지 941, 1001 내지 1019, 1311 내지 1313, 1661 내지 1668, 1731, 1801 내지 1804, 2011 내지 2015, 2111 내지 2114, 2221 : 인버터
1021 내지 1026, 1321 내지 1341, 1601 내지 1617, 1811 내지 1814, 2101 내지 2109, 2271 내지 2291 : 버퍼
1031 내지 1078 : FET 스위치
1081 내지 1128 : 커패시터
1351 내지 1354 : OR 회로
1401 내지 1432 : 기본 블럭
1501, 1681 내지 1685, 2161, 2171 : 설렉터
1631 내지 1635, 1711 내지 1714, 2141 내지 2143, 2211 : NOR 회로
1641 내지 1643, 2231 : EOR 회로
1651 내지 1654, 2241 내지 2243 : 일치 회로
1671 : 디짓-오버플로 검출 회로
2121 : 카운터 회로
본 발명은 컴퓨터의 내부 버스 등에서의 고속 디지털 전송 용도의 신호 송수신 회로에 관한 것으로, 수신 장치의 클럭을 조정하는 장치 및 방법에 관한 것이다.
컴퓨터의 프로세서 LSI(Large Scale Integration)와 칩셋 LSI 사이의 신호 송수신에서 볼 수 있는 바와 같이, 송신 장치와 수신 장치 사이에서 클럭 신호를 동기시키는 종래의 전송 방식으로서는, 주로 이하의 2가지 방식이 있다.
(a) 동기 방식
도 24에 도시된 바와 같이, 송신 장치(102)와 수신 장치(103) 각각에 대해서, 클럭 드라이버(CLK 드라이버)(101)로부터 스트로브 신호로서의 클럭 신호를 분배하고, 장치 사이에서 데이터 신호를 전송한다.
(b) 소스 동기(Source Synchronous) 방식
도 25에 도시된 바와 같이, 송신 장치(104)로부터 수신 장치(105)에 대해서 데이터 신호와 동시에 클럭 신호를 송신하고, 수신 장치(105)가 그 클럭 신호를 이 용하여 데이터를 수신한다.
또한, 클럭 신호를 지연시키는 위상 주파수 비교 회로 및 신호 처리 회로도 공지되어 있다(예를 들면, 특허문헌 1 및 2 참조).
[특허문헌 1] 일본 특허 공개2002-135093호 공보
[특허문헌 2] 일본 특허 공개 평05-258476호 공보
그러나, 상술한 종래의 전송 방식에는 다음과 같은 문제가 있다.
(a)의 동기 방식에서는, 클럭 신호와 데이터 신호가 제조 편차나 온도/전압 변동에 의해 상대적으로 어긋나기 쉽고, 고속 전송의 용도에는 부적합하다.
(b)의 소스 동기 방식에서는, 제조 편차나 온도/전압 변동에 대한 내성은 개선되지만, 초고속 전송의 용도에서는 클럭 신호와 데이터 신호의 어긋남이 문제로 된다. 또한, 복수 비트의 데이터 신호의 경우는, 설계시에 있어서의 비트간 배선 길이 차이 등의 편차도 영향을 주기 때문에, 비트간의 동등 지연 설계가 필요해진다.
본 발명의 과제는 송신 장치에서 수신 장치로 클럭 신호를 보내는 일 없이, 수신 장치에서의 클럭 신호와 데이터 신호의 어긋남을 개선하는 클럭 조정 장치 및 그 방법을 제공하는 것이다.
도 1은 본 발명의 클럭 조정 장치의 원리도이다. 도 1의 클럭 조정 장치는 위상 조정 수단(111), 위상 검출 수단(112), 및 제어 수단(113)을 구비한다.
위상 조정 수단(111)은 입력되는 클럭 신호를 지연시켜 클럭 신호의 위상을 조정하고, 조정된 클럭 신호를 출력한다. 위상 검출 수단(112)은, 입력되는 데이터 신호와 조정된 클럭 신호의 위상 관계를 검출하고, 그 위상 관계를 나타내는 제 1 제어 신호를 출력한다. 제어 수단(113)은 제 1 제어 신호에 따라 위상 조정 수단(111)의 지연량을 증가시킬지 감소시킬지를 결정하고, 입력되는 타이밍 신호에 따라 지연량을 증감하는 제 2 제어 신호를 생성하여 위상 조정 수단(111)에 출력한다.
클럭 신호가 클럭 조정 장치에 입력되면, 가변 지연량을 갖는 위상 조정 수단(111)은 제 2 제어 신호에 의해 지시된 지연량을 클럭 신호에 적용하여, 지연된 클럭 신호를 출력한다. 위상 검출 수단(112)은 송신 장치로부터 송신된 데이터 신호와 위상 조정 수단(111)으로부터 출력된 클럭 신호의 위상 관계를 검출하고, 제 1 제어 신호를 출력한다. 제어 수단(113)은 제 1 제어 신호의 값에 따라 지연량의 증감을 결정하고, 그 증감을 지시하는 제 2 제어 신호를 타이밍 신호에 동기시켜 생성하여, 위상 조정 수단(111)에 출력한다.
위상 조정 수단(111)은 예를 들면 후술하는 도 3의 위상 조정 회로(303)에 대응하고, 위상 검출 수단(112)은 예를 들면 도 3의 스트로브 신호 발생 회로(304) 및 플립플롭(305)에 대응하며, 제어 수단(113)은 예를 들면 도 3의 시프트 레지스터 회로(302)에 대응한다. 제 1 제어 신호는 예를 들면 도 3의 down에 대응하고, 제 2 제어 신호는 예를 들면 후술하는 도 14의 S0 내지 S31 및 도 16의 SS0 내지 SS4에 대응한다.
이하, 도면을 참조하면서, 본 발명을 실시하기 위한 최적의 형태를 상세하게 설명한다.
본 실시형태에 있어서는, 도 2에 도시한 바와 같이, 송신 장치(201)로부터 수신 장치(202)로 클럭 신호를 보내는 일 없이, 데이터 신호의 에지의 위상 정보를 이용하여, 수신 장치(202)내에서 발생한 클럭 신호를 자동적으로 데이터 신호에 동기시켜, 데이터 전송을 행한다. 장시간 동작에 있어서의 클럭 신호와 데이터 신호의 어긋남을 방지하기 위해, 송신 장치와 수신 장치의 클럭원(源)은 동일하게 하여도 좋다. 이러한 데이터 동기(Data Synchronous) 전송 방식에 의하면, 송신 장치(201)로서는 종래의 회로를 그대로 사용할 수 있다.
도 3은 도 2의 수신 장치(202)내에 설치되는 데이터 수신 회로의 구성도이다. 도 3의 데이터 수신 회로는 sclk 생성 회로(301), 시프트 레지스터 회로(302), 위상 조정 회로(303), 스트로브 신호 발생 회로(304), 플립플롭(305, 308), 입력 회로(306), 및 지연 회로(307)를 구비한다.
입력 회로(306)는 송신 장치(201)로부터 송신된 데이터 신호(din)를 수취하여, 데이터 신호(it)로서 지연 회로(307)에 출력한다. 지연 회로(307)에 의해 일정 시간이 지연된 데이터 신호(dtffin)는 플립플롭(308)의 단자(D)에 입력된다.
sclk 생성 회로(301)는 데이터 신호(it)로부터 타이밍 신호(sclk)를 생성하고, 시프트 레지스터 회로(302)에 출력한다. 시프트 레지스터 회로(302)는 플립플롭(305)으로부터 출력되는 제어 신호(down)에 따라 위상 조정 회로(303)를 위한 제어 신호를 생성한다. 위상 조정 회로(303)는 시프트 레지스터 회로(302)로부터의 제어 신호에 따라 클럭 신호(clk)의 위상을 조정하고, 클럭 신호(iclk)를 생성한다. 생성된 클럭 신호(iclk)는 플립플롭(305)의 단자(D)와 플립플롭(308)의 단자(CK)에 입력된다. 예를 들면, 위상 조정 회로(303)의 조정 노치(notch)는 100ps로 설정된다.
스트로브 신호 발생 회로(304)는 데이터 신호(it)의 상승/하강(rising/falling)(업/다운) 에지로부터 클럭 신호(pdclk)를 생성한다. 생성된 클럭 신호(pdclk)는 플립플롭(305)의 단자(CK)에 입력된다.
플립플롭(305)은 클럭 신호(iclk)와 데이터 신호(it)의 위상 관계를 검출하는 위상 검출기로서 동작하고, 클럭 신호(pdclk)에 따라 클럭 신호(iclk)를 래치하여 제어 신호(down)를 생성한다. 플립플롭(308)은 클럭 신호(iclk)에 따라 데이터 신호(dtffin)를 래치하고, 데이터 신호(dout)로서 내부 회로에 출력한다.
도 4는 클럭 신호(iclk)를 전진시키는 경우의 타이밍 차트이다. 신호(down)가 논리 "1"일 때, 시프트 레지스터 회로(302) 및 위상 조정 회로(303)에 의해 클럭 신호(iclk)를 전진시킨다. 이로써, 클럭 신호(iclk)의 유효 에지와는 다른 쪽의 에지인 다운 에지가 데이터 신호(it)의 에지에 근접하는 방향으로 조정된다.
도 5는 클럭 신호(iclk)를 후퇴시키는 경우의 타이밍 차트이다. 신호(down)가 논리 "0"일 때, 시프트 레지스터 회로(302) 및 위상 조정 회로(303)에 의해 클럭 신호(iclk)를 후퇴시킨다. 이로써, 클럭 신호(iclk)의 다운 에지가 데이터 신호(it)의 에지에 근접하는 방향으로 조정된다.
도 4 및 도 5와 같은 위상 조정의 결과, 도 6에 나타낸 바와 같이, 플립플롭 (308)의 단자(CK)에 입력되는 클럭 신호(iclk)의 다운 에지가 단자(D)에 입력되는 데이터 신호(dtffin)의 에지와 일치하도록 조정된다. 클럭 신호(iclk)의 유효 에지인 업 에지가 데이터 신호(dtffin)의 2개의 에지 중간을 천공하는 위치로 조정되기 때문에, 최적의 타이밍으로 플립플롭(308)에 데이터를 도입할 수 있다.
타이밍의 미세 조정은 설계시에 지연 회로(307)의 지연을 조정함으로써 행해진다. 지연 회로(307)의 지연은, 예를 들면 스트로브 신호 발생 회로(304)의 지연에 맞추어 설정된다.
도 4, 5 및 6에서는, 클럭 신호(iclk)의 업 에지를 유효 에지로 한 경우에 대해서 나타내고 있지만, 클럭 신호(iclk)의 다운 에지를 유효 에지로 한 경우는 클럭 신호(iclk)의 이동 방향이 역으로 된다.
도 7은, 회로 시뮬레이터를 이용하여 행한, 이러한 위상 조정의 시뮬레이션 결과를 나타내고 있다. 도 7에 있어서, 종축은 신호의 전압 레벨을 표시하고, 횡축은 시간을 표시한다. 실선(701)은 제어 신호(down)의 추이를 나타내고 있고, 시각(T)(18ns 부근)에서 위상 조정이 완료하고 있다.
파선(702) 및 실선(703)은 각각 조정 완료 전의 데이터 신호(dtffin) 및 클럭 신호(iclk)의 추이를 나타내고 있다. 이 예에서는, 클럭 신호(iclk)의 유효 에지인 업 에지가 데이터 신호(dtffin)의 업 에지 또는 다운 에지에 일치하고 있다.
파선(704) 및 실선(705)은 각각 조정 완료 후의 데이터 신호(dtffin) 및 클럭 신호(iclk)의 추이를 나타내고 있다. 위상 조정에 의해, 클럭 신호(iclk)의 업 에지가 데이터 신호(dtffin)의 업 에지와 다운 에지의 중간으로 이동해 있다는 것 을 알 수 있다.
또한, 클럭 신호(iclk)의 다운 에지는 반드시 데이터 신호(dtffin)의 에지에 일치하는 것은 아니며, Δt의 어긋남이 생겨 있다. 이 어긋남은 위상 조정 회로(303)의 조정 노치(100ps), 스트로브 신호 발생 회로(304)의 촙(chop) 폭(150ps), 및 셋업 타임/홀드 타임에 의한 것이지만, 각 요소를 개선함으로써 삭감 가능하다.
도 3과 같은 데이터 수신 회로에 의하면, 송신 장치로부터 수신 장치로 클럭 신호를 보내는 일 없이, 수신 장치측에서 발생한 클럭 신호를 데이터 신호에 동기시킬 수 있다. 위상 조정을 자동적으로 행하기 위해서는, 수신 장치의 동작 개시 전에 더미(dummy)의 데이터 신호를 일정 시간 동안 인가하는 것만으로 좋다. 또한, 아날로그 회로를 포함하지 않기 때문에, 회로 규모를 억제할 수 있어, 컴퓨터 내부 버스 등의 디지털 전송 회로에 용이하게 적용할 수 있다.
다음으로, 도 8 내지 도 23을 참조하면서, 도 3의 데이터 수신 회로의 구성과 동작에 대해서 보다 구체적으로 설명한다.
도 8은 도 3의 위상 조정 회로(303)의 구성예를 도시하고 있다. 도 8의 위상 조정 회로는 위상 조정 블럭(801 내지 804)과 AND 회로(805)를 구비하고, 시프트 레지스터 회로(302)로부터 32 비트의 제어 신호(S0 내지 S31)를 수취하여 클럭 신호(clk)의 위상을 조정한다.
위상 조정 블럭(801)은 단자(CKI)로부터 입력된 클럭 신호(clk)를 단자(CKN)로부터 출력하고, 제어 신호(S0 내지 S7)에 따라 클럭 신호(clk)의 위상을 조정하며, 조정된 클럭 신호를 단자(CKO)로부터 출력한다. 위상 조정 블럭(802 내지 804)의 동작에 대해서도 위상 조정 블럭(801)과 마찬가지이다. AND 회로(805)는 위상 조정 블럭(801 내지 804)의 단자(CKO)로부터 출력되는 클럭 신호의 논리 적(logical product)을 클럭 신호(iclk)로서 출력한다.
도 9는 도 8의 위상 조정 블럭(801)의 구성예를 나타내고 있다. 도 9의 위상 조정 블럭은 NAND 회로(901 내지 912) 및 인버터(921 내지 940)를 구비한다. 단자(CKI)로부터 입력된 클럭 신호(clk)는 직렬로 접속된 인버터(925 내지 940)를 통과함으로써 지연되고, 단자(CKN)로부터 다음의 위상 조정 블럭(802)에 출력된다.
실제로는, 인접하는 인버터(936)와 인버터(937)의 사이에는, 더미의 인버터(941)의 입력 단자가 접속되어 있고, 이 인버터(941)의 입력 용량을 이용하여 클럭 신호를 지연시키고 있다. 인버터(926 내지 935), 인버터(938), 및 인버터(939)에 대해서도 마찬가지로, 더미의 인버터가 접속된다.
NAND 회로(901)는 제어 신호(S0)와 인버터(925)의 출력의 논리 적을 반전시켜 출력한다. NAND 회로(902 내지 908)도 마찬가지로, 제어 신호(S1 내지 S7)와 인버터의 출력의 논리 적을 반전시켜 출력한다. NAND 회로(901 내지 908) 각각에 입력되는 클럭 신호는 인접하는 NAND 회로에 입력되는 클럭 신호와의 사이에 일정한 지연차를 갖는다.
NAND 회로(909)는 NAND 회로(901 내지 903)의 출력의 논리 적을 반전시켜 출력하고, NAND 회로(910)는 NAND 회로(904 내지 906)의 출력의 논리 적을 반전시켜 출력한다. NAND 회로(911)는 NAND 회로(907 및 908)의 출력의 논리 적을 반전시켜 출력한다. 인버터(921 내지 923)는 각각 NAND 회로(909 내지 911)의 출력을 반전 시키고, NAND 회로(912)는 인버터(921 내지 923)의 출력의 논리 적을 반전시켜 출력한다. 그리고, 인버터(924)는 NAND 회로(912)의 출력을 반전시켜 단자(CKO)로부터 출력한다.
제어 신호(S0 내지 S7) 중 어느 하나의 비트를 "1"로 설정하고, 그 외의 비트를 "0"으로 설정하면, NAND 회로(901 내지 908) 중 제어 신호 "1"이 입력된 NAND 회로만이 클럭 신호를 반전시켜 통과시키고, 다른 NAND 회로의 출력은 모두 "1"로 된다. 그러므로, 통과한 클럭 신호가 단자(CKO)로부터 출력된다.
이렇게 하여, 위상 조정 블럭(801)은 클럭 신호(clk)를 제어 신호(S0 내지 S7)에 의해 선택된 시간만큼 지연시켜 단자(CKO)로부터 출력한다. 제어 신호(S7)가 "1"로 설정되었을 때, 지연은 최대로 된다. 또한, 제어 신호(S0 내지 S7) 모두를 "0"으로 설정하면, 단자(CKO)의 출력은 항상 "1"로 된다.
다른 위상 조정 블럭(802 내지 804)의 구성에 대해서도 위상 조정 블럭(801)과 마찬가지이다. 다만, 제어 신호(S7 및 S8)에 의해 선택되는 지연 시간의 차는 위상 조정 블럭(801)의 인접하는 2개의 제어 신호(예를 들면, S6과 S7)에 의해 선택되는 지연 시간의 차와 동일해지도록 조정된다. S15와 S16에 의해 선택되는 지연 시간의 차, 및 S23과 S24에 의해 선택되는 지연 시간의 차에 대해서도 마찬가지이다.
제어 신호(S0 내지 S31) 중 어느 하나의 비트를 "1"로 설정하고, 그 외의 비트를 "0"으로 설정하면, 제어 신호 "1"이 입력된 위상 조정 블럭의 단자(CKO)로부터 클럭 신호가 출력되며, 다른 위상 조정 블럭의 단자(CKO)의 출력은 모두 "1"로 된다. 그러므로, 그 위상 조정 블럭에 의해 조정된 클럭 신호가 AND 회로(805)로부터 클럭 신호(iclk)로서 출력된다.
이와 같이, 도 8의 위상 조정 회로는 일정한 지연차를 갖는 32종류의 지연 시간 중에서 특정한 것을 선택하여 클럭 신호(clk)에 적용할 수 있다.
도 10은 도 3의 위상 조정 회로(303)의 다른 구성예로 사용되는 위상 조정 블럭을 나타내고 있다. 도 10의 위상 조정 블럭은 인버터(1001 내지 1019), 버퍼(1021 내지 1026), FET(Field Effect Transistor) 스위치(1031 내지 1078), 및 커패시터(1081 내지 1128)을 구비한다.
단자(CLKIN)로부터 입력된 클럭 신호(clk)는 직렬로 접속된 인버터(1001 내지 1016)를 통과함으로써, 각 인버터의 입력에 FET 스위치를 통해 접속된 커패시터에 의한 지연을 받고, 단자(CLKOUT)로부터 다음 위상 조정 블럭에 출력된다.
이 경우, 3비트의 제어 신호(SEL1 내지 SEL3)가 위상 조정 블럭에 입력되며, 각 제어 신호는 인버터(1001 내지 1016)의 입력에 접속된 3개의 FET 스위치 중 하나를 제어한다. 각 FET 스위치에는 제어 신호와 그것을 반전시킨 신호의 2개의 신호가 입력된다.
예를 들면, 인버터(1009), FET 스위치(1055 내지 1057), 및 커패시터(1105 내지 1107)로 이루어진 지연 회로를 확대하면, 도 11과 같이 된다.
신호 PGATE_SEL1, PGATE_SEL2, 및 PGATE_SEL3은 각각 버퍼 1022, 1024, 및 1026의 출력에 상당하고, 신호 NGATE_SEL1, NGATE_SEL2, 및 NGATE_SEL3은 각각 버퍼 1021, 1023, 및 1025의 출력에 상당한다.
신호 NGATE_SEL1, NGATE_SEL2, 및 NGATE_SEL3은 각각 제어 신호 SEL1, SEL2 및 SEL3과 동일한 값을 취하고, 신호 PGATE_SEL1, PGATE_SEL2, 및 PGATE_SEL3은 각각 제어 신호 SEL1, SEL2 및 SEL3을 반전시킨 값을 취한다.
커패시터(1106 및 1107)의 용량은 각각 커패시터(1105)의 용량의 2배 및 4배이다. 다른 인버터의 지연 회로도 도 11의 지연 회로와 마찬가지로 구성된다.
제어 신호(SEL1 내지 SEL3)의 값과 발생하는 지연의 관계는 도 12와 같이 된다. 도 12의 "on" 및 "off"는 각각 "1" 및 "0"을 표시한다. 이들 제어 신호를 이용하면, 일정한 지연차를 갖는 8 종류의 지연 시간 중 하나를 선택할 수 있다.
도 13은 도 10의 위상 조정 블럭을 이용한 위상 조정 회로(303)의 구성예를 나타내고 있다. 도 13의 위상 조정 회로(303)는 위상 조정 블럭(1301 내지 1304), 인버터(1311 내지 1313), 버퍼(1321 내지 1341), OR 회로(1351 내지 1354), NAND 회로(1361 내지 1373), 및 AND 회로(1381 내지 1384)를 구비하고, 시프트 레지스터 회로(302)로부터 5비트의 제어 신호(SS0 내지 SS4)를 수취하여 클럭 신호(clk)의 위상을 조정한다.
인버터(1311)의 입력측의 단자(CLKIN)로부터 입력된 클럭 신호(clk)는 직렬로 접속된 위상 조정 블럭(1301 내지 1304)을 통과함으로써 지연되고, 버퍼(1322)의 출력측의 단자(CLKOUT)로부터 클럭 신호(iclk)로서 출력된다.
제어 신호(SS0 내지 SS4)는 도 8의 제어 신호(S0 내지 S31)를 이진수화한 것에 상당하고, 32 종류의 값을 나타낼 수 있다. 인버터(1313), 버퍼(1323 내지 1341), OR 회로(1351 내지 1354), NAND 회로(1361 내지 1373), 및 AND 회로(1381 내지 1384)로 이루어진 회로는 제어 신호(SS0 내지 SS4)로부터 12 비트의 제어 신호를 생성하여, 위상 조정 블럭(1301 내지 1304)에 각각 3비트씩 출력한다.
버퍼(1330 내지 1332)의 출력은 제어 신호(SEL1 내지 SEL3)로서 위상 조정 블럭(1301)에 입력되며, 버퍼(1333 내지 1335)의 출력은 제어 신호(SEL1 내지 SEL3)로서 위상 조정 블럭(1302)에 입력된다. 버퍼(1336 내지 1338)의 출력은 제어 신호(SEL1 내지 SEL3)로서 위상 조정 블럭(1303)에 입력되며, 버퍼(1339 내지 1341)의 출력은 제어 신호(SEL1 내지 SEL3)로서 위상 조정 블럭(1304)에 입력된다.
이들 제어 신호에 의해, 위상 조정 회로 전체에서는 일정한 지연차를 갖는 32 종류의 지연 시간 중에서 특정한 것을 선택하여, 클럭 신호(clk)에 적용할 수 있다.
도 14는 도 3의 시프트 레지스터 회로(302)의 구성예를 나타내고 있다. 기호 a 내지 h가 부가된 신호선 중, 동일한 기호가 부가된 신호선끼리는 접속되어 있는 것으로 한다. 도 14의 시프트 레지스터 회로는 직렬로 접속된 32개의 기본 블럭(1401 내지 1432)을 구비하고, 32 비트의 제어 신호(S0 내지 S31)를 출력한다.
각 기본 블럭은 도 15에 나타낸 바와 같은 구성을 가지며, 설렉터(1501) 및 플립플롭(1502)을 구비한다. 플립플롭(1502)은 그 기본 블럭으로부터 제어 신호(Si: i = 0, 1, ..., 31)로서 출력되는 데이터를 유지한다.
단자(D0 및 D1)에는 각각 업 방향(좌측) 및 다운 방향(우측)으로 인접하는 기본 블럭으로부터의 신호가 입력되고, 설렉터(1501)는 단자(Down)로부터 입력되는 제어 신호(down)의 값에 따라, 단자(D0 또는 D1)로부터의 신호를 선택하여 출력한 다. 제어 신호(down)가 "1"일 때, 단자(D1)로부터의 입력이 선택되며, 제어 신호(down)가 "0"일 때, 단자(D0)로부터의 입력이 선택된다.
단자(CK1)에 입력된 타이밍 신호(sclk)는 클럭 신호로서 플립플롭(1502)의 단자(CK)에 입력된다. 플립플롭(1502)은 클럭 신호(sclk)에 따라 설렉터(1501)의 출력을 래치하여, 단자(SL)로부터 출력한다. 플립플롭(1502)의 출력은 단자(OUT)로부터 제어 신호(Si)로서 출력됨과 동시에, 업 방향의 기본 블럭의 단자(D1) 및 다운 방향의 기본 블럭의 단자(D0)에 입력된다.
이와 같이, 각 기본 블럭은 제어 신호(down)의 값에 따라 업 방향 또는 다운 방향으로부터 입력되는 신호의 값을 래치하여, 다음의 기본 블럭에 시프트시킨다. 예를 들면, 어느 하나의 기본 블럭의 데이터를 "1"로 설정하고, 다른 기본 블럭의 데이터를 "0"으로 설정한 후에, 시프트 동작이 개시된다.
도 14의 시프트 레지스터 회로는 도 8 및 도 13의 위상 조정 회로를 제어하기 위해 사용할 수 있다. 도 13의 위상 조정 회로를 제어하는 경우는, 32 비트의 제어 신호(S0 내지 S31)를 5 비트의 제어 신호(SS0 내지 SS4)로 변환하는 회로가 추가된다.
도 16은 도 3의 시프트 레지스터 회로(302)의 구성예를 나타내고 있다. 도 16의 시프트 레지스터 회로는 버퍼(1601 내지 1617), NAND 회로(1621 내지 1628), NOR 회로(1631 내지 1635), EOR 회로(1641 내지 1643), 일치 회로(1651 내지 1654), 인버터(1661 내지 1668), 디짓-오버플로 검출 회로(1671), 설렉터(1681 내지 1685), 및 D 플립플롭(1691 내지 1695)을 구비하며, 5 비트의 제어 신호(SS0 내 지 SS4)를 출력한다.
이 구성에서는, 제어 신호의 값의 증감을 이진수로 카운트함으로써, 도 14의 구성에서 플립플롭의 수를 삭감하고 있다. 제어 신호(down)는 버퍼(1601 내지 1603)를 통해 디짓-오버플로 검출 회로(1671) 및 설렉터(1681 내지 1685)에 입력되며, 타이밍 신호(sclk)는 버퍼(1611)를 통해서 플립플롭(1691 내지 1695)의 클럭 단자에 입력된다.
설렉터(1681 내지 1685)는 제어 신호(down) 및 디짓-오버플로 검출 회로(1671)의 출력에 따라, 3 비트의 입력 신호 중 하나를 선택하여 출력한다. 이들 입력 신호는 플립플롭(1691 내지 1695)의 출력을 이용하여 생성된다.
인버터(1667)는 설렉터(1681)의 출력을 반전시켜 출력하고, 플립플롭(1691)은 클럭 신호(sclk)에 따라 인버터(1667)의 출력을 래치한다. 인버터(1668)는 플립플롭(1691)의 출력을 반전시켜, 제어 신호(SS4)로서 출력한다. 플립플롭(1692 내지 1695)은 클럭 신호(sclk)에 따라 각각 설렉터(1682 내지 1685)의 출력을 래치하여, 제어 신호(SS3 내지 SS0)로서 출력한다.
설렉터(1681)에는 버퍼(1617), EOR 회로(1641), 및 일치 회로(1651)로부터의 신호가 입력되며, 디짓-오버플로 검출 회로(1671)의 출력이 "1"일 때, 버퍼(1617)로부터의 신호를 선택하고, 현재의 제어 신호(SS4)의 값을 유지한다(Stay). 또한, 제어 신호(down)가 "1"일 때, EOR 회로(1641)로부터의 신호를 선택하고(Down), 제어 신호(down)가 "0"일 때, 일치 회로(1651)로부터의 신호를 선택한다(Up). 설렉터(1682 내지 1685)의 동작에 대해서도 설렉터(1681)와 마찬가지이다.
도 17은 도 16의 디짓-오버플로 검출 회로(1671)의 구성예를 나타내고 있다. 도 17의 디짓-오버플로 검출 회로는 NAND 회로(1701 및 1702), NOR 회로(1711 내지 1714), AND 회로(1721), 및 인버터(1731)를 구비한다. 입력 신호(A0 내지 A4)는 버퍼(1613 내지 1617)의 출력에 각각 상당하고, 제어 신호(SS0 내지 SS4)와 동일한 값을 취한다. 이 회로는 입력 신호(A0, A1 및 A2)가 모두 "0" 또는 모두 "1"일 때, 디짓-오버플로를 나타내는 신호 "1"을 출력한다.
도 16의 시프트 레지스터 회로는 도 8 및 도 13의 위상 조정 회로를 제어하기 위해 사용할 수 있다. 도 8의 위상 조정 회로를 제어하는 경우는, 5 비트의 제어 신호(SS0 내지 SS4)를 32 비트의 제어 신호(S0 내지 S31)로 변환하는 회로가 추가된다.
도 18은 도 3의 스트로브 신호 발생 회로(304)의 구성예를 나타내고 있다. 도 18의 스트로브 신호 발생 회로는 인버터(1801 내지 1804), 버퍼(1811 내지 1814), NAND 회로(1821 및 1822), 및 AND 회로(1831)를 구비하고, 신호(In)로서 입력되는 데이터 신호(it)의 업 에지 및 다운 에지에 맞추어 신호(Out)를 생성하고, 그것을 클럭 신호(pdclk)로서 출력한다.
도 19는 도 18의 신호(In, A1, B1, C1, A2, B2, C2, 및 Out)의 타이밍 차트이다. 신호 A1은 신호 In을 반전시킨 신호이고, 신호 B1은 신호 A1을 일정 시간 지연시켜 반전시킨 신호이며, 신호 C1은 신호 A1 및 B1의 논리 적을 반전시킨 신호이다. 신호 A2는 신호 A1을 반전시킨 신호이고, 신호 B2는 신호 A2를 일정 시간 지연시켜 반전시킨 신호이며, 신호 C2는 신호 A2 및 B2의 논리 적을 반전시킨 신호이 다. 그리고, 신호 Out은 신호 C1 및 C2의 논리 적이다. 신호 B1 및 B2의 지연 시간이 촙 폭에 상당한다.
이렇게 생성된 신호(Out)는 신호(In)의 업 에지 및 다운 에지 양 쪽에 일치하는 다운 에지를 갖고 있다. 또한, 도 3의 데이터 수신 회로에서는, 데이터 신호(it)의 업 에지 및 다운 에지의 양 쪽을 이용하여 위상 검출을 행하기 위해 스트로브 신호 발생 회로(304)를 설치하고 있지만, 업 에지 만을 이용하는 경우는 스트로브 신호 발생 회로(304)를 생략할 수 있다.
도 20은 도 3의 sclk 생성 회로(301)의 구성예를 나타내고 있다. 도 20의 sclk 생성 회로는 플립플롭(2001 내지 2005) 및 인버터(2011 내지 2015)를 구비한다. 플립플롭(2001)과 인버터(2011)는 1/2 분할 회로로서 기능하고, 데이터 신호(it)의 1/2 주파수의 타이밍 신호(sclk)(it/2)를 생성한다.
마찬가지로, 플립플롭(2002)과 인버터(2012)는 타이밍 신호(sclk)(it/2)로부터 데이터 신호(it)의 1/4 주파수의 타이밍 신호(sclk)(it/4)를 생성하고, 플립플롭(2003)과 인버터(2013)는 타이밍 신호(sclk)(it/4)로부터 데이터 신호(it)의 1/8 주파수의 타이밍 신호(sclk)(it/8)를 생성한다.
플립플롭(2004)과 인버터(2014)는 타이밍 신호(sclk)(it/8)로부터 데이터 신호(it)의 1/16 주파수의 타이밍 신호(sclk)(it/16)를 생성하며, 플립플롭(2005)과 인버터(2015)는 타이밍 신호(sclk)(it/16)로부터 데이터 신호(it)의 1/32 주파수의 타이밍 신호(sclk)(it/32)를 생성한다.
그리고, sclk 생성 회로는 지시된 분할비에 따라 어느 하나의 타이밍 신호를 선택하여, 타이밍 신호(sclk)로서 출력한다. 1/2 내지 1/32 중 어느 분할비를 이용할 지는, 미리 시뮬레이션에 의해 결정해도 좋고, 회로의 동작 상태에 기초하여 동적으로 결정해도 좋다.
도 21은 도 3의 sclk 생성 회로(301)의 다른 구성예를 나타내고 있다. 도 21의 sclk 생성 회로는 버퍼(2101 내지 2109), 인버터(2111 내지 2114), 카운터 회로(2121), NAND 회로(2131 내지 2137), NOR 회로(2141 내지 2143), AND 회로(2151), 설렉터(2161), 및 D 플립플롭(2171)을 구비하고, 데이터 신호(it)로부터 타이밍 신호(sclk)를 생성한다.
이 구성에서는, 분할 회로가 아니라 카운터 회로(2121)를 사용함으로써, 데이터 신호(it)의 에지 수를 카운트하고, 규정 회수의 에지를 검출한 시점에서 타이밍 신호(sclk)의 에지를 생성한다.
카운터 회로(2121)는 데이터 신호(it)의 에지 수를 카운트하고, 5 비트의 카운트 값을 출력한다. 설렉터(2161)에는 이 카운트 값을 이용하여 생성되는 4 비트의 신호가 입력되며, 버퍼(2105 및 2106)를 통해서 카운트 수가 설정된다. 설렉터(2161)는 4 비트의 입력 신호 중 하나를 선택하여 플립플롭(2171) 및 인버터(2113)에 출력한다.
인버터(2113)는 설렉터(2161)의 출력을 반전시켜 카운터 클리어 신호를 생성하고, 카운터 회로(2121)에 출력한다. 플립플롭(2171)은 데이터 신호(it)에 따라 설렉터(2161)의 출력을 래치하고, 버퍼(2107)에 출력한다. 또한, 인버터(2114)는 데이터 신호(it)를 반전시켜 출력한다.
NAND 회로(2137)는 버퍼(2107) 및 인버터(2114)의 출력의 논리 적을 반전시켜 출력하고, 버퍼(2109)는 NAND 회로(2137)의 출력을 타이밍 신호(sclk)로서 출력한다.
도 22는 도 21의 카운터 회로(2121)의 구성예를 나타내고 있다. 도 22의 카운터 회로는 NAND 회로(2201 내지 2204), NOR 회로(2211), 인버터(2221), EOR 회로(2231), 일치 회로(2241 내지 2243), 2 입력(two-input) AND 회로(2251 내지 2255), 플립플롭(2261 내지 2265), 및 버퍼(2271 내지 2291)를 구비한다.
데이터 신호(it)는 버퍼(2284)를 통해 플립플롭(2261 내지 2265)의 클럭 단자에 입력되며, 카운터 클리어 신호는 버퍼(2281)를 통해 AND 회로(2251 내지 2255)의 한 쪽의 입력 단자에 입력된다. AND 회로(2251 내지 2255)의 다른 쪽의 입력 단자에는 플립플롭(2261 내지 2265)의 출력을 이용하여 생성된 신호가 입력된다.
플립플롭(2261 내지 2265)은 데이터 신호(it)에 따라 각각 AND 회로(2251 내지 2255)의 출력을 래치하여, 버퍼(2271 및 2273 내지 2276)를 통해 카운터 값으로서 출력한다.
도 23은 도 8의 위상 조정 회로, 도 14의 시프트 레지스터 회로, 및 도 20의 sclk 생성 회로를 이용한 경우의 제어 신호(S14 내지 S18)의 변화를 나타내는 타이밍 차트이다. 타이밍 신호(sclk)로서는, sclk(it/2)를 이용하고 있다. 또한, 이해를 용이하게 하기 위해, 제어 신호(S16 내지 S18)의 사이에서 신호값 "1"이 이동하는 것에 의한 클럭 신호(iclk)의 위상 어긋남은 실제의 회로보다 크게 설정되어 있다.
시각(t1 내지 t14)은 데이터 신호(it)의 업 에지/다운 에지에 대응하고, 제어 신호(down)는 이들 각 시각에 있어서 매회 갱신된다. 시각(t2)에 있어서, 타이밍 신호(sclk)의 업 에지에 의해, 시프트 레지스터 회로(302)가 down = "0"을 인식하고, 제어 신호(S16)의 신호값 "1"을 제어 신호(S17)로 이동시킨다. 이로써, 클럭 신호(iclk)가 후퇴한다.
그후, 시각(t7)에 있어서, 타이밍 신호(sclk)의 업 에지에 의해, 시프트 레지스터 회로(302)가 down = "0"을 인식하고, 제어 신호(S17)의 신호값 "1"을 제어 신호(S18)로 이동시킨다. 이로써, 클럭 신호(iclk)가 더욱 후퇴한다.
그후, 시각(t11)에 있어서, 타이밍 신호(sclk)의 업 에지에 의해, 시프트 레지스터 회로(302)가 down = "1"을 인식하고, 제어 신호(S18)의 신호값 "1"을 제어 신호(S17)로 이동시킨다. 이로써, 클럭 신호(iclk)가 전진한다. 이 시점에서, 데이터 신호(it)의 에지와 클럭 신호(iclk)의 다운 에지가 거의 일치하고, 클럭 신호(iclk)의 업 에지에 의해 데이터 신호(it)를 수신하는 것이 가능해진다.
본 발명은 LSI 사이의 데이터 전송 뿐만이 아니라, 송신 장치로부터 데이터를 수신하는 수신 장치에서의 클럭 신호를 조정하기 위해, 넓게 적용할 수 있다.
(부기 1) 입력되는 클럭 신호를 지연시켜 그 클럭 신호의 위상을 조정하고, 조정된 클럭 신호를 출력하는 위상 조정 수단과,
입력되는 데이터 신호와 상기 조정된 클럭 신호의 위상 관계를 검출하고, 그 위상 관계를 나타내는 제 1 제어 신호를 출력하는 위상 검출 수단과,
상기 제 1 제어 신호에 따라, 상기 위상 조정 수단의 지연량을 증가시킬 지 감소시킬 지를 결정하고, 입력되는 타이밍 신호에 따라, 그 지연량을 증감하는 제 2 제어 신호를 생성하여 상기 위상 조정 수단에 출력하는 제어 수단을 구비하는 것을 특징으로 하는 클럭 조정 장치.
(부기 2) 상기 데이터 신호의 에지를 이용하여 상기 타이밍 신호를 생성하는 생성 수단을 더 구비하는 것을 특징으로 하는 부기 1 기재의 클럭 조정 장치.
(부기 3) 상기 생성 수단은 상기 데이터 신호를 분할하여 상기 타이밍 신호를 생성하는 것을 특징으로 하는 부기 2 기재의 클럭 조정 장치.
(부기 4) 상기 생성 수단은 상기 데이터 신호의 에지를 카운트하여, 규정 회수의 에지를 검출하였을 때 상기 타이밍 신호의 에지를 생성하는 것을 특징으로 하는 부기 2 기재의 클럭 조정 장치.
(부기 5) 상기 조정된 클럭 신호에 따라 상기 데이터 신호의 값을 래치하는 래치 수단을 더 구비하는 것을 특징으로 하는 부기 1 또는 2 기재의 클럭 조정 장치.
(부기 6) 상기 위상 조정 수단은 직렬로 접속된 복수의 인버터 수단을 포함하며, 상기 입력되는 클럭 신호가 그 복수의 인버터 수단을 통과할 때, 상기 제 2 제어 신호의 값에 따라 어느 하나의 인버터 수단으로부터 출력되는 클럭 신호를 선택하여, 상기 조정된 클럭 신호로서 출력하는 것을 특징으로 하는 부기 1 또는 2 기재의 클럭 조정 장치.
(부기 7) 상기 위상 조정 수단은 직렬로 접속된 복수의 인버터 수단과 각 인 버터 수단의 입력에 스위치 수단을 통해 접속된 커패시터 수단을 포함하며, 상기 입력되는 클럭 신호가 그 복수의 인버터 수단을 통과할 때, 상기 제 2 제어 신호의 값에 따라 각 스위치 수단을 제어하고, 최후의 인버터 수단으로부터 출력되는 클럭 신호를 상기 조정된 클럭 신호로서 출력하는 것을 특징으로 하는 부기 1 또는 2 기재의 클럭 조정 장치.
(부기 8) 상기 위상 검출 수단은 상기 데이터 신호의 에지를 이용한 클럭 신호에 따라 상기 조정된 클럭 신호의 값을 래치하고, 래치된 값을 상기 제 1 제어 신호로서 출력하는 플립플롭 수단을 포함하는 것을 특징으로 하는 부기 1 또는 2 기재의 클럭 조정 장치.
(부기 9) 상기 위상 검출 수단은 상기 데이터 신호의 업 에지 및 다운 에지 양 쪽을 이용하여, 상기 데이터 신호의 에지를 이용한 클럭 신호를 생성하는 신호 발생 수단을 포함하는 것을 특징으로 하는 부기 6 기재의 클럭 조정 장치.
(부기 10) 상기 제어 수단은 상기 조정된 클럭 신호의 유효 에지와는 다른 쪽의 에지가 상기 데이터 신호의 에지에 근접하도록 상기 위상 조정 수단의 지연량을 증감하는 것을 특징으로 하는 부기 1 또는 2 기재의 클럭 조정 장치.
(부기 11) 상기 제어 수단은 상기 제 2 제어 신호가 복수 비트로 이루어질 때, 각 비트의 값을 유지하고, 유지된 값을 상기 타이밍 신호에 따라 인접하는 2개의 비트 중 어느 하나의 방향으로 시프트시키는 시프트 레지스터 수단을 포함하고, 상기 제 1 제어 신호에 따라 그 시프트 레지스터 수단의 시프트 방향을 결정하는 것을 특징으로 하는 부기 1 또는 2 기재의 클럭 조정 장치.
(부기 12) 상기 제어 수단은 상기 제 2 제어 신호가 복수 비트로 이루어질 때, 각 비트의 값을 유지하는 플립플롭 수단과, 상기 제 1 제어 신호에 따라, 그 플립플롭 수단의 출력으로부터 생성된 복수 비트의 신호 중 하나를 선택하여, 그 플립플롭 수단에 출력하는 설렉터 수단을 포함하며, 그 플립플롭 수단은 상기 타이밍 신호에 따라 그 설렉터 수단의 출력을 래치하여, 상기 제 2 제어 신호로서 출력하는 것을 특징으로 하는 부기 1 또는 2 기재의 클럭 조정 장치.
(부기 13) 입력되는 클럭 신호를 위상 조정 수단에 의해 지연시켜 그 클럭 신호의 위상을 조정하고,
입력되는 데이터 신호와 조정된 클럭 신호의 위상 관계를 검출하며,
상기 위상 관계를 나타내는 제 1 제어 신호에 따라 상기 위상 조정 수단의 지연량을 증가시킬 지 감소시킬 지를 결정하고,
입력되는 타이밍 신호에 따라 상기 지연량을 증감하는 제 2 제어 신호를 생성하여 상기 위상 조정 수단에 출력하는 것을 특징으로 하는 클럭 조정 방법.
본 발명에 의하면, 송신 장치로부터 수신 장치로 클럭 신호를 보내는 일 없이, 수신 장치측에서 발생한 클럭 신호를 데이터 신호에 동기시킬 수 있다. 이것에 의해, 제조 편차에 의한 타이밍의 어긋남 뿐만 아니라, 동작 중의 온도/전압 변동에 의한 타이밍의 어긋남도 보정하는 것이 가능해진다.
또한, 비트마다 클럭 조정 장치를 설치하면, 비트간 배선 길이 차이 등의 편차에 의한 타이밍의 어긋남을 보정하는 것도 가능해진다.

Claims (11)

  1. 입력되는 클럭 신호를 지연시켜 그 클럭 신호의 위상을 조정하고, 조정된 클럭 신호를 출력하는 위상 조정 수단과,
    입력되는 데이터 신호와 상기 조정된 클럭 신호의 위상 관계를 검출하고, 그 위상 관계를 나타내는 제 1 제어 신호를 출력하는 위상 검출 수단과,
    상기 제 1 제어 신호에 따라, 상기 위상 조정 수단의 지연량을 증가시킬 지 감소시킬 지를 결정하고, 입력되는 타이밍 신호에 따라, 그 지연량을 증감하는 제 2 제어 신호를 생성하여 상기 위상 조정 수단에 출력하는 제어 수단을 구비하는 것을 특징으로 하는 클럭 조정 장치.
  2. 제 1 항에 있어서,
    상기 데이터 신호의 에지를 이용하여 상기 타이밍 신호를 생성하는 생성 수단을 더 구비하는 것을 특징으로 하는 클럭 조정 장치.
  3. 제 2 항에 있어서,
    상기 생성 수단은 상기 데이터 신호를 분할하여 상기 타이밍 신호를 생성하는 것을 특징으로 하는 클럭 조정 장치.
  4. 제 2 항에 있어서,
    상기 생성 수단은 상기 데이터 신호의 에지를 카운트하여, 규정 회수의 에지를 검출하였을 때 상기 타이밍 신호의 에지를 생성하는 것을 특징으로 하는 클럭 조정 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 위상 조정 수단은 직렬로 접속된 복수의 인버터 수단을 포함하며, 상기 입력되는 클럭 신호가 그 복수의 인버터 수단을 통과할 때, 상기 제 2 제어 신호의 값에 따라 어느 하나의 인버터 수단으로부터 출력되는 클럭 신호를 선택하여, 상기 조정된 클럭 신호로서 출력하는 것을 특징으로 하는 클럭 조정 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 위상 조정 수단은 직렬로 접속된 복수의 인버터 수단과 각 인버터 수단의 입력에 스위치 수단을 통해 접속된 커패시터 수단을 포함하며, 상기 입력되는 클럭 신호가 그 복수의 인버터 수단을 통과할 때, 상기 제 2 제어 신호의 값에 따라 각 스위치 수단을 제어하고, 최후의 인버터 수단으로부터 출력되는 클럭 신호를 상기 조정된 클럭 신호로서 출력하는 것을 특징으로 하는 클럭 조정 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 위상 검출 수단은 상기 데이터 신호의 에지를 이용한 클럭 신호에 따라 상기 조정된 클럭 신호의 값을 래치하고, 래치된 값을 상기 제 1 제어 신호로서 출 력하는 플립플롭 수단을 포함하는 것을 특징으로 하는 클럭 조정 장치.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 제어 수단은 상기 조정된 클럭 신호의 유효 에지와는 다른 쪽의 에지가 상기 데이터 신호의 에지에 근접하도록 상기 위상 조정 수단의 지연량을 증감하는 것을 특징으로 하는 클럭 조정 장치.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 제어 수단은 상기 제 2 제어 신호가 복수 비트로 이루어질 때, 각 비트의 값을 유지하고, 유지된 값을 상기 타이밍 신호에 따라 인접하는 2개의 비트 중 어느 하나의 방향으로 시프트시키는 시프트 레지스터 수단을 포함하고, 상기 제 1 제어 신호에 따라 그 시프트 레지스터 수단의 시프트 방향을 결정하는 것을 특징으로 하는 클럭 조정 장치.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 제어 수단은 상기 제 2 제어 신호가 복수 비트로 이루어질 때, 각 비트의 값을 유지하는 플립플롭 수단과, 상기 제 1 제어 신호에 따라, 그 플립플롭 수단의 출력으로부터 생성된 복수 비트의 신호 중 하나를 선택하여, 그 플립플롭 수단에 출력하는 설렉터 수단을 포함하며, 그 플립플롭 수단은 상기 타이밍 신호에 따라 그 설렉터 수단의 출력을 래치하여, 상기 제 2 제어 신호로서 출력하는 것을 특징으로 하는 클럭 조정 장치.
  11. 입력되는 클럭 신호를 위상 조정 수단에 의해 지연시켜 그 클럭 신호의 위상을 조정하고,
    입력되는 데이터 신호와 조정된 클럭 신호의 위상 관계를 검출하며,
    상기 위상 관계를 나타내는 제 1 제어 신호에 따라 상기 위상 조정 수단의 지연량을 증가시킬 지 감소시킬 지를 결정하고,
    입력되는 타이밍 신호에 따라 상기 지연량을 증감하는 제 2 제어 신호를 생성하여 상기 위상 조정 수단에 출력하는 것을 특징으로 하는 클럭 조정 방법.
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