KR100620459B1 - 전자방출소자의 제조방법, 전자원의 제조방법, 및 화상표시장치의 제조방법 - Google Patents

전자방출소자의 제조방법, 전자원의 제조방법, 및 화상표시장치의 제조방법 Download PDF

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Abstract

각 소자당 편차없이 전기특성이 안정한 전자방출소자를 제조하는 방법은, 기판(1)상에, 캐소드 전극(2), 해당 캐소드 전극(2)상에 배치된 카본층(5) 및 게이트 전극(3)을 형성하는 공정과, 애노드 전극(4)을 배치해서, 카본층(5)에 전자방출소자의 구동시의 전압보다도 높은 전압을 인가하는 공정을 구비한다.

Description

전자방출소자의 제조방법, 전자원의 제조방법, 및 화상표시장치의 제조방법{METHOD OF MANUFACTURING ELECTRON-EMITTING DEVICE, METHOD OF MANUFACTURING ELECTRON SOURSE, AND METHOD OF MANUFACTURING IMAGE DISPLAY APPARATUS}
도 1A 및 도 1B는 본 발명에 의한 전자방출소자의 일례를 표시한 개략도
도 2는 본 발명에 의한 전자방출소자의 카본층의 바람직한 예를 표시한 개략단면도
도 3은 본 발명에 의한 전자방출소자의 카본층속의 도전성 미립자의 밀도와 해당 입자의 집합체의 개수와의 관계를 표시한 그래프
도 4는 본 발명에 의한 전자방출소자의 카본층속의 도전성 미립자의 밀도와 해당 입자의 집합체의 개수와의 관계를 표시한 그래프
도 5는 본 발명에 의한 전자방출소자의 카본층에 있어서의 h/r비와 전계 증강 인자 β와의 관계를 표시한 도면
도 6은 본 발명에 이용되는, 다이폴층을 지닌 카본층의 구성을 표시한 개략도
도 7A 및 도 7B는 도 6에 표시한 카본층에 있어서의 전자방출원리를 표시한 도면
도 8은 본 발명에 의한 전자방출소자의 제조방법을 표시한 순서도
도 9A, 도 9B, 도 9C, 도 9D, 도 9E 및 도 9F는 각각 본 발명에 의한 전자방출소자의 제조공정의 일례를 순차 표시한 도면
도 10A, 도 10B 및 도 10C는 본 발명의 특성조정공정에 있어서의 인가전압을 표시한 설명도
도 11은 본 발명의 특성조정공정을 통해 얻어진 전자방출소자의 전기특성을 표시한 그래프
도 12는 본 발명에 의한 전자방출소자를 이용한 전자원의 일례를 표시한 개략 평면도
도 13은 본 발명에 의한 전자방출소자를 이용한 화상표시장치의 일례를 표시한 사시도
도 14A 및 도 14B는 본 발명에 의한 전자방출소자의 다른 예를 표시한 개략도
<도면의 주요부분에 대한 부호의 설명>
1: 기판 2: 캐소드 전극
3: 게이트 전극 4: 애노드 전극
5: 카본층 6: 구동 전원
7: 애노드 전원 8: 도전성 입자
9: 집합체 10: 기재
11: 다이폴층 12: 탄소
13: 수소 23: 인출전극
24: 진공 장벽 25: 전자
31: 도전성 막 32: 마스크
33: 레지스트 마스크 41: 전자원 기판
42: X방향 배선 43: Y방향 배선
44: 전자방출소자 51: 리어 플레이트
52: 지지프레임 53: 유리기판
54: 형광막 55: 메탈백
56: 페이스 플레이트 57: 외위기
58: 고압단자 61: 절연층
발명의 기술분야
본 발명은, 전자방출막을 이용한 전자방출소자의 제조방법, 해당 전자방출소자를 다수 포함하는 전자원의 제조방법 및 상기 전자방출소자를 다수 포함하는 화상표시장치의 제조방법에 관한 것이다.
종래기술
전자방출소자에는, 전계방출형(FE형) 전자방출소자, MIM형 전자방출소자 및 표면전도형 전자방출소자가 포함된다. FE형에 대해서는, 게이트 전극에 개구를 형성하고, 그 개구내에 금속성 부재를 선예화시킨(콘형상으로 형성한) 스핀트(spindt)형이라 불리는 형태가 있다. 또, 일본 공개특허 평 8-96703호 공보에 개시된 바와 같이, 개구내에 배치한 비교적 평탄한 다이아몬드 박막(전자방출막)으로부터 전자를 방출시키는 형태가 있다.
이들 전자방출소자를 이용한 응용장치로서는, 예를 들면, 동일 기판상에 상기 전자방출소자를 다수 배열해서 구성한 플랫 패널 디스플레이가 있다. 플랫 패널 디스플레이에서와 같이, 다수의 전자방출소자를 배열해서 이용할 경우에는, 개개의 전자방출소자의 전자방출특성(특히 전압-전류특성)을 균일하게 설정하는 것이 중요하다.
따라서, 스핀트형의 전자방출소자를 이용한 예에 대해서는, 일본 특허공고 제 3094459호 공보에, 전계증발을 이용해서 각 에미터(emitter) 선단의 곡률을 균등하게 하는 방법이 개시되어 있다. 또, 표면전도형 전자방출소자를 이용한 예에 대해서는, "활성화 공정"이라 불리는 조작을 마친 후의 전자방출소자에 전압을 인가함으로써, 각 전자방출소자의 특성의 균일화를 도모하는 방법이, 일본국 공고특허 제 3062987호 공보에 개시되어 있다.
또, 음성 전자 친화력을 지닌 다이아몬드를 전자방출부재로서 이용하는 전자방출소자가, 일본 공개특허 제 9-199001호 공보, 및 미국특허 제 5283501호 공보, 미국특허 제 5180951호 공보, V. V. Zhinov, J. Liu, et al., "Environmental effect on the electron emission from diamond surfaces", J. Vac. Sci. Technol., B16(3), May/June 1998, pp.1188-1193에 개시되어 있다.
근년, 보다 고해상도를 지닌 플랫 패널 디스플레이가 요구되고 있다. 그 때문에, 전자방출소자의 전자빔 궤도를 제어하여, 전자빔의 빔 스폿(spot)이 작은 것이 요구되고 있다.
빔스폿 크기를 정밀하게 감소시킬 경우, 구동전계(전자를 방출하는 데 필요한 역치전계)를 낮은 값으로 설정하는 것이 유리한 경우가 있다. 단, 이 경우에도, 전술한 스핀트형과 같이 전자방출부재의 선단이 선예화하고 있으면, 이러한 형상에 의해, 방출된 전자빔이 발산되므로, 애노드에 도달하는 전자빔 스폿 크기가 넓게 될 경우가 있다. 전자방출부재의 선단이 비교적 평탄할 경우에는, 빔의 발산이 억제될 수 있다고 하는 이점이 있다.
또, 전자방출막이 박막인 것은, 포토리소그라피 공정을 이용한 제조 프로세스 및 높은 밀착성을 유지하는 점에서, 유리한 경우가 있다. 또한, 전자방출소자의 표면 근방의 요철이 작다고 하는 것은, 표면적을 적게 할 수 있어, 물 등의 흡착량도 적으므로, 각각 얇은 전자방출막을 구비한 복수의 전자방출소자를 이용해서 전자원이나 화상표시장치를 제작한 경우에, 초고진공을 형성·유지하는 일이 비교적 간단하다고 하는 이점이 있다.
그러나, 상기 이점을 지닌 표면이 비교적 평탄한 얇은 전자방출막을 이용한 전자방출소자에 대해서는, 기판상에 전자방출소자를 다수 배열할 때에, 각각의 전자방출소자의 전자방출특성에 편차가 생겨 버릴 경우가 많았다.
또, 보다 낮은 구동전압으로, 보다 높은 전자방출효율을 보다 장시간 안정하게 유지할 수 있는 전자방출막의 개발이 요망되어 왔다.
본 발명의 목적은, 구동전압이 낮고, 빔직경의 제어성이 좋고, 제조상의 이점을 지닌 탄소막을 이용한 전자방출소자의 제조방법을 제공하는 데 있다. 또, 본 발명의 다른 목적은, 상기 전자방출소자를 이용하는 전자원 또는 화상표시장치의 제조방법을 제공하는 데 있다.
본 발명의 제 1측면에 의하면,
(A) 기판 표면상에 배치된 캐소드 전극과, 해당 캐소드 전극상에 배치된 카본층과, 해당 캐소드 전극으로부터 떨어져서 배치된 인출전극을 지니고, 상기 캐소드 전극과 카본층이 적층되는 방향으로 상기 카본층으로부터 전자를 방출하는 전자방출소자를 제작하는 공정과;
(B) 상기 인출전극과 상기 캐소드 전극사이에 상기 전자방출소자의 구동시에 해당 전자방출소자에 인가된 전압보다도 높은 전압을 인가하는 공정을 구비한 것을 특징으로 하는 전자방출소자의 제조방법이 제공된다.
본 발명의 제 1측면에 의한 제조방법은, 바람직한 측면으로서,
상기 카본층의 rms(Root-Mean-Square) 표면 조도(roughness)가 해당 카본층의 막두께의 1/10이하이거나, 혹은 상기 카본층의 rms 표면 조도가 10nm이하이고;
상기 전자방출소자가, 해당 카본층의 표면에 혹은 표면상에 다이폴층을 지니고, 상기 다이폴층은, 상기 카본층의 표면을 종단(終端)하는 수소를 포함하며;
상기 카본층이, 카본 모재 및 해당 카본 모재중에 분산된 복수의 도전성 입자를 포함하며, 상기 도전성 입자는, 상기 카본층의 두께 방향으로 집합체를 구성하도록 배열되고, 상기 카본 모재의 비저항(즉, 저항률)이, 상기 도전성 입자의 비 저항보다도 높은 것을 특징으로 하는 구성을 포함한다.
또, 본 발명에 의한 전자방출소자의 제조방법은, 바람직하게는, 복수의 전자방출소자를 포함하는 전자원의 제조방법, 상기 전자원과 발광부재를 포함하는 화상표시장치의 제조방법에 적용할 수 있다.
본 발명의 제 2측면에 의하면, 애노드 전극과, 각각이 상기 애노드 전극으로부터 떨어져서 위치하는 동시에 기판표면상에 배치된 복수의 전자방출소자를 포함하는 화상표시장치의 제조방법에 있어서,
(A) 복수의 전자방출소자를 상기 기판 표면상에 제작하는 공정과;
(B) 상기 복수의 전자방출소자로부터 하나의 전자방출소자를 선택하는 공정과;
(C) 상기 선택된 전자방출소자의 게이트 전극과 캐소드 전극사이에, 해당 선택된 전자방출소자의 구동시에 인가된 전압보다도 높은 전압을 인가하는 공정을 구비하고,
상기 복수의 전자방출소자는 각각, 기판 표면상에 배치되어 있는 캐소드전극과, 해당 캐소드전극상에 배치되어 있는 카본층과, 상기 캐소드 전극으로부터 떨어져서 배치된 게이트 전극을 구비하고, 또한, 상기 복수의 전자방출소자는 각각, 상기 캐소드 전극과 카본층이 적층되는 방향으로 상기 카본층으로부터 전자를 방출하는 것을 특징으로 하는 화상표시장치의 제조방법이 제공된다.
본 발명의 상기 제 2측면에 의한 제조방법은, 바람직한 측면으로서,
상기 (C)공정이, 상기 복수의 전자방출소자간의 방출특성의 차를 줄이도록 행해지고;
상기 카본층이 상기 카본층의 표면에 또는 표면상에 다이폴층을 지니고;
상기 카본층의 표면이 수소로 종단되고;
상기 카본층은, 카본 모재 및 해당 카본 모재중에 분산된 복수의 도전성 입자를 포함하며;
상기 도전성 입자는, 상기 카본층의 두께 방향으로 집합체를 구성하도록 배열되고, 상기 카본 모재의 비저항이, 상기 도전성 입자의 비저항보다도 높은 것을 특징으로 하는 구성을 포함한다.
본 발명의 제 3측면에 의하면, 복수의 전자방출소자와, 발광부재를 포함하는 화상표시장치의 제조방법에 있어서,
상기 복수의 전자방출소자가 배치되어 있는 제 1기판과, 형광체가 배치되어 있는 제 2기판을 서로 대향시켜 준비하는 공정과;
상기 복수의 전자방출소자의 각각에 구동전압공급회로로부터 생성된 구동전압을 공급하기 위해 상기 복수의 전자방출소자에 구동전압공급회로를 접속하는 공정을 구비하고,
상기 복수의 전자방출소자는 각각, 카본층이 상부에 배치되어 있는 캐소드 전극과, 상기 카본층의 표면을 종단하고 있는 수소와, 상기 캐소드 전극으로부터 떨어져서 배치된 게이트 전극을 구비하고 있는 것을 특징으로 하는 화상표시장치의 제조방법이 제공된다.
본 발명의 제 4측면에 의하면, 복수의 전자방출소자와, 발광부재를 포함하는 화상표시장치의 제조방법에 있어서,
상기 복수의 전자방출소자의 각각에 인가되는 구동전압은, 해당 복수의 전자방출소자의 제조시 해당 복수의 전자방출소자의 각각에 인가된 전압이하이고,
상기 복수의 전자방출소자는 각각, 카본층이 상부에 배치되어 있는 캐소드 전극과, 상기 카본층의 표면을 종단하고 있는 수소와, 상기 캐소드 전극으로부터 떨어져서 배치된 게이트 전극을 구비하고 있는 것을 특징으로 하는 화상표시장치의 제조방법이 제공된다.
본 발명의 제 5측면에 의하면,
복수의 전자방출소자와;
발광부재와;
화상표시장치의 구동시 상기 복수의 전자방출소자에 공급되는 구동전압을 생성하는 구동회로를 구비한 화상표시장치에 있어서,
상기 전압은, 상기 복수의 전자방출소자의 각각의 제조공정에서 상기 복수의 전자방출소자의 각각에 인가된 전압이하이며,
상기 복수의 전자방출소자는 각각, 카본층이 상부에 배치되어 있는 캐소드 전극과, 상기 카본층의 표면을 종단하고 있는 수소와, 상기 캐소드 전극으로부터 떨어져서 배치된 게이트 전극을 구비하고 있는 것을 특징으로 하는 화상표시장치가 제공된다.
이하, 본 발명을 도면을 참조해서 설명한다. 단, 이하의 실시형태에 있어서 각 부재의 치수, 재질, 형상, 그 상대배치 등과, 그들과 관련된 구동방법 및 구동전압 등은, 본 발명의 범위를 이들로만 한정하는 취지의 것은 아니다.
본 발명의 전자방출소자는, 적어도 (a) 기판 표면상에 배치된 캐소드 전극 및 해당 캐소드 전극상에 적층된 카본층(전자방출막)과, (b) 인출전극(게이트 전극 및/또는 애노드 전극)을 지니고 있다. 단, 본 발명에 있어서의 캐소드 전극은, 카본층과 접속된, 진공으로 방출된 전자를 공급하는 전도성 부재를 나타낸다.
도 1A 및 도 1B는 본 발명의 전자방출소자의 바람직한 실시형태를 표시한다. 도 1A는 구동상태의 전자방출소자를 표시한 개략 단면도, 도 1B는 전자방출소자를 표시한 개략 평면도이다. 도 1A 및 도 1B에 있어서, (1)은 기판, (2)는 캐소드 전극, (3)은 게이트 전극, (4)는 애노드 전극, (5)는 전극방출막으로서의 카본층, (6)은, 구동 전원(전압원), (7)은 애노드 전원(애노드 전압원)이다. 전자방출소자에 있어서, 캐소드 전극(2)과 게이트 전극(3)사이에 구동전압 Vg[V]를 인가하는 동시에, 애노드 전극(4)에 Vg보다도 높은 전압 Va[V]를 인가하면, 카본층(5)으로부터 전자가 방출되어, 방출전류 Ie[A]가 흐르게 된다.
도 1A 및 도 B에 표시한 예에 있어서는, 3단자(트리오드) 구조가 이용되었으나, 도 1A에 표시한 구조로부터 게이트 전극(3)이 생략된 소위 "2단자"(다이오드) 구조도 본 발명에 이용해도 된다. 이 경우, 애노드 전극(4)이 인출전극으로서 기능한다.
카본층(5)은 탄소를 주성분으로서 함유하는 전자방출층이다. 카본층(5)에의 구동전계(카본층(5)으로부터 전자방출에 필요한 전계강도)는, 스핀트형 등에 일 반적으로 사용되는 몰리브덴 등의 금속을 주성분으로 하는 막에 비해서 낮게 할 수 있다. 카본을 주성분으로 하는 층(전자방출층)이란, 층속에 있어서 카본의 함유량이 가장 많은 층을 가리킨다. 다른 원소에 대해서는, 전자방출소자는, 후술하는 바와 같이, 금속의 입자를 함유해도 되고, 또한, 전자방출소자는 수소를 함유해도 된다. 물론, 본 발명에 있어서는, 탄소만으로 이루어진 층을 제외하는 것은 아니다.
특히, 카본층(5)으로서는, 도 2에 개략적으로 표시한 바와 같이, 도전성 입자(8)를 다수 카본 모재(10)중에 함유해서 이루어진 카본층(5)이 바람직하고, 해당 카본 모재(10)의 비저항은, 도전성 입자(8)의 비저항보다도 높게 설정된다. 그 때문에, 기본적으로는, 카본 모재(10)는 유전체로 구성되고, 도전성 입자(8)는 금속 등의 도전체로 구성된다. 바람직하게는, 카본 모재(10)의 비저항을 도전성 입자(8)의 비저항의 100배이상의 값으로 설정함으로써, 보다 저전계로 전자방출을 행하는 것이 가능하다. 또, 상기 카본 모재(10)는, 카본층(5)으로부터 도전성 입자(8)를 제외한 것을 가리키는 것이며, 또, 탄소를 주성분으로 하는 것이다. 또한, 카본 모재(10)는, 금속원소나 수소를 함유하는 경우도 있고, 카본 모재(10)가 탄소만으로 구성되는 경우를 제외하는 것은 아니다.
도 2에 표시한 구성에 있어서 이용되는 도전성 입자(8)로서는, 금속입자가 바람직하게 사용되고, 금속종으로서는 Ⅷ족에 속하는 원소가 바람직하다. 더욱 바람직하게는, 탄소에 대해서 접촉성을 지닌 금속이 바람직하다. 따라서, Co, Ni 및 Fe로부터 선택된 적어도 1개의 금속을 함유하는 것이 바람직하다. 특히, Co가 바람직하다. Ni, Fe 또는 Co와 탄소간의 밴드갭이 작으므로, 전자주입에 있어서의 장해가 적다. 또, 도전성 입자(8)는, 상기 금속의 단결정을 주성분으로 하는 것이 보다 큰 방출전류밀도를 실현하는 점에서 바람직하다.
또, 이 형태의 경우에 있어서, 카본 모재(10)의 비저항으로서는, 바람직하게는, 1×10Ω㎝ 내지 1×1014Ω㎝, 보다 바람직하게는, 1×107Ω㎝ 내지 1014Ω㎝의 범위이다. 또, 카본층(5)중에는 sp2결합과 sp3결합의 쌍방을 지니는 것이 바람직하다. 특히, 그라파이트의 미크로구조(그라펜)와 sp3결합을 지닌 밴드구조를 지닌 카본층의 경우, 전계집중이 낮아도 전자방출특성은 본질적으로 양호하다. 그 때문에, 상기 카본 모재(10)중에 도전성 입자(8)를 후술하는 구성을 얻도록 배치함으로써, 더욱 전계집중의 효과를 부가하는 것이 가능하며, 특히 바람직한 전자방출특성을 실현할 수 있다. 단, 전술한 바와 같이, 카본층(5) 자체의 저항은 높고, 해당 카본층(5)이 실질적으로 절연체로서 기능하는 것은 중요하다. 그 때문에, 상기 카본층(5)의 주성분이, 예를 들면, 다이아몬드 카본(DLC: Diamond Like Carbon) 등의 비정질 카본이면, 1×10Ω㎝ 내지 1×1014Ω㎝의 비저항을 얻는 것이 가능하며, 해당 카본층(5)이 유전체로서 기능하는 것이 가능하다. 따라서, 해당 카본층(5)은 비정질 카본으로 구성되는 것이 바람직하다.
도 2에 표시한 구성에 있어서, 복수의 도전성 입자(8)는, 카본 모재(10)에 반드시 균일하게 분산하고 있는 것뿐만 아니라, 도 2에 표시한 바와 같이, 어느 정 도의 개수의 도전성 입자(8)가 집합체(어느 정도의 도전성 입자(8)가 군을 형성함)(9)를 구성한다. 집합체(군)(9)가 카본 모재(10)중에 있어서 이산적으로 배치하고 있다. 각 집합체(군)(9)간의 간격은, 카본층(5)의 평균막 두께 이상 떨어져 있는 것이 바람직하다. 또, 카본층(5)의 평균막 두께는, 캐소드 전극(2)의 표면 혹은 기판(1)의 표면을 기준으로 해서 정의된다. 떨어진 간격(각 집합체(9)간의 간격)으로서는, 구체적으로는 카본층(5)의 평균막 두께의 1배이상이며, 바람직하게는, 1.5배 내지 1000배이다. 상기 간격이 이 범위를 초과하면, 카본층(5)중의 전자방출점 밀도(ESD: Emission Site Density)가, 화상표시장치에 요구되는 전자방출소자의 특성을 만족하는 것이 곤란해진다.
따라서, 각 집합체(군)(9)가 서로 충분히 떨어져 있으면, 전자방출에 필요한 역치 전계(역치 전압)를 낮추는 것이 가능하다. 이것은, 집합체(군)(9)가 서로 떨어짐으로써, 각 집합체(군)(9)에의 전계집중을 증대시키는 효과가 있기 때문이다. 또, 본 발명에 있어서는, 도 2에 표시한 바와 같이, 각 집합체(군)(9)간에, 집합체(군)(9)를 형성하고 있지 않은 도전성 입자(8)가 존재할 경우도 있다.
그리고, 각 집합체(9)를 구성하는 복수의 도전성 입자(8)는, 카본층(5)의 막두께 방향(캐소드 전극(2)측으로부터 카본층(5)의 표면쪽을 향하는 방향)에, 실질적으로 배열되어 있으므로, 각 집합체(9)에 전계를 집중시키는 것이 가능하다.
카본층(5)의 막두께 방향에 배열된 도전성 입자(8)의 수는, 제한은 없고, 적어도 2개이상이면 된다. 예를 들면, 카본층(5)의 막두께 방향에 인접하는 2개의 입자가 배열되어 있으면, 이 인접하는 2개의 입자중의 한쪽이 다른 쪽보다도 캐소 드 전극(2)의 표면(혹은 카본층(5)의 표면)에 보다 가까운 위치에 배치되어 있으면 된다. 그러나, 전자방출을 위한 역치를 보다 낮게 할 경우, 카본층(5)의 막두께 방향에 3개이상의 입자가 배치되어 있는 것이 바람직하고, 특히, 캐소드 전극(2)의 표면(카본층(5)의 표면)에 대해서 수직으로 배열되어 있는 것이 바람직하다.
또, 각각의 집합체(9)내에 있어서 인접하는 도전성 입자(8)끼리는, 5nm이하의 범위내에 배치되는 것이 바람직하다. 인접하는 도전성 입자(8)간의 간격이 이 범위를 초과하면, 전자방출을 위한 역치(역치 전계 또는 역치 전압)가 상당히 높아지기 시작해서, 충분한 방출전류를 얻는 것도 곤란해진다. 또, 각 집합체(9)에 있어서, 인접하는 입자끼리는 서로 접촉하고 있어도 된다. 인접하는 도전성 입자(8)간의 간격이 평균입자크기를 초과하고 있으면 전계집중은 일어나기 어려우므로 바람직하지 않다. 또, 본 발명에 의하면, 카본층(5)중에 포함되는 도전체는 입자형상이므로, 예를 들면, 인접하는 입자끼리가 서로 접촉했다고 해도, 인접하는 입자사이의 저항은 높아진다. 그 때문에, 카본층(5)내에 존재하는, 각각의 전자방출점에 있어서의, 방출전류의 극단적인 상승을 억제하는 것이 가능하여, 전자방출을 안정하게 행할 수 있는 것으로 추측된다.
또, 도전성 입자(8)는 실질적으로 카본층(5)중에 완전하게 매립되어 있는 것이 바람직하나, 일부의 도전성 입자(8)가 카본층(5)의 표면상에 노출하고 있어도 된다. 그 때문에, 카본층(5)의 rms표면조도는, 카본층(5)의 평균막 두께의 1/10이하인 것이 바람직하다. 단, JIS(일본 공업 규격)에 규정된 "rms"를, 본 발명에 적용해도 된다. 이 구성에 의하면, 카본층(5)의 표면조도에 기인하는 전자빔의 확산(발산)을 최소화할 수 있다. 또, 상기 구성에 의하면, 도전성 입자(8)의 표면이 진공중에 존재하는 가스의 영향을 거의 받지 않으므로, 해당 구성은, 안정한 전자방출에도 기여하고 있는 것으로 추측된다.
상기한 구성의 전자방출소자에 대해서는, 유전체로 이루어진 카본 모재(10)중에, 도전체로 이루어진 도전성 입자(8)에 의한 전도경로가 부분적(이산적)으로 형성되어 있는 것으로 추측된다. 따라서, 표면이 평탄한 카본층(5)에 대해서 종래의 경우에 필요로 하였던 컨디셔닝(conditioning)과 같은 전처리가 불필요해져, 부분적 파괴나 손상을 받는 일없이 바람직한 전자방출을 실현하는 것이 가능하다. 단, 카본층(5)의 전체에 걸쳐서 도전성 입자(8)가 균일하게 분산되면, 카본층(5)이 단순히 도전성 막으로 되어, 전자방출을 위한 역치전계강도(역치 전압)가 높아져 버린다. 또, 각 집합체(9)의 간격이 지나치게 크면, 디스플레이에 이용되는 전자방출소자로서 필요한 방출전류 및 그 방출전류를 안정하게 행하는 데 필요한 방출점 밀도를 얻는 것이 불가능하다. 그 결과, 안정한 전자방출 및 안정한 표시화상을 얻는 일이 가능하지 않게 되어 버린다. 그 때문에, 카본층(5)중의 도전성 입자(8)의 밀도는, 1 ×1014/㎤ 내지 5 ×1018/㎤인 것이 바람직하고, 그 밀도가 1 ×1015/㎤ 내지 5×1017/㎤이면, 보다 낮은 전계에서의 전자방출을 실현하는 것이 가능하다. 또, 마찬가지 이유에서, 카본모재(10)의 주원소에 대한 도전성 입자(8)의 주원소의 농도비의 실용 범위는 0.001atm% 내지 1.5atm%이나, 또한, 상기 농도비가 0.05atm% 내지 1atm%이면, 보다 낮은 전계에서의 전자방출을 실현하는 것이 가능하다. 농도비가 1.5atm%를 초과하면, 상술한 바와 같이, 전자방출을 위한 역치 전계 강도(역치 전압)가 높아져 버린다. 또, 인가하는 구동전압이 높아져, 그 결과, 방전파괴를 일으킬 경우도 생겨 버리거나, 혹은 충분한 방출점 밀도가 얻어지지 않게 된다. 그 때문에, 화상표시장치에 필요한 방출전류밀도를 확보할 수 없게 되어 버린다.
여기서, 상기 수치범위에 대해서 설명한다. 집합체(9)가 카본층(5)중에 존재하는 수를, 도전성 입자(8)의 밀도의 함수로서 도 3 및 도 4에 표시한다. 단, 도 3 및 도 4중의 X는, 1개의 집합체(9)를 구성하는 도전성 입자(8)의 수이다.
카본층(5)중의 도전성 입자(8)의 밀도를 P/㎤, 카본층(5)의 막두께를 h, 도전성 입자(8)의 평균 반경을 r이라 표시하는 것으로 가정하자. 이들 조건에 있어서, 막두께 방향으로 도전성 입자(8)가 서로 배열되어 있는 영역(집합체(9))을 생성할 경우, 해당 영역(집합체(9))의 개수 E는 2rP(8r3P)(h/2r-1)/㎠이다. 도 3은 r=2nm인 때의 그래프이고, 도 4는 r=5nm인 때의 그래프이다. 또, 여기서, r은 도전성 입자(8)의 평균입자크기의 절반의 값을 표시하고 있고, 상세는 후술하나, 해당 평균입자크기는 1 내지 10nm가 바람직하다.
집합체(9)에 전계집중이 일어날 수 있는 밀도로 E를 큰 값으로 설정하는 것이 바람직하다. 전계집중을 위해, 적어도 2개의 도전성 입자(8)가 막두께 방향으로 배열되어 있는 것이 바람직하고, 또, 집합체의 개수 E는 1×102/㎠, 바람직하게는, 1×104/㎠로 설정한다. E가 1×102/㎠이상인 것을 실현하기 위해서는, r=2nm 인 경우 적어도 P = 1×1014/㎤을 만족하는 것이 바람직하다. E가 1×104/㎠이상이 되도록 하기 위해서, r=5nm인 경우 적어도 P = 1×1014/㎤를 만족하는 것이 바람직하다. 한편, P=5×1018/㎤을 초과하면, 지나치게 많은 도전성 입자(8)가 배열되어 있으므로, 카본층(5)이 단순한 도전체로 되거나, 집합체(9)에의 전계집중이 일어나기 어렵게 된다. 그 때문에, ESD(Emission Site Density)가 적게 되어 전류밀도도 감소하여, 이러한 감소는 전자방출특성에 대해서 바람직하지 않다.
카본층(5)의 막두께나 도전성 입자(8)의 크기에도 의존하지만, 도전성 입자(8)의 크기를 수 nm로 제어하고, 카본층(5)의 막두께를 수 십 nm로 설정하면, 대략적인 P의 범위는, 1×1014/㎤ ≤P ≤5×1018/㎤가 바람직하다. 도전성 입자(8)의 평균크기(2r)가 1 내지 10nm이고, 해당 도전성 입자(8)의 주원소가 Co인 경우, 상기 조건을 만족하는 카본층(5)중의 Co농도는 0.001atm% 내지 1.5atm%로 된다. P의 이상적인 범위는 1×1015/㎤ ≤P ≤5×1017/㎤가 바람직하다. 예를 들면, 도 3의 예에서는, 적어도 2개의 도전성 입자(8)가 서로 겹쳐서 각 집합체(9)가 형성된 경우, 집합체(9)의 개수(E)는 1×104/㎠ 내지 1×1010/㎠이다.
여기서, 전계집중에 관해서 도 5를 참조해서 설명한다. 도전경로의 높이를 h, 전자방출영역의 반경을 r이라 하면, (2+h/r)배로 되는 전계집중이 생긴다. 마찬가지로, 도전경로의 선단에서의 미크로한 형상으로 인해, 전계집중 인자 β의 전 계집중이 생기므로, 총합적으로는 (2+h/r)β의 전계가 집중된다. 따라서, 상술한 형태를 채용함으로써, 본 발명의 전자방출소자에 있어서는, 보다 전자방출이 용이한 전자방출막이 구성될 것으로 기대된다.
한편, 방출되는 빔의 형상은, 카본층(5)의 막두께, 도전성 입자(8)의 크기나 형상, 전계 강도 등의 설계에도 의존하나, 비발산빔을 형성할 경우, 카본층(5)이 그의 막두께가 100nm이하로 얇은 것이 바람직하다. 또, 구조적인 스트레스도 적으므로, 얇은 카본층(5)은 박막 프로세스에 적합하다. 도전성 입자(8)의 크기 및 카본층(5)의 막두께가 동일한 비율로 증대되면, 집합체(9)의 상호의 거리도 멀어지게 되어, 단위면적당의 방출점의 수가 적게 되어 버린다. 100nm이하의 막두께에 대한 도전성 입자(8)의 크기는 수 nm(1 내지 10nm)가 이상적이다. 따라서, 캐소드 전극(2)쪽으로부터 카본층(5)의 표면을 향해서 수개의 도전성 입자(8)가 배열하는 형태를 이용하는 것이 바람직하다.
또, 카본층(5)에 수소를 함유시키면, 해당 카본층(5)의 응력이 완화될 수도 있다. 예를 들면, DLC와 같은 탄소를 주성분으로 하는 막은 경도가 높고, 응력도 강하다. 따라서, DLC를 주성분으로 하는 탄소막에 대해서, 열처리를 포함한 프로세스의 적합성은 반드시 양호하지 않다. 전자방출막에 대해서는 막이 고품질이어도, 해당 막이 프로세스적으로 불안정한 경우에는 전자방출소자 및 전자원으로서 사용할 수 없다고 하는 과제도 있으므로, 수소에 기인한 응력 완화 때문에 프로세스 제조상 안정한 막이 형성될 수 있는 일도 중요하다. 이 때문에, 카본층(5)중의 탄소에 대해서, 0.1atm%이상의 수소원소를 함유시킴으로써 응력완화를 일으키는 일이 가능하며, 특히 수소를 1atm%이상 카본층(5)에 함유시킨 때에는 이 완화효과가 더욱 효과적이므로, 카본층(5)의 경도 및 영률을 작게 하는 일이 가능하다. 단, 탄소에 대한 수소의 원소 비율이 20atm%를 초과하면, 전자방출특성이 악화되기 시작하므로, 실질적인 상한은 20atm%이다.
도 6에 표시한 바와 같이, 본 발명에 바람직하게 적용할 수 있는 별도의 카본층(5)으로서는, 캐소드 전극(2)의 표면에 카본층(5)을 배열하고, 또한 해당 카본층(5)의 표면에 다이폴(dipole)층(11)을 형성한 것을 들 수 있다(다이폴층(11)은 카본층(5)의 일부를 형성하고 있음). 또, 이 형태의 경우에 있어서도, 카본층(5)의 비저항으로서는, 바람직하게는, 1×10Ω㎝ 내지 1×1014Ω㎝, 보다 바람직하게는, 1×107Ω㎝ 내지 1014Ω㎝의 범위이다.
여기서는, 다이폴층(11)의 구성예로서는, 카본층(5)의 표면(진공과의 계면)이 수소로 종단되어 있는 것을 설명하였으나, 본 발명에 있어서의 다이폴층(11)을 형성하는 재료는 수소로 한정되는 것은 아니다. 카본층(5)의 표면을 종단하는 재료로서는, 캐소드 전극(2)과 인출전극(게이트 전극 및/또는 애노드 전극)과의 사이에 전압을 인가하고 있지 않은 상태하에 있어서, 카본층(5)의 표면준위를 내릴 수 있는 재료를 이용하면 된다. 본 발명에 있어서는, 바람직하게는, 수소가 이용된다. 일반적으로, 수소원자(13)는 약간 양으로 분극(δ+)된다. 이것에 의해, 카본층(5) 표면상의 원자(이 경우에는 탄소원자(12))는 약간 음으로 분극(δ-)되어, 다이폴층(전기 2중층)(11)이 형성된다.
상기 다이폴층(11)을 지닌 전자방출막으로부터의 전자방출원리를 도 7A 및 도 7B에 표시한 밴드도를 참조해서 설명한다. 도 7A는, 인출전극(23)에 전압을 인가하고 있지 않은 경우, 도 7B는, 인출전극(23)에 전압을 인가한 경우를 표시한 것이다. 인출전극(23)이란, 게이트 전극이나 애노드 전극, 또는 이들을 조합한 것이다. 도 7A 및 도 7B에 있어서, (2)는 캐소드 전극, (5)는 카본층, (23)은 인출전극, (24)는 진공 장벽, (25)는 전자, (26)는 다이폴층이 그 표면에 형성된 절연층(카본층)과 진공 장벽 간의 계면이다.
상기 다이폴층에 의해, 도 7A에 표시한 바와 같이, 캐소드 전극(2)과 인출전극(23)사이에 구동전압이 인가되고 있지 않음에도 불구하고, 상기 절연층의 표면에는, 전기 2중층의 전위 δ[V]가 인가되어 있는 상태와 등가의 상태가 얻어진다.
도 7B에 표시한 바와 같이, 캐소드 전극(2)과 인출전극(23)과의 사이에, 구동전압 V[V]를 인가하면, 카본층(5)의 전위강하는 진행하고, 이 전위강하와 연동해서, 진공 장벽(24)도 낮아진다. 구동전압 V[V]에 의해서 터널링(tunnelling)(양자-기계적 터널링)할 수 있는 두께로 카본층(5)의 막두께를 설정하면(바람직하게는, 10nm이하), 캐소드 전극(2)으로부터 공급된 전자(25)가 통과해야만 하는 공간적인 거리도 축소하는 것이 가능하고, 그 결과, 터널링(양자-기계적 터널링)가능한 상태가 얻어져, 진공에의 전자방출이 실현된다.
또, 카본층(5)의 표면을 종단하는 재료는, 실질적으로, 카본층(5)의 표면준위를, 캐소드 전극(2)과 인출전극(23)과의 사이에 전압을 인가하고 있지 않은 상태 하에 있어서, 0.5eV이하, 바람직하게는, 1eV이하로 낮추는 재료인 것이 바람직하다. 단, 본 발명의 전자방출소자에 있어서는, 캐소드 전극(2)과 인출전극(23)과의 사이에 구동전압을 인가하고 있을 경우와 구동전압을 인가하고 있지 않을 경우의 각각에 있어서, 카본층(5)의 표면의 준위는 양의 전자친화력을 나타낼 필요가 있다.
또한, 카본층(5)의 막두께는, 구동전압에 의해 결정될 수 있으나, 전자방출소자가 수 십V이하에서 구동되면, 카본층(5)의 막두께는, 바람직하게는, 20nm이하, 보다 바람직하게는, 10nm이하로 설정된다. 또, 구동시에, 캐소드 전극(2)으로부터 공급된 전자가, 터널링해야 할 장벽(카본층(5)과 진공 장벽(24))을 형성하고 있으면 되나, 카본층(5)의 막두께의 하한으로서는, 막의 재현성 등의 관점으로부터, 바람직하게는 1nm이상으로 설정된다.
따라서, 카본층(5)의 표면이 항상 양의 전자 친화력을 나타내면, 전자방출소자의 선택시와 비선택시의 각각에서의 명확한 전자방출량의 온/오프의 비를 확보하는 것이 가능하다. 선택시와 비선택시의 각각에서의 명확한 전자방출량의 온/오프의 비를 확보할 수 있는 전자방출소자는, 전자원 및 화상표시장치에 바람직하게 적용가능하며, 이들 전자원 및 화상표시장치의 각각에 있어서, 다수의 전자방출소자중의 임의의 전자방출소자로부터 전자를 방출할 필요가 있다.
또한, 도 6에 표시한 형태를 지닌 카본층(5)이, 도 2를 참조해서 설명한 바와 같이, 더욱 도전성 입자(8)를 배치한 구성으로 해도 된다. 즉, 도 2에 표시한 카본층(5)의 표면에 도 6에 표시한 다이폴층(11)을 형성한 형태를 본 발명에 의한 전자방출소자에 이용해도 된다.
본 발명에 바람직하게 적용할 수 있는 카본층은, 1×106V/㎝미만의 전계에서 전자를 방출가능한 층이다. 도 2 및 도 6에 표시한 카본층에 1×106V/㎝미만의 전계를 인가하면, 전자가 방출되기 시작할 수 있다. 즉, 인출전극과 카본층사이에 1×106V/㎝미만의 전계를 인가함으로써 전자를 방출할 수 있다.
이와 같이 해서, 본 발명의 전자방출소자는, 표면전도형 전자방출소자와는 다르며, 방출효율 Ie/If가 매우 높다. 여기서, If는 캐소드 전극과 인출전극사이에 흐르는 전류(구동전류)이고, Ie는 캐소드 전극과 애노드 전극사이에 흐르는 전류(방출전류)이다. 본 발명의 전자방출소자에 의하면, 게이트 전극과 캐소드 전극사이의 간격은, 1㎛이상으로 설정할 수 있다. 그 결과, 본 발명의 전자방출소자에 의하면, 30%이상의 방출효율을 실현할 수 있고, 60%이상의 방출효율도 실현할 수 있다. "활성화"라 불리는 제조 프로세스를 통해 제조된 표면전도형 전자방출소자의 경우, 방출효율이 수%이고, 게이트 전극쪽의 탄소막과 캐소드 전극쪽의 탄소막간의 간격은 수nm이다. 이 관점으로부터도, 본 발명의 전자방출소자는 표면전도형 전자방출소자가 아닌 것을 알 수 있다.
이하에, 도 8에, 본 발명의 제조공정의 일례를 표시한다.
본 발명의 제조공정은, 전자방출소자를 제작하는 공정(S1)과, 특성조정공정(S2)을 포함한다. 특성조정공정은, 제작한 전자방출소자의 전자방출특성의 안정화 및/또는 전자방출특성의 균일화를 행하는 공정으로, 카본층(5)에 최 대인가전계 Emax를 부여하는 공정이다.
상기 제조공정을 종료한 후, 구동공정동안 항상 전자방출소자의 카본층(5)에 부여되는 인가전계 E는, Emax(S2)이하로 설정하는 것이 바람직하다(S3).
여기서, 카본층(5)에 공급되는 인가전계 E에 대해서 설명한다. 전자방출막에 부여되는 전계는, 소자구조와 구동상태 및 구동전압에 의거해서 결정된다. 또한, 상기 전계는 전자방출막의 위치에 의해서 변한다. 이하, 3단자 구조를 지닌 전자방출소자를 주로 설명한다.
카본층(5)에 인가되는 전계는, 크게 애노드 전극의 전위로부터 기인하는 Ea와 게이트 전위로부터 기인하는 Eg로 나뉜다. 여기서, 애노드 전압을 Va[V](전형적으로는 캐소드 전극(2)의 전위와 애노드 전극(4)의 전위와의 차로 정의됨)라 하고, 캐소드 전극(2)(혹은 카본층(5))과 애노드 전극(4)과의 사이의 거리를 H[㎛]라 가정하면, 전자방출소자와 애노드 전극(4)과의 사이에 인가되는 평균적인 전계(Ea av[V/㎛])는 Ea av = Va/H[V/㎛]로 정의할 수 있다.
또, 캐소드 전극(2)과 게이트 전극(3)과의 사이에 인가되는 전압을 Vg[V]라 하고, 캐소드 전극(2)(혹은 카본층(5))과 게이트 전극(3)과의 사이의 거리를 W[㎛]라 가정하면, 캐소드 전극(2)과 게이트 전극(3)과의 사이에 인가되는 평균적인 전계(Eg av[V/㎛])는 Eg av = Vg/W[V/㎛]로 정의할 수 있다.
또한, 상기와 같은 Ea 및 Eg는, 전자방출소자(전자방출막)의 구조나 카본층의 위치에 따라서도 다르므로, Ea = βa ×Ea av 및 Eg = βg ×Eg av로 된다. 여기서, βa 및 βb는, 전계 증강인자이고, 1이상의 수치이다. 애노드 전극(4)이, 전자방출소자와 평행하게 배치(특히, 애노드전극(4)이 전자방출막에 대해서 평행하게 배치)될 경우, βa는 거의 1과 같다. βg는 전자방출소자의 구조에 따라서 크게 다르며, 전자방출부재 자체가 선예화되면 βg는 수 천배로 증대될 경우도 있다. 본 발명에 있어서와 같이 비교적 평탄한 막을 사용한 경우에는, βg는 작게 되나, 구조에 따라서는, βg는 수배로 증강된다.
스핀트형 전자방출소자나 표면전도형 전자방출소자의 경우, 통상 Eg av >> Ea av이며, 전자방출영역에 인가되는 지배적인 전계(전자방출을 일으키는 전계)는, 게이트 전극(3)과 캐소드 전극(2)과의 사이에 인가되는 전압으로 형성되는 전계(Eg)이며, Ea의 영향은 거의 없거나 매우 작다.
βg는 게이트 전극(3)에 가장 가까운 카본층(5)의 부분에 있어서 크고, 게이트 전극(3)으로부터 거리가 멀어질수록 βg는 급격하게 작아진다. 따라서, 최대 인가전계 Emax가 부여되는 카본층(5)의 장소는, 필연적으로 βg가 큰 장소로 된다.
한편, 본 발명에 있어서의 카본층(5)과 같은, 역치전계(전자방출막으로부터 전자가 방출되기 시작하는 데 필요한 전계)가 낮은 전자방출막의 경우에는, 구동시에 있어서의 Eg를 작게 할 수 있다. 따라서, Ea를 작게 해도, 구동은 충분히 가능해진다. 단, Ea를 작게하는 것은 문제도 있다. 예를 들면, 형광체를 사용한 화상표시장치에서는, Ea를 작게 하는(Va를 낮추는) 것은, 형광체의 효율 및 수명의 관점에 있어서는 반드시 유효하지 않다.
따라서, 본 발명에 있어서와 같이 역치전계가 낮은 전자방출막을 이용해서 구동을 행할 경우, Eg av/ Ea av는, 1 내지 수 10으로 될 경우가 있다. 이 경우, 전자방출부재(전자방출막)에 부여되는 최대인가전계 Emax는, Ea의 영향도 상당히 받는 것으로 된다.
특히, 도 1 및 후술하는 도 14A 및 도 14B에 표시한 바와 같은 본 발명의 전자방출막을 애노드 전극(4)과 실질적으로 평행하게(또, 노출해서) 위치시키면, Ea의 영향은 커진다. 또, 게이트 전극(3)에 근접하고 있지 않은 전자방출막 부분에도 Ea에 기인하는 전계가 인가되는 경우도 있다.
즉, 본 발명에 있어서의 최대인가전계 Emax는, 3단자 구조의 경우에 있어서는, 게이트 전극(3)만 혹은 애노드 전극(4)만, 또는, 이들의 조합에 부여되는 것이다. 또, 당연하지만, 본 발명에 있어서의 최대인가전계 Emax는, 2단자 구조의 경우에 있어서는, 인출전극(애노드 전극(4))에만 부여된다.
또, 본 발명에 있어서는, 3단자 구조의 전자방출장치(즉, 애노드 전극(4)과, 게이트 전극(3)과, 캐소드 전극(2)과, 카본층(5)으로 구성되는 전자방출장치)의 경우에는, 게이트 전극(3) 및/또는 애노드 전극(4)을, "인출전극"이라 부르는 것이 가능하다. 또, 2단자 구조의 전자방출장치(즉, 애노드 전극(4)과, 캐소드 전극(2)과, 카본층(5)으로 구성되는 전자방출장치)의 경우에는, 애노드 전극(4)을 "인출전극"이라 부르는 것이 가능하다.
도 9A 내지 도 9F에, 본 발명에 바람직한, 도 1A 및 도 1B에 표시한 바와 같 은 형태를 지닌 전자방출소자의 일례인 전자방출소자의 제조공정을 표시한다.
(공정 1)
먼저, 표면을 미리 충분히 세정한 기판(1)을 이용한다. 이 기판(1)은, 석영 유리기판, Na 등의 불순물의 함유량을 감소한 유리기판, 소다 석회 유리기판, 기판표면에 SiO2막을 적층한 적층체로 이루어진 기판, 세라믹 절연기판 등으로부터 선택된다. 상기 기판(1)상에 도전성 막(31)(캐소드 전극(2) 및 게이트 전극(3)을 형성하기 위한 부재)을 적층한다(도 9A).
도전성 막(31)은, 증착법, 스퍼터링법 등의 일반적인 진공 막퇴적 기술에 의해 형성된다. 도전성 막(31)의 재료는, 예를 들면, Be, Mg, Ti, Zr, Hf, V, Nb, Ta, Mo, W, Al, Cu, Ni, Cr, Au, Pt 또는 Pd 등의 금속 또는 합금재료 등으로부터 적절하게 선택된다. 도전성 막(31)의 두께로서는, 10 nm 내지 수 백 ㎛의 범위로 설정되고, 바람직하게는, 100 nm 내지 90 ㎛의 범위로 선택된다.
(공정 2)
다음에, 도 9B에 표시한 바와 같이, 도전성 막(31)위에는 선택적으로 마스크(32)를 형성한다. 마스크의 형성방법으로서는, 포토리소그라피법 등을 이용한다.
(공정 3)
다음에, 카본층(5)을 형성한다(도 9C). 카본층(5)은, 평탄성이 높은 것이 바람직하다. 구체적으로는, rms(Root-Mean-Square)표면조도가, 카본층(5)의 평균 막두께의 1/10이하인 것이 바람직하다. 또, rms값에서는 10nm이하, 보다 바람직하게는, 1nm이하인 것이 바람직하다.
평탄성이 높으면, 선예화에 의한 전계 증강 효과가 없으므로, 일반적으로는, 역치 전계가 높아지는 경향이 있다. 그 때문에, 이미 도 2 및 도 6을 참조해서 상세히 설명한 카본층(5)과 같이, 방출기구를 고안한 전자방출막이 유효해진다.
또, rms는, 평균선으로부터 측정곡선까지의 편차의 2승을 평균해서 얻어진 값의 제곱근으로 나타내며, JIS 규격에서도 이용된다.
여기서, 카본층(5)의 표면조도는, 도전성 막(31)에 적층한 경우의 표면조도가 아니라 평탄한 기판(예를 들면, Si기판)상에 적층된 경우의 표면조도이다. 즉, 기재막으로서 기능하는 도전성 막(31)의 표면조도를 제거함으로써 얻어진 카본층(5) 자체의 표면조도를 나타낸다. 그러나, 전자빔의 퍼짐을 억제하는 데는 전극상의 카본층의 표면조도가 유효하다. 따라서, 전극상의 카본층의 rms표면조도(전극의 표면조도에 카본층의 표면조도가 더해진 상태)는 상기 범위내인 것이 유효하다.
(공정 4)
포토리소그라피법에 의해 캐소드 전극(2)을 게이트 전극(3)으로부터 분리하기 위해, 포토레지스트 마스크(33)를 이용해서 패터닝을 행한다(도 9D).
(공정 5)
다음에, 에칭처리를 행해서 캐소드 전극(2)을 게이트 전극(3)으로부터 분리한다(도 9E). 도전성 막(31) 및 카본층(5)의 에칭공정에 의해서는, 평활한 에칭 면이 바람직하게 얻어지고, 도전성 막(31) 및 카본층(5)의 재료에 따라서 에칭방법을 선택하면 되고, 건식 에칭 또는 습식 에칭이어도 된다.
(공정 6)
마스크(32), (33)를 제거해서, 도 9F에 표시한 형태(도 1A에 표시한 형태)의 전자방출소자를 형성하는 것이 가능하다.
통상, 캐소드 전극(2)과 게이트 전극(3)과의 사이의 거리 w(도 1A 및 도 1B 참조)는 전자방출소자를 구성하는 재료나 그 저항치, 카본층(5)의 전기적 특성, 필요로 하는 전자방출빔의 형상 등에 의해 적절하게 설정된다. 거리 w는 통상 100nm이상, 바람직하게는, 1㎛이상이다. 거리 w는 100㎛이하로 설정하는 것이 바람직하다.
최후에, 각종 후처리에 의해, 전자를 방출하기 쉽게 하는 공정을 부가하는 것도 가능하다. 후처리의 일례로서는, 어닐링처리, 플라즈마처리 등이 있다. 특히, 이와 같은 후처리는, 도 6에 표시한 바와 같은 표면 종단(다이폴층의 형성)을 형성하는 경우에 바람직하게 행해진다.
(공정 7)
다음에, 본 발명의 특징인 특성조정공정을 행한다.
특성조정공정은, 전술한 바와 같이, 전자방출특성의 안정화 및/또는 전자방출특성의 균일화를 행하는 공정이다. 이것은, 본 발명에 관한 특성조정공정이, 제조공정에서 얻어진 전자방출소자(전자방출장치)의 I-V특성(전류-전압 특성)을, 소망의 I-V특성까지 변화시키는 공정인 것에 기인한다.
그리고, 특성조정공정은, 카본층(5)에 최대인가전계 Emax를 부여하는 공정이라 바꾸어 말하는 것이 가능하다. 여기서, "최대인가전계"란, 이 특성조정공정이 수행되기 전에 카본층(5)에 인가된 전계보다도 높은 전계를 의미하나, 본 발명에 있어서는, 이 특성조정공정이전에 전계가 인가되는 것을 전제로 하는 취지의 것은 아니다. 또, 본 발명의 특성조정공정은, 카본층(5)으로부터의 전자방출을 수반하는 것이다.
카본층(5)에 최대인가전계 Emax를 부여하는 경우에는, 처음부터 최대인가전계 Emax를 부여하는 것은 아니고, 서서히 카본층(5)에 인가하는 전계를 상승시켜서 최대인가전계 Emax까지 이르게 한다. 이것이, 안정한 특성조정공정을 행하는데 바람직하다.
또, 상기와 같이 최대인가전계 Emax를 부여하는 공정은, 카본층(5)으로부터 방출되는 전류치를 최대로 하는 것과 등가로 볼 수 있다. 이 관점으로부터는, 본 발명의 특성조정공정은, 카본층(5)에 최대전류 Imax를 방출시키는 공정으로 바꾸어 말하는 것도 가능하다. 본 발명의 특성조정공정에 있어서는, 카본층(5)으로부터 방출되는 전류치를 서서히 상승시킴으로써 행하는 것이 바람직하다.
또한, 예를 들면, 전자방출소자를 적용하는 전자방출장치가, 3단자 구조(즉, 애노드 전극과 캐소드 전극과 게이트 전극의 3개의 전극을 지님)인 경우에는, 실제로 해당 장치를 구동할 때에 있어서의, 상기 3개의 전극간의 상대배치와 마찬가지 의 상대배치하에서, 상기 특성조정공정을 행하는 것이 바람직하다. 이것은 2단자구조의 전자방출장치의 경우 및 4단자구조의 전자방출장치의 경우에 있어서도 마찬가지로 행해진다. 또, 전자방출장치(예를 들면, 플랫 패널 디스플레이)의 전자방출소자에 본 발명의 특성조정공정을 적용하는 경우에는, 플랫 패널 디스플레이는, 일반적으로 애노드 전극(4)을 탑재하는 페이스 플레이트와 전자방출소자를 탑재하는 리어 플레이트를 대향시켜서 밀봉-접착한 패널을 이용하는 것이 바람직하다. 물론, 이 패널을 밀봉-접착하기 전에 상기 특성조정공정을 행해도 된다. 특성조정공정용의 애노드 전극(4)을, 실제의 패널에 있어서의 애노드 전극(4)과 리어 플레이트간의 거리와 동등한 거리에 배치해서, 특성조정공정을 행한 후에, 패널용의 애노드 전극(4)을 탑재하는 페이스 플레이트와 특성조정공정을 거쳐 얻어진 전자방출소자를 탑재하는 리어 플레이트를 밀봉-접착해서 패널을 형성하는 것도 가능하다.
이와 같은 상대 배치관계하에서 특성조정공정을 행할 경우에는, 최대인가전계 Emax를 부여하는 공정은, 실효적으로는, 전자방출막으로부터 전자를 방출시키기 위해 캐소드 전극(2)과 인출전극과의 사이에 최대인가전압 Vmax를 인가하는 공정인 것으로 가정할 수 있다. 최대전압 Vmax에서 행할 경우가, 가장 간이하게 특성조정공정을 행하는 것으로 되므로 가장 바람직하다. 또, 최대전압 Vmax를 캐소드 전극(2)과 인출전극과의 사이에 인가할 경우에도, 이들 사이에 인가하는 전압을 서서히 상승시키는 것이 바람직하다.
또, 상기 예에서는, 전자방출장치를 구성하는 각 전극의 상대위치와 동일한 상대위치에 있어서, 특성조정공정을 행하는 예를 설명하였으나, 본 발명은, 상기 상대위치에 한정되는 것은 아니다. 즉, 예를 들면, 전자방출장치를 구성하는 각 전극의 상대위치를 고려해서, 실제로 해당 전자방출장치를 구동할 때에, 전자방출소자의 카본층(5)에 인가되는 전계강도보다도 높은 전계강도를 해당 카본층(5)에 인가하면 된다. 그 때문에, 패널의 밀봉-접착공정전에 상기 특성조정공정을 행할 경우에 있어서, 예를 들면, 애노드 전극(4)을, 밀봉-접착공정후의 애노드 전극(4)의 위치보다도, 리어 플레이트로부터 떨어뜨리는 대신에, 애노드 전극(4)의 전압을 올림으로써 Emax의 인가를 실현하는 것도 가능하다.
다음에, 도 10A내지 도 10C 및 도 11을 참조해서, 본 발명의 특징인 "특성조정공정"에 대해서 구체적으로 설명한다.
도 10A는, 최대인가전압 Vmax를 카본층(5)에 인가할 경우에 있어서의, 본 발명의 특성조정공정(도 10A중, 화살표로 표시되는 기간)의 일례를 표시한 것이다.
도 10B 및 도 10C는, 도 10A에 표시한 특성조정공정을 마친 후의 전자방출소자의 구동방법(도 10B 및 도 10C의 각각에 있어서의 화살표로 표시되는 기간)의 일례이며, Va 및 Vg의 양쪽을 인가해서, 최대인가전압을 부여하는 예이다.
도 10A에서는, 일정한 애노드 전압 Va[V]을 애노드 전극(4)에 부여한 상황하에서, 캐소드 전극(2)과 게이트 전극(3)과의 사이에, 펄스전압 Vg[V]를, 파고치를 Vg2까지 서서히 상승시킴으로써 특성조정공정을 행하는 예를 표시하고 있다.
도 10B는, 상기 특성조정공정을 마친 전자방출소자를 전압변조에 의해 구동하는 예이며, 일정 애노드 전압 Va를 애노드 전극(4)에 부여한 상태하에서, 캐소드 전극(2)과 게이트 전극(3)과의 사이에 펄스전압 Vg를, Vg3 < Vg2를 만족하도록 Vg 3를 최고 전압으로 설정하는 예이다.
도 10C에서는, 전자방출소자를 펄스폭 변조에 의해 구동하는 예이며, 일정 애노드 전압 Va를 애노드 전극(4)에 부여하고, 구동전압은 Vg3(< Vg2)이다.
도 10B 및 도 10C에 있어서, 전자방출소자의 구동시에는, 카본층(5)에 최대인가전계 Emax미만의 전계밖에 부여되지 않는다.
어느 공정에 있어서도, Vg는 펄스전압을 표시하였으나, 본 발명에 있어서는, 펄스전압으로 한정되지 않고, DC(직류)전압을 이용해도 된다. 그러나, 특성조정공정에 있어서는, 정전압의 펄스를 반복해서 인가함으로써 행하는 것도 가능하나, 전압을 서서히 상승시켜서 반복해서 인가하는 것도 바람직하다.
한편, 상기 특성조정공정을 마친 후의 전자방출소자를, 펄스전압을 인가해서 구동할 경우에는, 바람직하게는, Emax를 부여하는 공정에서 이용한 펄스조건에 의거해서, 짧은 펄스폭 또는 작은 듀티비(펄스폭/펄스주기)로 하는 것이 바람직하다. 특성조정공정에 요하는 기간은, 카본층(5)의 종류에 따라 수 msec 내지 수 분의 범위에서 변화하므로, 상기 기간은, 적절하게 결정된다.
도 11은, 본 발명의 특성조정공정을 거친 전자방출소자의 전기특성을 표시한 그래프이며, 최대인가전압 Emax를 부여하는 공정에 있어서의, 애노드 전압 Va를 인가한 상태에서의, 캐소드 전극(2)과 게이트 전극(3)사이에 인가된 전압 Vg에 대한 방출전류 Ie의 특성의 변화를 표시한 도면이다.
도 11에 있어서, 실선(36)은 캐소드 전극(2)과 게이트 전극(3)사이에 인가된 전압을 Vg1까지 상승시킨 후에 일시적으로 0[V]까지 낮춘 후 재차 Vg1까지 상승시킨 때의 전기특성이다. 실선(37)은, 구동전압을 Vg2까지 상승시킨 후에 일시적으로 0[V]까지 낮춘 후 재차 Vg2까지 상승시킨 때의 전기특성이다. 실선(37)에서의 전자방출을 위해 필요한 역치전계는, 실선(36)의 것보다도 높아지고, 그 Ie양도 서로 다르다. 또, 파선(38)은 0[V]에서부터 Vg2까지 일시적으로 전압을 낮추지 않고 상승시킨 경우에 있어서의, 인가전압에 대한 방출전류치를 플로트한 것이다.
또, 도 11에 있어서, 일시적으로 Vg2를 인가한 후에, 그 전압을 0[V]까지 낮춘 후(특성조정공정을 마친 후)에, 구동전압을 Vg2까지 증가시킨 경우의 Vg2까지의 전기특성은, 실선(37)과 실질적으로 동일한 곡선으로 된다. 또, 이후, 0[V]로부터 Vg2까지 전압을 변화시켜도 당연 전기특성은 실질적으로 변화하지 않는다.
본 발명에 있어서는, 특성조정공정을 행할 경우, 전자방출소자의 전기특성이 안정하다. 제조공정 직후에 존재하고, 저전계에서 전자를 방출할 수 있는 불안정한 전자방출점이 특성조정공정에 의해 소실됨으로써, 방출전류가 안정화하는 것에 기인해서 역치전계가 증대하는 것으로 추정된다. 이것을 뒷받침하는 것으로서, 전기특성의 측정중에 방출점의 관찰을 행하면, 실선(36)에 있어서의 방출점 상과 실선(37)에 있어서의 방출점 상이 달라, 일단 실선(37)에 의거한 공정을 거친 후에는, 방출점 상은 변화하지 않는다.
상기 설명한 바와 같이, 구동전에 최대인가전압 Emax를 인가할 경우, 카본층(5)의 전자방출특성을 안정화하여, 전기특성을 고정시키는 것이 가능하다. 그리고, 본 발명에 있어서 중요한 점은, 이 특성조정공정을 행한 후에, 전자방출소자를 구동하는(전자를 방출시키는) 때에는, 상기 특성조정공정에 있어서의 방출전류의 최대치(실효적으로는, 상기 특성조정공정에 있어서 전자를 방출시킬 때에 인가한 최대의 전계, 또는, 특성조정공정에 있어서 전자를 방출시키도록 인가한 최대 전압)를 초과하지 않도록 하는 점이다. 이러한 구동에 의하면, 상기 특성조정공정을 통해서 얻어진 I-V특성을 유지하는 것이 가능하다. 여기서, "특성조정공정을 통해서 얻어진 I-V특성을 유지하는 것"이란, 경시적인 전자방출소자의 I-V특성의 열화를 일으키지 않는 것을 의미하는 것은 아니다.
다음에, 본 발명을 적용한 전자방출소자의 응용예에 대해서 이하에 설명한다. 본 발명에 의한 전자방출소자의 복수개를 기재(기판)상에 배열하고, 예를 들면, 전자원 혹은 화상표시장치 등의 전자방출장치를 구성할 수 있다.
전자방출소자의 배열에 대해서는, 각종의 것을 채용할 수 있다. 일례로서, 소위 "매트릭스 배치"를 들 수 있다. 이 매트릭스 배치에 의하면, 전자방출소자를 X방향 및 Y방향으로 행렬형상으로 복수개 배열하고, 동일한 행에 배치된 복수의 전자방출소자를 각각 구성하는 캐소드 전극(2) 및 게이트 전극(3)의 한쪽을, X방향 배선에 공통으로 접속하고, 동일한 열에 배치된 복수의 전자방출소자를 각각 구성하는 캐소드 전극(2) 및 게이트 전극(3)의 다른 쪽을, Y방향 배선에 공통으로 접속한다.
이하, 본 발명을 적용가능한 전자방출소자를 복수개 배치해서 얻어진 매트릭스배선의 전자원에 대해서, 도 12를 참조해서 설명한다. 도 12에 있어서, 전자원은, 전자원 기재(기판)(41), X방향 배선(42), Y방향 배선(43) 및 본 발명에 의한 전자방출소자(44)를 포함한다.
m본의 X방향 배선(42)은, Dx1, Dx2, ···Dxm으로 이루어지고, 진공증착법, 인쇄법, 스퍼터링법 등을 이용해서 형성된 금속 막으로 구성하는 것이 가능하다. 배선의 재료, 그의 막두께 및 폭은, 적절하게 설계된다. Y방향 배선(43)은 Dy1, Dy2, ···Dyn으로 이루어지고, X방향 배선(42)과 마찬가지로 형성된다. 이들 m본의 X방향 배선(42)과 n본의 Y방향 배선(43)과의 사이에는, 도시하지 않은 층간 절연막이 설치되어 있고, 양자를 전기적으로 분리하고 있다. 여기서, m 및 n은 각각 양의 정수이다.
도시하지 않은 층간절연막은, 진공증착법, 인쇄법, 스퍼터링법 등을 이용해서 형성된 SiO2막 등으로 구성된다. 예를 들면, X방향 배선(42)을 형성한 기재(기판)(41)의 전체면 혹은 일부에 소망의 형상으로 형성되어, 특히 X방향 배선(42)과 Y방향 배선(43)의 교차부의 전위에 견딜 수 있도록, 층간절연막의 막두께, 재료 및 제법이 적절하게 설정된다. X방향 배선(42)과 Y방향 배선(43)은, 각각 외부 단자로서 인출되어 있다.
각각의 전자방출소자(44)를 구성하는 캐소드 전극(2) 및 게이트 전극(3)은, m본의 X방향배선(42)의 한쪽 및 n본의 Y방향 배선(43)의 한쪽과 전기적으로 접속되어 있다.
X방향 배선(42)과 Y방향 배선(43)을 구성하는 재료 및 캐소드 전극과 게이트 전극을 구성하는 재료는, 그 구성원소의 일부 혹은 전부가 동일해도, 또 서로 달라도 된다. 캐소드 전극(2) 및 게이트 전극(3)을 구성하는 재료와 배선재료가 동일한 경우에는, X방향 배선(42)과 Y방향 배선(43)은 각각 캐소드 전극배선 및 게이트 전극 배선이라 총칭해서 말하는 것도 가능하다.
X방향 배선(42)에는, X방향으로 배열한 전자방출소자(44)의 행을 선택하기 위한 주사신호를 인가하는 주사신호인가수단(도시생략)이 접속된다. 한편, Y방향 배선(43)에는, Y방향으로 배열된 전자방출소자(44)의 각 열을 입력신호에 따라서, 변조하기 위한 변조신호발생수단(도시생략)이 접속된다. 각 전자방출소자(44)에 인가되는 구동전압은, 대응하는 전자방출소자에 인가되는 주사신호와 변조신호간의 차전압으로서 공급된다. 또, 여기서는, 캐소드전극(2)에 주사신호를 인가하고, 게이트전극(3)에 변조신호를 인가한 예를 표시하였으나, 캐소드전극(2)에 변조신호를, 게이트전극(3)에 주사신호를 인가하는 형태를 이용해도 된다.
상기 구성에 의하면, 개별의 전자방출소자를 선택하고, 독립적으로 구동가능하게 하는 것이 가능하다. 상기 구성을 지닌 전자원을 이용한 화상표시장치에 대 해서, 도 13을 참조해서 설명한다. 도 13은, 본 발명에 의한 화상표시장치의 표시패널의 일례를 표시한 개략도이다.
도 13에 있어서, (41)은 전자방출소자를 복수개 배열한 전자원 기재, (51)은 전자원 기재(41)를 고정한 리어 플레이트, (56)은 유리 기재(기판)(53)의 내면에 화상형성부재로서의 형광체인 형광막(54)과 메탈백(55) 등이 형성된 페이스 플레이트이다. (52)는 지지프레임이고, 지지 프레임(52)에는, 리어 플레이트(51)와, 페이스 플레이트(56)가 프릿 유리(frit glass) 등의 접합재료를 이용해서 접속되어 있다. (57)은 외위기이며, 예를 들면, 리어 플레이트(51)와 페이스 플레이트(56)와 지지 프레임(52)을, 대기중 혹은 질소중에서 400 내지 500℃의 온도범위에서 10분이상 소성함으로써, 밀봉-접착해서 구성된다.
외위기(57)는, 상술한 바와 같이, 페이스 프레이트(56), 지지프레임(52) 및 리어 플레이트(51)로 구성된다. 리어 플레이트(51)는 주로 기재(41)의 강도를 보강할 목적으로 설치되므로, 기재(41) 자체로 충분한 강도를 지닌 경우에는, 별체의 리어 플레이트(51)는 생략할 수 있다. 즉, 기재(41)에 직접 지지프레임(52)을 밀봉-접착해서, 페이스 플레이트(56), 지지 프레임(52) 및 기재(41)로 이루어진 외위기(57)를 얻어도 된다. 한편, 페이스 플레이트(56)와 리어 플레이트(51)사이에, 스페이서라 불리는 다른 지지부재(도시생략)를 설치함으로써, 대기압에 대해서 충분한 강도를 지닌 외위기(57)를 구성하는 것도 가능하다.
다음에, 밀봉-접착공정을 통해 얻어진 외위기(패널)를 밀봉한다. 밀봉공정의 일례는 다음과 같이 수행된다. 즉, 외위기(패널)(57)를 가열하면서, 배기장치 에 의해 배기관(도시생략)을 통해서 외위기의 내부를 배기한다. 배기관의 내부의 배기후, 배기관을 밀봉한다. 외위기(57)의 밀봉후의 압력을 유지하기 위해, 게터(getter) 처리를 행하는 것도 가능하다. 게터 재료로서는, Ba 등의 증발형이나, 비증발형을 이용하는 것이 가능하다. 또, 여기서는, 밀봉-접착후에 배기관을 밀봉하는 방법을 표시하였으나, 진공실중에서 밀봉-접착공정을 행하면, 상기 밀봉공정을 밀봉-접착공정후에 설치할 필요가 없어진다.
이상의 공정에 의해서 제조된 매트릭스배선의 전자원을 이용해서 구성한 화상표시장치에 의하면, 각 전자방출소자에, 외부 단자(Dx1) 내지 (Dxm) (Dy1) 내지 (Dyn)를 개재해서, 구동신호를 생성시키는 회로에 의해 생성된 전압을 인가함으로써, 소망의 전자방출소자로부터 전자를 방출시키는 것이 가능하다. 또, 고압단자(58)를 개재해서 메탈백(55)에 고압 Va를 인가해서, 방출된 전자를 가속한다. 가속된 전자는, 형광막(54)에 충돌해서, 발광이 생겨 화상이 형성된다.
본 발명에 의한 화상표시장치는, 텔레비전방송의 표시장치, 텔레비전회의시스템이나 컴퓨터 등의 표시장치 외에, 감광성 드럼 등을 이용해서 구성된 광프린터로서의 화상표시장치 등으로서도 이용하는 것이 가능하다.
텔레비전방송, 위성방송 또는 문자방송의 방송분배신호를 수신해서 해당 신호에 포함된 정보를 표시·재생하는 장치는, 구체적으로는, 신호를 수신하는 수신기와, 수신된 신호를 튜닝하는 튜너를 구비하고, 화상정보, 문자정보 및 음성신호의 적어도 하나를, 본 발명에 의한 외위기(57)(화상표시장치)에 출력함으로써, 정 보를 표시 및/또는 재생한다. 이러한 구성에 의해, 텔레비전 등의 정보를 재현성있게 표시하는 장치를 형성할 수 있다. 물론, 방송신호를 인코딩하는 경우, 본 발명에 의한 정보를 표시 및 재생하는 장치는 디코더(decoder)를 포함해도 된다. 또한, 음성신호는 스피커 등의 음성재생수단으로 출력되어도 되고, 외위기(화상표시장치)(57)에 의해 표시된 화상정보 및 문자정보와 동기해서 재생된다.
또한, 화상정보 또는 문자정보를 외위기(화상표시장치)(57)에 출력함으로써 표시 및/또는 재생하는 방법으로서는, 예를 들면, 이하의 공정을 행하면 된다. 예를 들면, 수신된 화상정보 및 문자정보로부터, 외위기(화상표시장치)(57)의 각 화소에 대응하는 화상신호를 생성해도 된다. 또, 생성된 화상신호는, 외위기(화상표시장치)(57)의 구동회로에 입력되고, 이 구동회로에 입력된 화상신호에 의거해서, 외위기(화상표시장치)(57)에 있어서의 각각의 전자방출소자에 인가되는 전압을 제어해서 화상을 표시한다.
본 발명에 의한 화상표시장치에서도, 실제의 구동전에, 전술한 특성조정공정을 행할 경우, 전기특성을 소망의 특성으로 조정하는 것이 가능하다. 특성조정공정은, 전자원 기판의 제작후에, 해당 전자원 기판과 특성조정공정 전용의 애노드 기판을 개재해서 전계를 인가해도 되고, 상기 외위기(패널)의 밀봉-접착공정을 실시한 후에 특성조정공정을 행해도 된다. 그러나, 바람직하게는, 밀봉-접착공정후에 특성조정공정을 행한다.
상기 특성조정공정을 소망의 전자방출소자에 대해서 실시한 경우, 전자원, 외위기(57) 등의 작성공정에서 일어나는 개개 전자방출소자의 I-V특성의 편차를 저 감시킬 수 있다.
즉, 특성조정공정에 있어서, 개개의 전자방출소자가, 구동시 인가된 전압의 범위내에서 실질적으로 서로 동일한 Ie(전자방출전류) 및/또는 If(캐소드 전극과 게이트 전극간을 흐르는 전류)로 되도록, 개개의 전자방출소자의 특성을 변화시킨다. 이 방법에 의하면, 개개의 전자방출소자를 균일화하는 것이 가능하다. 또, 제작시 편차가 일어나도, 디스플레이 등의 표시화상의 균일성을 향상시키는 것이 가능하다.
예를 들면, 일단 모든 전자방출소자에 대해서 동일한 전압을 인가한다. 이어서, 이 때 측정된 방출전류값 및/또는 구동전류값에 의거해서 복수의 전자방출소자의 특성간의 차를 저감시킨다. 예를 들면, 전자방출소자의 특성은, 측정치중 최악의 값을 지닌 전자방출소자의 특성에 근접하도록 변화시킬 수 있다. 측정치가 허용가능하다면, 전자방출특성은, 물론 조정할 필요는 없다.
이하, 본 발명의 실시예를 상세히 설명한다.
[실시예 1]
도 9A 내지 도 9F 및 도 10A 내지 도 10C에 표시한 공정에 따라 전자방출소자를 제작한다.
(공정 1)
먼저, 석영유리로 이루어진 기판(1)을 준비해서, 충분히 세정한 후, 그 위에, 스퍼터링법에 의해 캐소드 전극(2) 및 게이트 전극(3)으로 되는 도전성 막(31)으로서 막두께 700nm를 지닌 TiN막을 형성한다(도 9A).
(공정 2)
다음에, SiOx를 스퍼터링법에 의해 0.08㎛의 두께로 적층하고, 포토리소그라피법을 이용해서 레지스트 마스크를 통해 SiOx마스크를 제작한다(도 9B).
(공정 3)
다음에, 카본층(5)으로서 비정질 카본층을 핫필라멘트 CVD(HF-CVD)법에 의해 막두께 100nm로 퇴적한다(도 9C). HF-CVD법의 조건은 다음과 같다. 막두께는 막형성시간에 의거해서 조정한다.
필라멘트: 텅스텐
필라멘트 온도: 1800℃
기판 온도: 실온
가스: 메탄
가스압: 0.1Pa
기판과 필라멘트간의 거리: 50㎜
기판 바이어스: 350V(도전성 막(31)에 전압을 인가)
기판에는, 필라멘트로부터의 전자가 조사되어, 실온에서도 전극 표면이 활성화되어 있고, 가스가 분해되어서 비정질 카본층이 퇴적될 수 있는 조건이 얻어진다. 퇴적된 비정질 카본층은, TEM관찰에 의하면, 불완전하나 부분적으로 그라파이트 구조를 지닌 막이었다. 막의 표면에는 미세한 요철이 존재하나, rms표면조도는 6nm(막 만을 n+-Si기판상에 퇴적시킨 경우에 측정)였다.
(공정 4)
레지스트 마스크(33)를 포토리소그라피법을 이용해서 막두께 1㎛로 형성한다(도 9D). 거리 w는 1㎛로 설정한다.
(공정 5)
다음에, 비정질 카본층과 TiN전극(막)을 연속해서 건식 에칭하고, 또, TiN전극을 완전하게 에칭하기 위해, 석영유리기판을 약간 에칭하는 조건을 선택한다(도 9E).
(공정 6)
다음에, 레지스트 마스크(33)를 박리액을 이용해서 제거한 후, SiO2마스크(32) 및 그 위에 형성된 비정질 카본층을 리프트 오프(lift-off)법에 의해 제거한다. 이 경우에도, SiOx막을 제거하기 위해, 거의 동일한 조성을 지닌 석영유리 기판의 노출부분을 약간 에칭한다(도 9F).
이러한 구성의 전자방출소자를, 진공실내에 배치한다. 이 때, 애노드 전극(4)으로서 ITO전극상에 형광체를 배치한 것을 이용하고, 거리 H는 1㎜로 설정한다.
이어서, 도 10A에 표시한 공정에서 전자방출소자에 최대인가전계로 되도록 Va 및 Vg를 인가한다. Va는 5[㎸]로 설정하고, 펄스전압 Vg에 대해서는, 펄스폭 1msec, 반복주파수 500㎐, 듀티비 50%로 설정하고, Vg2는 60V로 설정한다. 이것에 의해, 전자방출에 필요한 역치가, 당초에는, 28V였으나, 30V로 상승하였다.
또, 진공실내에서 마찬가지 배치로, 도 10C에 표시한 펄스폭 변조 구동을 행한다. 본 공정에 의하면, 애노드 전극(4)상에 배치된 형광체의 휘도는, 펄스폭에 따라 얻어진다.
또한, 마찬가지 전자방출소자에 대해서 상기 공정을 행한다. 즉, 애노드 전극(4)에의 인가전압 Va를 0㎸로 하고, 펄스 전압 Vg에 대해서는, 펄스폭 1msec, 반복주파수 500㎐, 듀티비 50%로 설정하고, Vg2는 60V로 설정한다.
이 경우도, 전자방출에 필요한 역치가, 당초에는 28V였으나, 30V로 상승하였다.
본 실시예의 구조는, Ea av= 5000V/1㎜(= 5V/㎛), Eg av= 30V/2㎛(= 15V/㎛)이고, 또, 게이트 전극(3)과 애노드 전극(4)은 평행하게 배치되어 있으므로, 막의 상부면에서는 Ea의 영향을 받기 쉬운 구조이다. 따라서, 최대전계를 부여하는 때에, Va와 Vg의 양자를 인가하는 것이 바람직한 구성이다.
그러나, Va를 인가하지 않은 경우에도, 거의 마찬가지의 전기특성의 안정화가 행해진다. 이것은, 소자구조와 전자방출막의 성질에 의한 것이다.
본 실시예의 카본층의 구동시에 필요한 전계는, 50V/㎛이다. 본 실시예의 구조는, 게이트 전극(3)에 근접한 영역에서 가장 강한 전계가 인가되고, βg는 약 6을 초과하고, Eg는 90V/㎛를 초과하고 있으므로, 방출점은, 이 근접한 영역에 한정되고 있다. 따라서, 본 실시예에서는, Vg의 인가만으로도, 전기특성의 안정화가 행해진 것으로 여겨진다.
본 실시예에서 제작한 전자방출소자에 있어서는, 장기에 걸쳐서 안정한 전자방출특성을 얻는 것이 가능하다.
[실시예 2]
다음에, 도 6에 표시한 바와 같은 다이폴층(11)을 지닌 카본층(5)을 포함하는 전자방출소자를 제작한다. 본 실시예의 전자방출소자는, 보다 낮은 전계에서 전자를 방출하는 소자이다.
(공정 1) 및 (공정 2)
이들 공정은, TiN막의 막두께를 100nm로 설정한 이외에는, 실시예 1과 마찬가지이다.
(공정 3)
스퍼터링법에 의해, 카본층(5)을 막두께 4nm정도로 퇴적한다. 타켓으로서는, 그라파이트를 이용하고, 아르곤 분위기중에서 막형성을 행한다. 본 카본층(5)의 비저항은 1×1011Ω·㎝이다.
(공정 4) 내지 (공정 6)
실시예 1과 마찬가지 공정을 행한다.
(공정 7)
카본층(5)을, 열처리로중에서 다음과 같은 조건에 의거해서 메탄과 수소를 함유하는 혼합가스분위기중에서 열처리한다.
열처리 온도: 600℃
가열방식: 램프 가열
처리시간: 60분
혼합가스비: 메탄/수소 = 15/6
열처리압력: 6㎪
이 공정에 의해, 카본층(5) 표면에, 다이폴층(11)을 형성한다. 이 상태에서, 카본층(5)의 표면은, 매우 평탄하고, rms표면조도는 0.2nm(막만을 Si기판에 퇴적시켜, 열처리를 행한 경우에 측정)였다.
이러한 구성의 전자방출소자를, 진공실내에 배치하고, 실시예 1과 마찬가지로, 애노드 전극(4)은 ITO전극상에 형광체를 배치한 것을 이용하고, 거리 H는 2㎜로 설정한다.
이어서, 도 10A에 표시한 공정에서 전자방출소자에 최대인가전압을 인가한다. Vg는 10㎸로 설정하고, 펄스전압 Vg에 대해서는, 펄스폭 1msec, 반복주파수 500㎐, 듀티비 50%, Vg2는 25V로 설정한다.
이것에 의해, 전자방출에 필요한 역치가, 당초에는, 8V였으나, 12V로 상승하였다.
또, 진공실내에서 마찬가지 배치에서, 도 10C에 표시한 펄스폭 변조 구동을 행한다. 또, 이 때 Vg3은 20V로 설정한다. 본 공정에 의하면, 애노드 전극(4)인 형광체의 휘도는, 펄스폭에 따라 얻어진다.
본 소자에서는, 평탄성이 높으나, 낮은 역치전계에서 방출하는 소자로 되고, 본 실시예의 카본층(5)의 구동시(전자방출시)에 필요한 전계는, 15V/㎛였다.
본 실시예에 있어서도, 실시예 1과 마찬가지로, 최대인가전계를 부여하는 공정에서는, Va, Vg의 양자 모두 인가되는 경우와, Vg만 인가되는 경우를 채용하였으나, Va와 Vg의 양자를 인가하는 것이 변동량이 적어 최적이다.
본 실시예의 구조에서는, Ea av = 10000V/2㎜(= 5V/㎛), Eg av = 25V/㎛(= 12.5V/㎛)이므로, 실시예 1과 마찬가지의 구조이고, Ea av도 실시예 1과 마찬가지이다. 따라서, 막의 상부면에서는, Ea의 영향을 받기 쉽다.
소자구조도, 실시예 1과 마찬가지이므로, 게이트 전극(3)에 근접한 영역에서 가장 강한 전계가 인가된다. 구동전압이 낮아지면, βg는 약 3, Eg는 약 40V/㎛로 된다. 이 때, 막의 상부면에서도, 주어진 면적에 걸쳐서, 막으로부터 전자방출가능한 전계가 얻어지고 있다.
따라서, 본 실시에에서는, Vg만을 인가할 경우, 전기특성의 안정화가 불충분한 경우가 있다. 또, Va를 인가함으로써, 구동시와 마찬가지 영역에 최대인가전계가 부여되므로, 전기특성을 안정화하는 것이 가능하다.
본 실시예에서 작성된 전자방출소자에 의하면, 저전계에서 전자방출이 가능함에도 불구하고, 장기에 걸쳐서 안정한 전자방출특성을 얻는 것이 가능하다.
[실시예 3]
도 14 A 및 도 14B에 개략적으로 표시한 구조를 지닌 전자방출소자를 제작하였다.
(공정 1)
먼저, 석영유리로 이루어진 기판(1)을 이용해서 충분히 세정한 후, 그 위에, 스퍼터링법에 의해 캐소드 전극(2)으로서 두께 500nm를 지닌 TiN막을 형성한다.
(공정 2)
다음에, HF-CVD법에 의해 카본층(5)의 모재로서 DLC막을 30nm정도 퇴적하였다. DLC막은, 비저항이 1×1012Ω·㎝로 높은 막이었다. 성장조건을 이하에 표시한다.
가스: CH4
기판 바이어스: -50V
가스압력: 267m㎩
기판 온도: 실온
필라멘트: 텅스텐
필라멘트 온도: 2100℃
(공정 3)
다음에, 이온주입법에 의해 코발트를 25keV, 도즈량 3×1016이온개수/㎠로 DLC막내에 주입한다.
(공정 4)
다음에, 절연층(61)으로서 두께(h) 1㎛의 SiO2막을, 게이트 전극(3)으로서 두께 100nm의 Ta막을 순차 퇴적시킨다.
(공정 5)
포지티브형 포토레지스트(AZ 1500; 클라리언트사 제품)를 스핀코팅에 의해 형성하고, 포토리소그라피법에 의해, 포토마스크 패턴을 노광하고, 현상해서 마스크패턴을 형성한다.
(공정 6)
상기 마스크패턴을 마스크로 해서, Ta로 이루어진 게이트 전극(3)을 CF4가스로 건식 에칭한 후, SiO2막(17)을 버퍼드 불화수소산을 이용해서 에칭하여 w= 5㎛인 개구를 형성한다.
(공정 7)
마스크패턴을 완전히 제거한다.
(공정 8)
다음에, 0.1%아세틸렌 분위기(99.9%-수소)중에서 550℃에서 60분간 램프가열로 열처리를 행하였다. 이것에 의해, 본 실시예의 전자방출소자를 완성하였다.
본 예의 카본층(5)의 표면도, 매우 평탄하고, rms표면조도는 0.5nm(막만을 Si기판상에 퇴적시켜 처리를 행한 경우에 측정)였다.
이러한 구성의 전자방출소자를, 실시예 1 및 실시예 2와 마찬가지로 진공실내에 배치한다. 실시예 1과 마찬가지로, 애노드 전극(4)은 ITO전극상에 형광체를 배치한 것을 이용하고, 거리 H는 2㎜로 설정한다.
이어서, 도 10A에 표시한 공정에서 전자방출소자에 최대인가전압을 인가한 다. Va는 10[㎸]로 설정하고, 펄스전압 Vg에 대해서는, 펄스폭 5msec, 반복주파수 40㎐, 듀티비 20%로 설정하고, Vg2는 35V로 설정한다.
이것에 의해, 전자방출에 필요한 역치가, 당초에는, 8V였으나, 15V로 상승하였다.
또, 진공실내에서 마찬가지 배치로, 도 10C에 표시한 펄스폭 변조 구동을 행한다. 이 때, Vg3는 30V로 설정한다. 이 공정에 의하면, 애노드 전극(4)인 형광체의 휘도는, 펄스폭에 따라 얻어졌다.
본 실시예의 전자방출소자는, 카본층(5)의 평탄성이 높으나, 낮은 전계에서 전자를 방출하는 소자로 되어 있고, 구동시에 필요한 전계는, 20V/㎛였다.
본 실시예에 있어서, DLC막중에 주입한 코발트입자는, (공정 8)의 가스 분위기중에서의 어닐링 처리에 의해서 응집해서, 카본층(5)내에 결정구조를 지닌 코발트가 부분적으로 형성되어 있다. 그 결과, 코발트입자의 응집체(9)가 카본층(5)중에 부분적으로 형성된다. 또, 어닐링처리후의 DLC막의 상태는, 막형성시의 DLC막의 상태로부터 변화하고 있다. TEM 관찰에 의하면, DLC막은, 부분적으로 그라파이트화 구조를 지니고 있다.
이 코발트입자의 집합체는, 부분적으로 도전성을 높이고 있다. 따라서, 코발트입자 근방의 전자는, 그 밖의 부분에 비해서, 표면에 도달하기 쉽다. 또, 이 코발트입자의 집합체는, DLC막과의 유전율의 차로, 그 정점에 전계가 집중하기 쉬운 구조로 되어 있어, 전체적인 응집체는, 전자를 방출하기 쉬운 구조를 지닌다.
본 실시형태에 있어서도, 실시예 1 및 실시예 2와 마찬가지로, 평탄성이 높은 전자방출막으로부터의 안정한 전자방출이 일어난다.
또, 전자방출막은 박막이고 또 평탄성이 좋으므로, 해당 전자방출막상에 절연층(61), 게이트 전극(3) 등을 적층시킨 경우에도, 이들 막이 벗겨질 염려가 없어, 양호하게 전자방출소자가 제작된다.
또, 본 실시예의 카본층에 의하면, 이산적인 전자방출점이 얻어진다. 그 방출점 밀도는 주입되는 코발트의 농도 및 형성된 코발트입자의 크기에 의존해서 결정할 수 있다.
본 실시예에서는, 도전성 입자로서 코발트를 이용하였으나, 다른 금속입자를 이용하는 것이 가능하며, 또, 모재도 DLC막으로 한정되는 것은 아니다.
또, 본 실시예의 전자방출구조에서는, 게이트 전극에 의해서 인가되는 전계 Eg는 개구직경 w가 아니라, 절연층(61)의 두께 h에 따라서 결정되므로, 실시예 1에 설명된 구조에 비해서, 용이하게 1㎛이하의 짧은 거리로 설정할 수 있는 가능성이 있고, 그 경우, 구동전압을 더욱 작게 할 수 있는 가능성이 있다. 또한, 전자빔 직경은, 개구직경 w에 의존하고 있고, 개구직경 w를 작게 함으로써, 빔크기를 작게 할 수 있다.
또한, 개구수는 각 전자방출소자에 다수 설치해도 되고, 개구의 형상도 원형에 한정되지 않고, 직사각형 등 그 밖의 형상을 선택하는 것이 가능하다.
본 실시예에서 제작한 전자방출소자에 의하면, 저전계에서 전자방출이 가능함에도 불구하고, 장기에 걸쳐서 안정한 전자방출특성을 얻는 것이 가능하다.
[실시예 4]
본 실시예에서는, 실시예 2에서 제작한 전자방출소자를 1000개(행방향) × 1000개(열방향) 매트릭스형상으로 배치한 전자원 기판(41)을 이용해서 화상표시장치를 제작한다.
배선(42), (43)은, 도 12에 표시한 바와 같이, X방향 배선(42)을 캐소드 전극(2)에 접속하고, Y방향 배선(43)을 게이트 전극(3)에 접속한다. 각각의 전자방출소자(44)는, 행방향 300㎛, 열방향 300㎛의 피치로 배치한다.
전자원 기재(41)를 제작하고, 리어 플레이트(51)에 고정한 후, 애노드 전극(4)으로서 기능하는 메탈백(55)과 형광체막(54)을 지닌 페이스 플레이트(56)와 대향해서 외부 프레임(52)을 개재해서 밀봉-접착해서, 도 13에 표시한 패널(외위기)(57)을 형성한다.
이 상태에서, 최대인가전계 Emax를 부여하는 공정을 행한다. 또, 이 때, 모든 전자방출소자(44)의 각각에 있어서의 캐소드 전극(2)과 게이트 전극사이에 Vg2[V]를 인가하고, 각각의 전자방출소자(44)의 방출전류 Ie의 값은 메모리에 기억시킨다. 다음에, 각각의 전자방출소자(44)의 Ie의 거의 균일한 양 및 전자방출량을 얻도록 특성조정공정을 행한다. 단, 이 특성조정공정에 있어서는, 캐소드 전극(2)과 게이트 전극(3)사이에 인가한 전압은, Vg2[V]보다도 높다.
그 후, 각 전자방출소자(44)에 인가되는 전압이 Vg2[V]보다도 낮은 전압에서 펄스폭 변조를 행하여, 화상을 표시한다.
이 결과, 매트릭스 구동이 가능하고, 균일성이 우수한 화상표시장치를 제작할 수 있다. 또, 장기간의 구동도 안정하다.
이상 설명한 바와 같이, 본 발명에 의하면, 역치가 낮고 안정한 전자방출특성을 지닌 전자방출소자를 제조하는 것이 가능하고, 또한, 상기 특성이 안정하고, 균일성이 높은 전자원 및 화상표시장치를 실현할 수 있다.

Claims (42)

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  29. 양의 전자친화력을 가진 카본층을 구비하는 캐소드전극과, 인출전극 사이에 전압을 인가함으로써 전자를 방출하는 전자방출소자의 제조방법으로서,
    (a) 기판 상에 배치된 캐소드전극의 위에, 표면에 다이폴층을 가진 카본층을 배치하고, 이 캐소드전극과 떨어져서 인출전극을 배치하는 공정; 및
    (b) 상기 인출전극과 상기 캐소드전극 사이에 상기 전자방출소자의 구동시에 상기 인출전극과 상기 캐소드전극 사이에 인가하는 전압보다도 높은 전압을 인가하는 공정;
    을 포함하고,
    상기 양의 전자친화력을 가진 카본층이, 탄소에 대해서 수소를 0.1atm% 이상 20atm% 이하의 비율로 포함하는 것을 특징으로 하는 전자방출소자의 제조방법.
  30. 양의 전자친화력을 가진 카본층을 구비하는 캐소드전극과, 인출전극 사이에 전압을 인가함으로써 전자를 방출하는 전자방출소자의 제조방법으로서,
    (a) 기판 상에 배치된 캐소드전극의 위에, 표면에 다이폴층을 가진 카본층을 배치하고, 이 캐소드전극과 떨어져서 인출전극을 배치하는 공정; 및
    (b) 상기 인출전극과 상기 캐소드전극 사이에 상기 전자방출소자의 구동시에 상기 인출전극과 상기 캐소드전극 사이에 인가하는 전압보다도 높은 전압을 인가하는 공정;
    을 포함하고,
    상기 양의 전자친화력을 가진 카본층은 표면에 다이폴층을 구비하고 있으며, 또한, 상기 캐소드전극과 상기 인출전극 사이에 구동전압을 인가하고 있을 때에 양의 전자친화력을 표시하는 것을 특징으로 하는 전자방출소자의 제조방법.
  31. 양의 전자친화력을 가진 카본층을 구비하는 캐소드전극과, 인출전극 사이에 전압을 인가함으로써 전자를 방출하는 전자방출소자의 제조방법으로서,
    (a) 기판 상에 배치된 캐소드전극의 위에, 표면에 다이폴층을 가진 카본층을 배치하고, 이 캐소드전극과 떨어져서 인출전극을 배치하는 공정; 및
    (b) 상기 인출전극과 상기 캐소드전극 사이에 상기 전자방출소자의 구동시에 상기 인출전극과 상기 캐소드전극 사이에 인가하는 전압보다도 높은 전압을 인가하는 공정;
    을 포함하고,
    상기 다이폴층이 상기 카본층의 표면에 존재하는 탄소원자에 대해서 1 대 1로 수소원자가 결합함으로써 구성되어 있는 것을 특징으로 하는 전자방출소자의 제조방법.
  32. 제 29항 내지 제 31항 중의 어느 한 항에 있어서,
    상기 카본층의 주성분이 아몰퍼스카본인 것을 특징으로 하는 전자방출소자의 제조방법.
  33. 제 29항 내지 제 31항 중의 어느 한 항에 있어서,
    상기 아몰퍼스카본이 다이아몬드라이크카본(diamond like carbon)인 것을 특징으로 하는 전자방출소자의 제조방법.
  34. 제 29항 내지 제 31항 중의 어느 한 항에 있어서,
    상기 카본층의 표면조도가 rms로 카본층의 막두께의 1/10이하인 것을 특징으로 하는 전자방출소자의 제조방법.
  35. 제 29항 내지 제 31항 중의 어느 한 항에 있어서,
    상기 카본층의 표면조도가 rms로 10nm이하인 것을 특징으로 하는 전자방출소자의 제조방법.
  36. 제 29항 내지 제 31항 중의 어느 한 항에 있어서,
    상기 카본층이 카본 모재 중에 도전성입자를 분산해서 이루어진 것을 특징으로 하는 전자방출소자의 제조방법.
  37. 제 29항 내지 제 31항 중의 어느 한 항에 있어서,
    상기 카본층은 1×1014개/cm3 이상 5×1018개/cm3 이하의 밀도로 상기 도전성입자를 포함하고 있는 것을 특징으로 하는 전자방출소자의 제조방법.
  38. 제 29항 내지 제 31항 중의 어느 한 항에 있어서,
    상기 카본층은 내부에 도전성입자를 포함하고 있으며, 상기 카본층 중에 있어서의 상기 도전성입자의 주원소의 농도가 0.001atm% 이상 1.5atm% 이하의 비율로 포함하고 있는 것을 특징으로 하는 전자방출소자의 제조방법.
  39. 제 38항에 있어서,
    상기 도전성입자가 카본층의 두께방향으로 복수개 배열되어 있으며, 상기 카본 모재의 비저항이 상기 도전성입자의 비저항보다도 높은 것을 특징으로 하는 전자방출소자의 제조방법.
  40. 제 29항 또는 제 30항에 있어서,
    상기 다이폴층이 상기 카본층의 표면에 존재하는 탄소원자에 대해서 1 대 1로 수소원자가 결합함으로써 구성되어 이루어진 것을 특징으로 하는 전자방출소자의 제조방법.
  41. 기판 상에 전자방출소자를 복수 가진 전자원의 제조방법으로서,
    상기 전자방출소자를 제 29항 내지 제 31항 중의 어느 한 항에 기재된 전자방출소자의 제조방법에 의해 제조하는 것을 특징으로 하는 전자원의 제조방법.
  42. 애노드전극, 및 이 애노드전극과 떨어져서 위치하는 기판 상에 전자방출소자를 복수 가진 전자원을 가진 화상표시장치의 제조방법으로서,
    상기 전자원이 제 41항에 기재된 전자원의 제조방법에 의해 제조되는 것을 특징으로 하는 화상표시장치의 제조방법.
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