KR100619210B1 - 플라즈마 디스플레이 장치 - Google Patents

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Abstract

전극들이 많은 구동 요구조건을 갖는 대형 플라즈마 디스플레이 패널이 이미 현존하는 구동 IC를 이용함으로써 구동되는 PDP 장치, 및 플라즈마 디스플레이 패널이 복수의 구동 IC들을 이용함으로써 구동되는 경우의 동작 조건이 개선되는 PDP 장치가 기재된다. 제1 양상에 따르면, 그 플라즈마 디스플레이 패널의 하나의 전극이 구동 IC로부터 출력된 복수의 구동 신호들을 결합함으로써 구동되고, 제2 양상에 따르면, 복수의 전극들이 복수의 동일한 구동 IC에 의해 구동되는 구성으로, 구동 IC의 복수의 출력들 중 일부가 전극들에 접속되지도 않고 사용되지도 않는 경우, 그 미사용 출력들은 가능한한 균등하게 각각의 구동 IC에 분산된다.
플라즈마 디스플레이 패널, 구동 IC, PDP 장치, 계조, 스캔 전극

Description

플라즈마 디스플레이 장치{PLASMA DISPLAY APPARATUS}
도 1은 플라즈마 디스플레이(PDP) 장치의 기본 구성을 도시하는 도면.
도 2는 PDP 장치의 구동 파형을 도시하는 도면.
도 3은 종래의 구동 회로의 구성예를 도시하는 도면.
도 4는 구동 IC의 구성예를 도시하는 도면.
도 5는 종래예에 있어서의 스캔(Y) 전극과 구동 IC 출력의 배선을 도시하는 도면.
도 6은 ALIS 방식의 PDP 장치의 개략 구성을 도시하는 도면.
도 7은 ALIS 시스템의 구동 파형을 도시하는 도면.
도 8은 본 발명의 제1 실시예에 있어서의 스캔(Y) 전극과 구동 IC 출력의 배선을 도시하는 도면.
도 9는 제1 실시예에 있어서의 출력부의 접속 상태를 도시하는 도면.
도 10은 제1 실시예에 있어서의 스캔 드라이버의 구동 파형을 도시하는 도면.
도 11은 제1 실시예의 어드레스 드라이버의 구성을 도시하는 도면.
도 12는 제1 실시예의 어드레스 드라이버의 구동 파형을 도시하는 도면.
도 13은 본 발명의 제2 실시예에 있어서의 스캔(Y) 전극과 어드레스 드라이 버 간의 배선을 도시하는 도면.
도 14는 제2 실시예의 변경예를 도시하는 도면.
도 15는 본 발명의 제3 실시예에 있어서의 스캔(Y) 전극과 구동 IC 출력 간의 배선을 도시하는 도면.
도 16은 제3 실시예의 스캔 드라이버의 구동 파형을 도시하는 도면.
도 17은 본 발명의 제4 실시예에 있어서의 스캔(Y) 전극과 구동 IC 출력 간의 배선을 도시하는 도면.
도 18은 제4 실시예의 변경예에 있어서의 스캔(Y) 전극과 구동 IC 간의 배선을 도시하는 도면.
도 19는 본 발명의 제5 실시예에 있어서의 스캔(Y) 전극과 구동 IC 출력 간의 배선을 도시하는 도면.
도 20은 본 발명의 제6 실시예에 있어서의 스캔(Y) 전극과 구동 IC 출력 간의 배선을 도시하는 도면.
<도면을 설명하는 부호의 간단한 설명>
10 : 플라즈마 디스플레이 패널 11 : 어드레스 드라이버
12 : Y 스캔 드라이버 13 : Y 서스테인 회로
14 : X 서스테인 회로 21 : 구동 IC
본 발명은, 퍼스널 컴퓨터나 워크스테이션 등의 디스플레이 장치, 평면형 텔레비전, 광고나 정보 등의 표시에 사용되는 플라즈마 디스플레이 장치(PDP 장치)에 관한 것이다.
AC 형 컬러-PDP 장치에는, 2 전극형이나 3 전극형, 점등될 셀을 선택하는 기간(어드레스 기간)과 디스플레이를 위한 점등을 위해 방전을 행하는 디스플레이 기간(서스테인 기간(sustain period))을 순차적으로 시프트하는 어드레스/디스플레이 비-분리 시스템과 그 어드레스 기간과 서스테인 기간이 서로 분리된 어드레스/디스플레이 분리 방식 등 각종 방식이 있다. 대부분의 방식에서, PDP 장치는 상호 평행하게 설치된 복수의 전극이 교차하는 구성을 적어도 갖고, 각 전극을 독립적으로 구동할 필요가 있다. 본 발명은 이러한 복수의 전극을 독립적으로 구동하는 구성을 갖는 PDP 장치이면, 어떠한 방식의 PDP 장치에도 적용 가능하지만, 여기서는 현재 실용화되어 가장 널리 사용되고 있는 3 전극형의 어드레스/표시 분리 방식의 PDP 장치를 예로서 설명한다. 그러나, 본 발명은 이것에 한정되는 것은 아니다.
도 1은 3 전극형의 어드레스/표시 분리 방식의 PDP 장치의 기본 구성을 나타내는 도면이다. 플라즈마 디스플레이 패널(10)을 구성하는 제1 기판에, 제1 (X) 전극과 제2 (Y) 전극을 교대로 평행하게 설치하여, 유전체층에서 피복한다. 제1 기판에 대향하는 제2 기판에 X 및 Y 전극에 수직인 방향에 신장하는 제3(어드레스) 전극을 설치하여, 전극 표면을 유전체층에서 피복한다. 제2 기판 위에는 또한, 어드레스 전극의 사이에 어드레스 전극과 평행하게 신장하는 스트라이프형의 격벽, 또는 어드레스 전극의 사이 및 X와 Y 전극쌍의 사이에 배치되는 2차원 격자형의 격 벽을 설치하고, 격벽의 홈, 틈에 형광체층을 형성한 후 제1 기판과 제2 기판을 소정의 간격으로 접합한다. 이 제1 기판과 제2 기판의 사이에 방전 공간이 형성되어, 네온(neon)이나 크세논(xenon) 등을 혼합한 방전 가스가 봉입된다. 인접하는 X 전극과 Y 전극의 조와 어드레스 전극의 교차 부분에 표시 셀이 정의된다. 후술하는 ALIS 방식 이외의 통상의 방식의 PDP 장치에서는, 표시 셀이 형성되는 것은 동일한 한 쌍의 X 전극과 Y 전극의 사이이고, 인접하는 X 전극과 Y 전극의 쌍 사이에는 표시 셀은 형성되지 않는다.
도 1에 도시된 바와 같이, PDP 장치는, 플라즈마 디스플레이 패널(10) 외에, 어드레스 전극을 구동하는 어드레스 드라이버(11)와, Y 전극을 구동하는 Y 스캔 드라이버(12)와, Y 스캔 드라이버(12)에 Y 서스테인 신호를 공급하는 Y 서스테인 회로(13)와, X 전극에 X 서스테인 신호를 공급하도록 구동하는 X 서스테인 회로(14)와, 각부의 제어를 행하는 제어 회로(15)를 갖는다. 도시한 바와 같이, X 서스테인 회로(14)는 1 출력을 가질 뿐이고, 공통으로 접속된 X 전극을 구동한다. 이것에 대하여, Y 스캔 드라이버(12)는 Y 전극을 각각 독립적으로 구동하고, 어드레스 드라이버(11)는 어드레스 전극을 각각 독립적으로 구동한다.
도 2는, 도 1의 PDP 장치의 구동 파형을 나타내는 도면이다. 어드레스/표시 분리 방식의 PDP 장치의 기본 구동 시퀀스는, 전표시 셀을 똑같은 상태로 하는 리세트 기간과, 점등하는 표시 셀을 선택하는 어드레스 기간과, 선택한 표시 셀을 발광시키는 서스테인 기간을 갖는다. PDP 장치에서는, 각 표시 셀의 점등 상태 또는 비점등 상태의 선택이 단지 행해질 수 있으며, 발광의 강도를 제어하는 것은 가능 하지 않다. 그래서, 하나의 표시 프레임이 도 2와 같은 기본 구동 시퀀스를 갖는 복수의 서브필드(subfield)들로 구성되며, 각 표시 셀의 점등 상태 또는 비점등 상태가 각 서브필드에서 선택되며, 각 서브 프레임의 휘도를 조합하여 계조 표시(gradated display)를 행한다. 계조 표시를 효율적으로 행하기 위해서, 각 서브 프레임의 휘도 비, 즉 각 서브필드의 서스테인 기간동안 인가되는 서스테인 펄스 수의 비가 각각의 용어가 제각기 상이하게 설정된다. 예를 들어, 그 비는 1:2:4:8이다.
도 2에 도시된 바와 같이, 리세트 기간에 있어서는, 전 어드레스 전극에 전압 Va를 인가하고, 공통의 X 전극에 Vw를 인가하며, 각각의 Y 전극에 0V를 인가한다. 이에 따라 전 표시 셀의 X 전극과 어드레스 전극 및 Y 전극의 사이에서 방전이 발생하여, 전 표시 셀이 똑같은 상태가 된다. 다음의 어드레스 기간에는, 공통의 X 전극에 전압 Vx를 인가하고, 전 Y 전극에 -Vy1를 인가한 상태에서, Y 전극에 -Vy의 스캔 펄스를 순차적으로 인가하며, 스캔 펄스의 인가에 동기하여 점등하는 표시 셀의 어드레스 전극에 전압 Va의 어드레스 펄스를 인가한다. 스캔 펄스가 인가된 Y 전극과 어드레스 펄스가 인가된 어드레스 전극의 사이에서 어드레스 방전이 발생하여, 점등될 표시 셀의 전극 상의 유전체층의 표면에 벽 전하(wall charge)가 축적된다. 스캔 펄스를 각 Y 전극에 순차적으로 인가하면서 어드레스 펄스를 인가하는 것에 의해, 점등될 표시 셀이 전면에서 선택된다. 서스테인 기간동안, 어드레스 전극에 전압 Va를 인가하는 상태에서, Y 전극과 X 전극에 교대로 전압 Vs의 서스테인 펄스를 인가한다. 어드레스 기간동안 벽 전하가 형성된 표시 셀에서, 벽 전하에 기인한 전압이 서스테인 펄스의 전압 Vs에 추가되어 방전 개시 전압을 초과하기 때문에 서스테인 방전이 발생하지만, 어드레스 기간동안 벽 전하가 형성되지 않은 표시 셀에서는, 벽 전하에 의한 전압이 없기 때문에 서스테인 펄스의 전압 Vs만으로서는 방전 개시 전압을 초과하지 않고 서스테인 방전은 발생하지 않는다. 서스테인 방전이 발생한 표시 셀에서는, 서스테인 방전이 반대 극성을 갖는 벽 전하가 서스테인 방전에 의해 형성되므로, 그 서스테인 펄스가 X 전극에 인가되지 않으면, 서스테인 방전이 발생한다. 이러한 방식으로, 서스테인 펄스가 반복적으로 인가되면, 선택된 표시 셀에서 서스테인 방전이 반복적으로 발생한다.
도 1 및 도 2에서 설명된 PDP 장치의 구성 및 구동 파형들은 단지 일례이고, 그 외에도 각종의 구성 및 구동 방법이 제안되어 있다. 어떠한 상세한 설명도 본 명세서에 제공되지는 않지만, 본 발명은 임의의 PDP 장치에 적용될 수 있다.
도 3은 도 1 및 도 2에서 설명된 PDP 장치의 각 구동 회로의 구성예를 도시한 도면이다. 어드레스 드라이버(11)는, 전압 Va의 전원과 GND 전원의 사이에 직렬로 접속된 2개의 트랜지스터(AT1, AT2)로 구성되는 구동 회로(16)를 그 구동 회로(16)의 수는 어드레스 전극들의 수와 동일하다. 트랜지스터(AT1, AT2)의 접속 노드가 각 어드레스 전극에 접속된다. 트랜지스터(AT1)가 턴온되면, 어드레스 전극에 전압 Va가 인가되고, 트랜지스터(AT2)가 턴온되면, 어드레스 전극에 0V가 인가된다.
Y 스캔 드라이버(12)는 전압(-Vy1)의 전원과 전압(-Vy)의 전원의 사이에 직렬로 접속된 2개의 트랜지스터(ST1, ST2)와, 그 2개의 트랜지스터(ST1, ST2)의 접 속 노드에 접속된 2개의 다이오드들(D1, D2)로 구성되는 구동 회로(17)를 가지며, 그 구동 회로들(17)의 수는 Y 전극의 수와 동일하다. 다이오드(D1)는 Y 서스테인 회로(13)의 트랜지스터를 통해 GND 전원에 접속되며, 다이오드(D2)는 Y 서스테인 회로(13)의 트랜지스터를 통해 전압 Vs의 전원에 접속된다. 어드레스 기간동안, Y 서스테인 회로(13)의 양방의 트랜지스터가 턴오프되고, 전압(-Vy1)은 그 트랜지스터(ST1)를 턴온함으로써 출력되고, 스캔 펄스가 인가되는 경우, 그 ST1은 턴오프되며, 동시에 ST2는 턴온된다. 서스테인 기간동안, ST1과 ST2 둘 모두가 턴오프되며, Y 서스테인 회로(13)의 2개의 트랜지스터가 교대로 턴온 및 턴오프된다. 이에 의해, 전압(Vs, GND)은 다이오드(D1, D2)를 통해 Y 서스테인 회로(13)로부터 Vs와 GND가 교대로 인가된다.
X 서스테인 회로(14)는 전압(Vw, Vx, Vs, 0V(GND))에 접속하는 스위치로서 동작하는 4개의 트랜지스터들을 갖고, 각 트랜지스터를 온 상태로 하는 것에 의해, X 전극에 대응하는 전압을 인가할 수 있다.
서스테인 방전은 X 전극과 Y 전극의 사이에서 행해지기 때문에, X 전극과 Y 전극은 서스테인 전극이라고 부른다. 스캔 펄스가 Y 전극에 인가되기 때문에, Y 전극은 스캔 전극이라고 부른다. 여기서는, Y 전극을 스캔 전극, X 전극을 서스테인 전극이라고 부른다.
앞서 기술된 바와 같이, Y 스캔 드라이버(12)는 2개의 트랜지스터들(ST1, ST2), 2개의 다이오드(D1, D2)로 구성되는 구동 회로(17)를 가지며, 구동 회로(17)의 개수는 스캔(Y) 전극의 개수와 동일하고, 각 구동 회로(17)로부터 순차적으로 스캔 펄스가 출력된다. 그 때문에, Y 스캔 드라이버(12)는 시프트 레지스터를 더욱 구비하여, 스캔 펄스의 출력 위치를 나타내는 신호를 시프트 레지스터에 의해 순차 시프트시키고, 시프트 레지스터의 출력을 복수의 스캔 구동 회로(17)에 입력하도록 하고 있다. 또, 어드레스 드라이버(11)는 트랜지스터(AT1, AT2)로 구성되는 구동 회로(16)를 가지며, 그 구동 회로(16)의 개수는 어드레스 전극의 개수와 동일하고, 각 구동 회로(16)로부터 어드레스 펄스를 출력한다. 그 때문에, 어드레스 드라이버(11)는 시프트 레지스터를 더 구비하여, 어드레스 데이터를 시프트 레지스터에 의해 순차적으로 시프트시키고, 어드레스 데이터의 길이에 대응하는 시프트 동작이 종료했을 때에 시프트 레지스터의 출력을 복수의 구동 회로(16)에 입력한다.
앞서 기술된 바와 같이, 복수의 구동 신호를 독립적으로 출력하는 드라이버는, 출력하는 데이터를 설정하기 위한 시프트 레지스터를 필요로 하는 것이 일반적이다. 그래서, 일반적으로, 시프트 레지스터와, 그 시프트 레지스터의 출력을 래치하는 래치 회로와, 래치 회로의 출력에 따른 구동 신호를 출력하는 복수의 구동 회로를 집적한 구동 IC를 사용하여, Y 스캔 드라이버(12)나 어드레스 드라이버(11)를 실현한다. 또, 어드레스 드라이버(11)에 사용하는 구동 IC에는 다이오드를 설치할 필요는 없지만, Y 스캔 드라이버(12)에 사용하는 구동 IC에는 다이오드를 설치한다.
구동 IC에 설치되는 구동 회로의 개수는, 16개 또는 64개이고, 현재로서는, 64개의 구동 회로를 갖는 구동 IC가 널리 사용되고 있고, 이것에 대응하여 64 비트 의 시프트 레지스터나 래치 회로가 설치되어 있다. 예를 들면, 도 1에 도시된 플라즈마 디스플레이 패널이 1024× 768의 표시 셀 구성이면, 스캔 드라이버(12)는 12개의 64 비트 구동 IC로 구성되어, 캐스케이드 접속된다. 또한, 어드레스 드라이버(11)는 16개의 64 비트 구동 IC로 구성되며, 16 비트의 표시 데이터(16-bit display data)의 각 비트가 각 IC에 공급되어, 16개의 64 비트 구동 IC이 병렬로 동작된다.
도 4는 구동 IC(21)의 구성을 나타내는 도면이다. 여기서는 64 비트의 구동 IC로 한다. 개략적으로 도시된 바와 같이, 구동 IC(21)는, 클럭(CLK)에 따라 입력 데이터(Din)를 순차적으로 시프트하는 64 비트 시프트 레지스터(22)와, 래치 인에이블 신호(LE)에 따라 64 비트 시프트 레지스터(22)의 출력을 래치하는 64 비트 래치(23)와, 64 비트 래치(23)의 64개의 각 출력에 따라 구동 신호를 출력하는 64개의 출력 드라이버(24-1 내지 24-64)와, 64개의 출력 드라이버(24-1 내지 24-64)의 각 출력과 전원 단자(VL) 사이에 그리고 출력과 전원 단자(VH) 사이에 접속된 다이오드(Dl-1 내지 Dl-64, D2-1 내지 D2-64)를 구비한다. 64개의 출력 드라이버(24-1 내지 24-64)는 출력 제어 신호(OC)에 따라, 64 비트 래치(23)의 64개의 각 출력을 선택하여 출력하거나, 또는 출력이 하이-임피던스(Hi-Z) 상태가 된다. 구체적으로는, Y 스캔 드라이버로서 사용할 때에는, 서스테인 기간에는 출력 드라이버(24-1 내지 24-64)의 출력이 Hi-Z가 되고, 어드레스 기간에는 출력 드라이버(24-1 내지 24-64)로부터 64 비트 래치(23)의 64개의 각 출력에 따라 출력을 행한다. 또한, 서스테인 기간에는, 전원 단자(VH1 내지 VH64, VL1 내지 VL64)에 교대로 GND와 서스테인 전압 Vs가 공급되고, 각 다이오드(Dl-1 내지 D1-64, D2-1 내지 D2-64)를 통해서 각 스캔 전극에 서스테인 펄스가 인가된다. 그 때문에, 다이오드(Dl-1 내지 D1-64, D2-1 내지 D2-64)는 열을 발생하지만, 발생된 열의 양은 스캔 전극의 구동 용량 및 방전 전류에 관한 것이다: 그 스캔 전극의 구동 용량 및 방전 전류가 크면, 발생되는 열의 양도 따라서 커질 것이다.
구동 IC는 제품인 PDP 장치의 사양에 대응하여 구동 능력이나 비트 수 등의 사양이 설정되는 것이 바람직하지만, 제조될 PDP 장치의 수가 충분히 크지 않다면, 그 사양의 구동 IC의 제조 개수가 충분히 커지지 않아 고비용이 된다고 하는 문제가 있으며, 새로운 구동 IC의 제품화에는 장시간을 요한다. 따라서, PDP 장치의 사양 결정 후에 전용 IC를 설계하여 제품화하게 되면 PDP 장치의 출하가 지연하여, 판매의 기회를 놓친다고 하는 문제가 있다. 그 때문에, PDP 장치의 드라이버 회로는, 이미 제품화되어 있는 기제의 구동 IC를 사용하여 실현하는 경우가 있다.
도 1 및 도 2에서 설명한 PDP 장치의 구성 및 구동 파형은 단지 일례이고, 그 외에도 각종의 구성 및 구동 방법이 제안되어 있다. 일본 특개평 9-160525호 공보는, 종래의 PDP 장치에 비해 동일한 개수의 X 전극 및 Y 전극을 사용하여 2배의 표시 라인 수가 얻어지는 ALIS 방식의 플라즈마 디스플레이 장치(PDP 장치)를 개시하고 있다. ALIS 방식의 PDP 장치의 상세한 구성에 대해서는 후술할 것이다. ALIS 방식의 PDP 장치에서의 Y 스캔 드라이버를 도 4의 구동 IC를 사용하여 실현한 Y 전극과 구동 IC 출력의 배선을 도 5에 도시한다. 여기서 사용되는 플라즈마 디스플레이 패널(PDP)(10)은 385개의 서스테인 전극과 384개의 스캔 전극을 구비하 여, 768개의 표시 라인이 형성된다. Y 스캔 드라이버는, 필름상에 장착되어, PDP(10)의 Y 전극 단자와 이방성 도전막을 이용하여 열압착으로써 접속하지만, 열압착 결합 장치의 조건 및 접속 성능의 점에서, 384개의 Y 전극을 192개씩의 2 블록에 나누어 두 그룹의 출력 단자 그룹(C1, C2)을 통해 구동 IC에 접속한다. 또한, 상세한 설명은 후술하지만, ALIS 방식의 PDP 장치인 경우, 홀수번째의 스캔 전극과 짝수번째의 스캔 전극을 독립적으로 구동할 필요가 있어, 홀수번째의 스캔(Y) 전극을 구동하는 홀수 Y 스캔 드라이버와, 짝수번째의 스캔 전극을 구동하는 짝수 Y 스캔 드라이버로 나눈다. 그 때문에, 한 블록의 192개의 스캔 전극은 96개의 홀수 전극과 96개의 짝수 전극 그룹으로 나누어 2개의 그룹을 독립적으로 구동할 필요가 있다.
그러므로, 64 비트의 구동 IC를 8개 사용하는 것을 생각한 경우, 각 IC의 출력 단자와 스캔 전극(Yl 내지 Y384)은 도 5에 도시된 바와 같이 접속된다. 구체적으로는, Y1 내지 Y127 중 홀수번째의 스캔 전극 64개를 제1 홀수(IC(21)-01)의 출력에, Y129 내지 Y191의 32개를 제2 홀수(IC(21-02))의 출력에, Y193 내지 Y319의 64개를 제3 홀수(IC(21)-03)의 출력에, Y321 내지 Y383의 32개를 제4 홀수(IC(21)-04)의 출력에 접속하고, Y2 내지 Y128 중 짝수번째의 스캔 전극 64개를 제1 짝수(IC(21)-E1)의 출력에, Y130 내지 Y192의 32개를 제2 짝수(IC(21)-E2)의 출력에, Y194 내지 Y320의 64개를 제3 짝수(IC(21)-E3)의 출력에, Y322 내지 Y384의 32개를 제4 짝수(IC(21)-E4)의 출력에 접속한다. 신호(OSD1)는 어드레스 기간의 전반의 개시를 지시하는 신호이고, 신호(ESD1)는 어드레스 기간의 후반의 개시를 지시하는 신호이며, 각각 제1 홀수(IC(21)-01)와 제1 짝수(IC(21)-E1)에 데이터 입력 신호(Din)로서 입력된다. 또한, 신호(OSD2) 및 신호(ESD2)가, 제3 홀수(IC(21)-03) 및 제3 짝수(IC(21)-E3)에, 데이터 입력 신호(Din)로서 입력된다. 또, 각 IC에는 클럭 신호(CLK)가 접속되어, 클럭 사이클이 동기한 동작을 행하고 있지만, 도 5에 도시되지 않은 클럭 신호(CLK)의 접속은 도 5에 도시되지 않았으며 다음의 도면들에서도 도시되지 않는다.
어드레스 기간의 전반의 개시 시에 신호(OSD1)가 입력되면, 제1 홀수(IC(21)-01)가 클럭 신호(CLK)의 사이클에 따라서 시프트 동작을 개시하여, Y1 내지 Y127의 64개의 홀수번째의 스캔 전극에 순차 스캔 펄스를 출력한다. 제1 홀수(IC(21)-01)는, Y127에 스캔 펄스를 출력함과 동시에 캐리(C)를 출력한다. 제2 홀수(IC(21-02))는, 캐리(C)가 데이터 입력 신호(Din)로서 입력되면 시프트 동작을 개시하여, Y127에 스캔 펄스가 출력된 다음의 클럭 사이클로부터, Yl29 내지 Y191 중 32개의 홀수번째의 스캔 전극에 순차 스캔 펄스를 출력한다. 또, 제2 홀수(IC(21-02))는 32개의 스캔 펄스 후에도 32 갯수분의 스캔 펄스를 순차적으로 출력하지만, 이들의 출력은 스캔 전극에 접속되어 있지 않기 때문에 PDP 장치의 동작에는 영향을 미치지 않는다.
Y1 내지 Y191까지 스캔 펄스가 출력된 후의 타이밍에서, 신호(OSD2)가 입력되어, 제3 홀수(IC(21)-03)는 시프트 동작을 개시하며, Y193로부터 Y319의 64개의 홀수번째의 스캔 전극에 순차 스캔 펄스를 출력한다. 그리고, 제4 홀수(IC(21)-04)도 전단 IC의 캐리(C) 출력을 받은 후, Y321 내지 Y383의 32개의 홀수번째의 스 캔 전극에 순차적으로 스캔 펄스를 출력한다.
어드레스 기간의 후반의 개시 시에 신호(ESD1)가 입력되면, 동일한 조작이 행해지며, 짝수번째의 스캔 전극에 순차적으로 스캔 펄스가 출력된다.
종래에는, 앞서 기술된 바와 같이, 복수의 구동 IC들을 사용한 경우, 이전의 구동 IC로부터 출력된 캐리를 다음의 구동 IC의 데이터 입력(Din)에 입력하도록 캐스케이드 접속(cascade connection)을 사용했었다. 그러므로, 그 구동 IC의 일부 출력들을 도 5에 도시하지 않은 경우, 첫번째와 세번째 홀수와 짝수 구동 IC의 모든 출력이 사용되고, 두번째와 네번째 홀수와 짝수 구동 IC의 일부 출력이 사용되지 않도록 배선을 행했다. 다시 말해서, 구동 IC의 미사용 출력은 균등하게 분산되었다.
그러므로, 앞서 기술된 바와 같이, 구동 IC의 몇가지 출력들이 사용되는 경우가 있으며, 다시 말해서, 전극의 개수, 전극과 드라이버에 접속하기 위한 출력 단자 그룹의 개수, 출력 단자 그룹당 전극 개수, 구동 IC 출력의 개수, ALIS 시스템이 사용되는지 아니면 일반 시스템이 사용되는지 등에 따라서, 구동 IC의 몇몇 출력이 초과된다.
최근, 플라즈마 디스플레이 패널은 점점 대형화되고, 전극 개수뿐만 아니라, 각 전극의 구동 용량 및 방전 전류도 증가하고 있어, 구동 능력이 높은 구동 IC가 요구되고 있다. 특히, 일본 특개평 9-160525호에 공개된 ALIS 방식의 PDP 장치는 일반형과 동일한 표시 라인 수의 패널을 단지 1/2의 전극 수 및 서스테인 전극 수 를 이용하여 실현할 수 있기 때문에, 제조 효율이 높고, 고휘도(high-luminance)의 표시가 산출될 수 있다고 하는 이점이 있지만, 스캔 전극의 구동 용량 및 방전 전류가 일반형보다 약 2배에 증가하는 경우가 있어서, 성능이 상당히 증가된 구동 IC가 요구된다.
특히, PDP 장치에 사용하는 구동 IC인 경우, 개별의 구동 회로의 구동 능력뿐만 아니라 개별 구동 회로의 동작에 의한 발열이 큰 문제이다. 예를 들면, Y 스캔 드라이버(12)인 경우, 각 드라이브 회로의 트랜지스터(ST1, ST2)로 구성되는 부분은 어드레스 기간 중에 단지 한번만 턴온된다. 그러므로, 스캔 전극의 구동 용량이 증가할수록 그것에 대응하여 드라이브 회로의 발열은 증가하지만, 발열의 영향은 그다지 크지는 않다. 이것과 대조적으로, 다이오드(D1, D2)로 구성되는 부분은 서스테인 기간 중에 각 드라이브 회로(17)에 있어서 턴온/턴오프 동작을 반복하기때문에, 가령 트랜지스터에 비해 다이오드의 온 상태 저항이 작더라도 IC 전체에서의 발열은 매우 커진다. 발열을 억제하기 위해서는, 한 프레임에 있어서의 서스테인 펄스 수를 제한할 필요가 발생하므로, PDP 장치의 표시 휘도가 증가될 수 없다. 다시 말해서, 구동 IC의 구동 성능의 제한 때문에, 구동 IC를 이용한 PDP 장치의 성능은 또한 제한된다.
도 5에 도시한 종래예인 경우, 1번째와 3번째의 홀수 및 짝수 구동 IC는 출력이 전부 사용되기 때문에 발열이 크지만, 2번째와 4번째의 홀수 및 짝수 구동 IC은 출력의 일부만이 사용되기 때문에 발열이 작다. 그러므로, 스캔 전극의 구동 조건은 조건이 엄격한 1번째와 3번째의 홀수 및 짝수 구동 IC에 의해 제한된다.
어드레스 드라이버(11)인 경우는, 각 구동 IC 내의 모든 구동 회로(16)가 턴온/턴오프 동작을 반복할 가능성이 있어, 어드레스 전극의 구동 용량 및 방전 전류가 증가하면, 그 만큼 어드레스 드라이버의 발열량이 커질 것이다.
본 발명의 제1 목적은 전극이 이미 현존하는 구동 IC를 이용함으로써 큰 구동 용량을 갖는 플라즈마 표시 패널을 이용하는 PDP 장치를 실현하기 위한 것이다.
본 발명의 제2 목적은 플라즈마 표시 패널을 사용한 PDP 장치가 복수의 구동 IC를 이용함으로써 실현되는 경우 동작 조건을 개선시키기 위한 것이다.
앞서 기술된 상기 목적을 실현하기 위해, 본 발명의 제1 양상에 따른 플라즈마 디스플레이 장치(PDP 장치)는, 구동 IC로부터 출력된 복수의 구동 신호를 결합하여 하나의 전극을 구동하는 것을 특징으로 한다.
즉, 본 발명의 제1 양상에 따른 PDP 장치는, 복수의 전극과, 해당 복수의 전극을 구동하는 구동 회로를 포함하는 플라즈마 디스플레이 장치로서, 상기 구동 회로는, 복수의 구동 신호를 독립적으로 출력할 수 있는 복수의 출력을 갖는 적어도 1개의 구동 IC를 포함하고, 상기 구동 IC의 상기 복수의 구동 신호를 결합하여 상기 전극들 중 하나의 전극을 구동하는 것을 특징으로 하다.
본 발명의 양상에 따르면, 구동 IC의 복수의 구동 신호(n개의 구동 신호)를 결합하여 하나의 전극을 구동하기 때문에, 하나의 구동 신호의 구동 능력은 복수의 구동 신호의 개수(n)의 인자만큼 저감될 수 있으며, 그 구동 IC에서의 발열량 또한 저감된다.
이 구성으로 구동되는 전극은, 스캔 전극 또는 어드레스 전극이다.
복수의 구동 신호를 정합하는 경우, 정합하는 구동 신호는 동일한 구동 IC로부터 출력되는 복수의 구동 신호들이 구동 신호를 정합하는 경우와, 다른 구동 IC 로부터 출력되는 구동 신호를 정합하는 경우가 있을 수 있다.
동일한 구동 IC로부터 출력되는 구동 신호를 정합하는 경우에는, 2개의 구동 신호가 동일하게 되도록 제어할 필요가 있다. 이것과 대조적으로, 다른 구동 IC로부터 출력된 구동 신호를 정합하는 경우에는, 종래와 동일한 제어를 행하여, 단순히 구동 IC의 대응하는 출력 단자를 접속하는 것만으로 좋다.
그러나, 다른 구동 IC로부터 출력되는 구동 신호를 정합하는 경우, 제조 중에 야기된 오차에 기인하여 구동 IC 간의 각 구동 신호의 상승이나 하강 타이밍에 약간의 차가 발생하는 경우가 있으며, 그 경우, 어떤 IC의 고 전압측의 스위치로서 동작하는 트랜지스터와 또 다른 IC의 저 전압측의 스위치로서 동작하는 트랜지스터의 양방이 동시에 턴온되어 결과로서 관통-전류(through-current)가 흐를 가능성이 있다. 그러므로, 각 IC의 드라이버 회로의 동작 타이밍을 정확하게 조정하는 것이 바람직하다. 동일한 구동 IC로부터 출력되는 구동 신호를 정합하는 경우에는, 동일 IC 내에서의 타이밍의 차는 거의 없으므로, 이러한 문제가 발생할 가능성은 거의 없다.
일반적으로, 구동 IC는 클럭에 따라 입력 데이터를 순차적으로 시프트하는 시프트 레지스터와, 래치 신호에 따라 시프트 레지스터의 출력을 래치하여 출력하는 래치 회로와, 래치 회로의 각 출력에 따라 구동 신호를 출력하는 복수의 드라이버를 구비한다. 하지만, 이러한 구동 IC를 동일한 구동 IC로부터 출력되는 구동 신호를 정합하는 스캔 드라이버에 사용하는 경우에는, 입력 데이터의 일부분이 결합될 구동 신호의 개수(n)에 대응하는 클럭들의 길이 동안 연속적으로 입력되고, 래치 신호는 결합될 구동 신호의 개수(n)에 대응하는 모든 클럭에서 발생된다. 이러한 구동 IC를 동일한 구동 IC로부터 출력되는 구동 신호를 정합하는 어드레스 드라이버에 사용하는 경우에는, 결합될 구동 신호의 개수에 대응하는 클럭의 수 동안 연속적으로 입력되고, 시프트 레지스터의 출력에 모든 입력 데이터가 입력되는 경우에 래치 신호를 발생한다.
본 발명의 제1 양상은, 스캔 전극의 구동 용량이 동일한 사이즈의 일반형의 PDP 장치에 비해 더 크기 때문에, 일본 특개평 9-160525에 기재된 ALIS 방식의 PDP 장치에 효과적으로 적용될 수 있다.
앞서 기술된 제2 목적을 실현하기 위해서, 본 발명의 제2 양상에 따른 플라즈마 디스플레이 장치는 복수의 동일한 구동 IC가 복수의 전극을 구동하는 구성으로서, 구동 IC의 복수의 출력 중 일부가 전극에 접속되지도 않고 사용되지도 않는 경우, 그 미사용 출력은 가능한한 균등하게 각 구동 IC에 분산된다.
다시 말해서, 본 발명의 제2 양상에 따른 플라즈마 디스플레이 장치는 복수의 전극과, 그 복수의 전극을 구동하는 구동 회로를 구비하는 플라즈마 디스플레이 장치로서, 상기 구동 회로는, 복수의 구동 신호를 독립적으로 출력할 수 있는 복수의 출력을 갖는 복수의 동일한 구동 IC를 포함하고, 상기 복수의 구동 IC의 복수의 출력의 일부는 사용되지 않고, 상기 복수의 구동 IC의 각각에서 사용되지 않는 출력의 수는 실질적으로 동일한 것을 특징으로 한다.
앞서 기술된 바와 같이, 구동 IC의 일부 출력이 사용되지 않는 경우가 있는데, 다시 말해, 그 구동 IC들 중 일부 출력은, 전극 수, 전극과 드라이버를 접속하는 출력 단자 그룹의 수, 출력 단자 그룹 당 전극 수, 구동 IC 출력 수, 및 ALIS 방식이 사용되는지 아니면 일반 방식이 사용되는 지의 여부 등에 따른 초과분이다. 특히, 본 발명의 제1 양상에서와 같이, 하나의 전극이 복수의 구동 신호들을 결합하여 구동되는 경우, 그 출력들은 초과분일 것이다. 본 발명에 따르면, 일부 구동 IC 출력이 사용되지 않는 경우에도, 그 미사용 출력은 각각의 구동 IC에 실질적으로 균등하게 분산되므로, 각 구동 IC의 발열량은 실질적으로 동일하며 그 구동 IC의 동작 조건은 발열이 불균등하게 분산된 경우와 비해 개선될 수 있다.
본 발명의 제2 양상은 스캔 전극을 구동하기 위한 구동 회로에 효과적으로 적용될 수 있지만, 또한 어드레스 전극에도 적용될 수 있다.
앞서 기술된 바와 같이, 구동 IC는, 클럭에 따라서 입력 데이터를 순차적으로 시프트하는 시프트 레지스터와, 래치 신호에 따라서 그 시프트 레지스터의 출력을 래치하고 출력하는 래치 회로와, 그 래치 회로의 각 출력에 따라서 구동 신호를 출력하는 복수의 드라이버를 포함한다. 본 발명에서, 구동 IC로부터 출력된 캐리 신호를 다음의 구동 IC가 수신하는 구성은 이전 IC에서의 미사용 출력을 시프트하는데 필요한 낭비 시간을 생성할 것이다. 그러한 낭비 시간을 피하기 위해, 이전의 구동 IC가 스캔 펄스를 출력하는 것을 완료하기 전에 구동 IC의 동작을 개시하는 것이 필요하다. 이 때문에, 각각의 구동 IC에서의 시프트 레지스터에 대응하는 시프트 수를 외부적으로 카운트하는 가운터가 설치된다. 이전의 구동 IC에 의해 접속된 전극의 수에 대응하는 출력을 완료한 경우, 그 카운터는 출력을 시작하기 위해 다음의 구동 IC를 제어하기 위한 타이밍 신호를 발행한다. 동일한 클럭 신호(CLK)는 동조된 클럭 사이클을 갖는 동작이 얻어질 수 있도록 각각의 구동 IC 및 카운터에 접속된다.
제1 양상에서와 같이, 본 발명의 제2 양상도 ALIS 방식의 PDP 장치에 효과적으로 적용될 수 있다.
전극에 접속되지 않은 구동 IC의 미사용 출력 수는 PDP 장치의 전극 수, 전극과 드라이버를 접속하기 위한 출력 단자 그룹 수, 출력 단자 그룹 당 전극 수, 구동 IC 출력의 수, 및 ALIS 방식이 사용되는지 아니면 일반 방식이 사용되는지의 여부 등에 따라서 결정되지만, 다른 방식으로, 가능한한 균등하게 각각의 구동 IC에 미사용 출력을 분산하는 것이 중요하다.
본 발명의 제1 양상과 제2 양상을 동시에 적용하는 것이 가능하다.
본 발명의 특징들 및 이점들은 첨부 도면을 참조한 설명으로부터 보다 명백하게 이해될 것이다.
<실시예>
본 발명의 제1 실시예의 플라즈마 디스플레이 장치(PDP 장치)는 ALIS 방식의 PDP 장치에 본 발명을 적용한 예이다.
도 6은, 제1 실시예의 플라즈마 디스플레이 장치(PDP 장치)의 구성을 나타내는 도면이다. ALIS 방식의 PDP 장치에 대해서는 앞서 언급된 일본 특개평 9- 160525호에 상세하게 기재되어 있기 때문에, 여기서는 상세한 설명을 생략하며, 단지 본 발명에 직접 관련된 점에 대해서만 간단히 설명한다.
ALIS 방식의 플라즈마 디스플레이 패널(10)은, 스캔(Y) 전극과 서스테인(X) 전극을 교대로 등간격으로 배치하여, 각 스캔 전극의 양측에 인접하는 서스테인 전극과의 사이에 표시 라인을 형성한다. 서스테인 전극의 개수는 스캔 전극의 개수보다 하나가 많은데, 즉, 서스테인 전극의 개수가 N+1이며, 스캔 전극의 개수는 N이다. 제1 실시예의 ALIS 방식의 플라즈마 디스플레이 패널(10)은 384개의 스캔 전극과, 385개의 서스테인 전극을 갖고, 768개의 표시 라인이 형성된다. 어드레스 전극은 특별히 숫적으로 한정되지 않지만, 예를 들어, 1024개의 어드레스 전극이 설치되고, 1024× 768의 표시 셀이 형성되는 것으로 한다.
도 6에 있어서, 홀수 표시 라인이 각 스캔 전극과 상방 수직으로 인접하는 서스테인 전극과의 사이에 형성되고, 짝수 표시 라인이 각 스캔 전극과 하방 수직으로 인접하는 서스테인 전극과의 사이에 형성된다. 한 프레임은 홀수 필드와 짝수 필드로 구성되고, 홀수 필드에서는 홀수번째의 표시 라인이 표시되며, 짝수 필드에서는 짝수번째의 표시 라인이 표시되며, 이를 인터레이스 표시라 부른다. 그러므로, 홀수 필드의 어드레스 기간과 서스테인 기간 중에는, 홀수번째의 표시 라인을 형성하는 각 스캔 전극과 상방 수직으로 인접한 서스테인 전극 사이에 방전하는 전압을 인가하고, 짝수번째의 표시 라인을 형성하는 각 스캔 전극과 하방 수직으로 인접한 서스테인 전극의 사이에는 방전하는 전압을 인가하지 않도록 한다. 마찬가지로, 짝수 필드의 어드레스 기간과 서스테인 기간에는, 짝수번째의 표시 라 인을 형성하는 각 스캔 전극과 하방 수직으로 인접하는 서스테인 전극 사이에 방전하는 전압을 인가하고, 홀수번째의 표시 라인을 형성하는 각 스캔 전극과 상방 수직으로 인접하는 서스테인 전극의 사이에는 방전하는 전압을 인가하지 않도록 한다.
이러한 전압의 인가를 가능하게 하기 위해서, 홀수번째의 서스테인(X) 전극은 공통으로 홀수 X 서스테인 회로(14 O)에 접속하고, 짝수번째의 서스테인(X) 전극은 공통으로 짝수 X 서스테인 회로(14 E)에 접속하여, 홀수번째와 짝수번째의 서스테인 전극에 각각 독립적으로 전압이 인가될 수 있도록 한다. 게다가, 홀수번째의 스캔(Y) 전극은 각각 홀수 Y 스캔 드라이버(12 O)에 접속하고, 짝수번째의 스캔(Y) 전극은 각각 짝수 Y 스캔 드라이버(12 E)에 접속한다. 홀수 Y 스캔 드라이버(12 O)와 짝수 Y 스캔 드라이버(12 E)는 홀수 Y 서스테인 회로(13 O)와 짝수 Y 서스테인 회로(13 E)에서 서스테인 펄스가 공급된다.
도 7은, 제1 실시예의 PDP 장치에서의 홀수 필드 내의 하나의 서브 프레임의 구동 파형을 나타내는 도면이다.
도 7에 도시된 바와 같이, 리세트 기간 중에는, 전 어드레스 전극에 전압 Va를 인가하고, 홀수번째와 짝수번째의 서스테인(X) 전극에 전압(Vw)을 인가하여, 모든 스캔(Y) 전극에 0V를 인가한다. 이에 따라, 모든 표시 셀의 각각의 서스테인 전극과 어드레스 전극 사이에서 그리고 어드레스 전극과 각각의 스캔 전극 사이에서 방전이 발생하여, 모든 표시 셀이 균일한 상태가 된다. 다음의 어드레스 기간은 홀수 표시 라인 중 첫번째, 세번째, 다섯번째,...의 표시 라인에서의 점등 셀을 선택하는 전반부와, 홀수 표시 라인 중 두번째, 네번째, 여섯번째,...의 표시 라인에서의 점등 셀을 선택하는 후반부로 구성된다. 전반부에서는, 홀수번째의 서스테인 전극에 전압 Vx를 인가하고, 짝수번째의 서스테인 전극과 스캔 전극에 0V를 인가하고, 홀수번째의 스캔 전극에 전압(-Vy1)를 인가한 상태에서, 홀수번째의 스캔 전극에 전압(-Vy)의 스캔 펄스를 순차적으로 인가하고, 스캔 펄스의 인가에 동기하여 점등하는 표시 셀의 어드레스 전극에 전압 Va을 갖는 어드레스 펄스를 인가한다. 스캔 펄스가 인가된 홀수번째의 스캔 전극과 어드레스 펄스가 인가된 어드레스 전극의 사이에서 어드레스 방전이 발생하여, 전압 Vx이 인가되어 있는 홀수번째의 서스테인 전극과 홀수번째의 스캔 전극의 근방에 벽 전하가 형성된다. 이와 같이하여, 홀수 표시 라인 중 첫번째, 세번째, 다섯번째,...의 표시 라인에서 점등 셀이 선택된다.
후반부에서는, 짝수번째의 서스테인 전극에 전압 Vx를 인가하고, 홀수번째의 서스테인 전극과 스캔 전극에 0V를 인가하고, 짝수번째의 스캔 전극에 전압(-Vy1)을 인가한 상태에서, 짝수번째의 스캔 전극에 전압(-Vy)을 갖는 스캔 펄스를 순차적으로 인가하고, 스캔 펄스의 인가에 동기하여 점등하는 표시 셀의 어드레스 전극에 전압 Va을 갖는 어드레스 펄스를 인가한다. 스캔 펄스가 인가된 짝수번째의 스캔 전극과 어드레스 펄스가 인가된 어드레스 전극의 사이에서 어드레스 방전이 발생하고, 전압 Vx이 인가되어 있는 짝수번째의 서스테인 전극과 홀수번째의 스캔 전극의 근방에 벽 전하가 형성된다. 이와 같이 하여, 홀수 표시 라인 중의 두번째, 네번째, 여섯번째,...의 표시 라인에서 점등 셀이 선택된다.
서스테인 기간 동안에는, 어드레스 전극에 전압 Va를 인가한 상태에서, 홀수번째의 스캔 전극과 짝수번째의 서스테인 전극에 동위상의 서스테인 펄스를 인가하고, 이것과 반대위상의 서스테인 펄스를 짝수번째의 스캔 전극과 홀수번째의 서스테인 전극에 인가한다. 따라서, 홀수번째의 서스테인 전극과 스캔 전극의 사이 및 짝수번째의 서스테인 전극과 짝수번째 스캔 전극의 사이에 서스테인 전압 Vs가 교대로 인가되므로, 어드레스 기간의 전반부와 후반부에서 선택된 표시 셀에서 서스테인 방전이 발생하여 점등된다.
짝수 필드에서는, 홀수번째의 서스테인 전극과 짝수번째의 서스테인 전극 간의 전압 파형을 교체하는 것에 의해, 짝수번째의 표시 라인들의 표시가 행하여진다.
앞서 기술된 구성은, 특허 문헌 1에 기재된 종래의 ALIS 방식의 PDP 장치와 동일한 구성이므로, 이 이상의 설명은 생략한다. 그런데, ALIS 방식에도 각종의 변형예가 있고, 본 발명은 또한 이들의 변형예에도 적용될 수 있다.
제1 실시예의 PDP 장치에서, 어드레스 드라이버(11), 홀수 Y 스캔 드라이버(12 O) 및 짝수 Y 스캔 드라이버(12 E)는 종래의 PDP 장치와는 구성 면에서 다르다. 제1 실시예의 이러한 구성요소의 구성은 이하에 기재된다. 도 4에 도시한 64비트 구동 IC가 제1 실시예에 사용되는 것으로 한다. 발열은 각각의 IC에 기초하기보다는 모든 IC들에 기초하여 고려되어야 하며, 중점을 두어야 할 것은 모든 구동 IC(21)에서 발열된다는 것이다.
도 8은 제1 실시예에 있어서의 스캔(Y) 전극과 IC 출력의 배선을 나타내는 도면이다. 앞서 기술된 바와 같이, ALIS 방식의 플라즈마 디스플레이 패널(PDP)의 스캔 전극의 구동 용량은 크고, 이 구동 IC(21)의 단지 하나의 출력은 하나의 스캔 전극을 구동하는 구동 능력이 부족한 경우가 있다.
앞서 언급된 문제를 해결하기 위해서, 제1 실시예에서는 하나의 구동 IC(21)의 인접하는 2 출력을 접속하여 하나의 스캔 전극을 구동한다. 또, 필요하다면, 3 출력 이상을 접속하여 하나의 스캔 전극을 구동하는 것도 가능하다. 따라서, 여기서는 64 비트의 구동 IC(21) 하나를 이용하여 32개의 스캔 전극을 구동한다. 앞서 기술된 바와 같이, 스캔 전극은 384개가 있으므로, 12개의 구동 IC(21)를 사용한다. 게다가, PDP 장치가 ALIS 방식이기 때문에, 홀수번째의 스캔 전극과 짝수번째의 스캔 전극을 독립적으로 구동할 필요가 있어, 홀수번째의 스캔(Y) 전극을 구동하는 홀수 스캔 드라이버(12 O)와 짝수번째의 스캔(Y) 전극을 구동하는 짝수 스캔 드라이버(12 E)로 나눈다. 그래서, 홀수 스캔 드라이버(12 O)와 짝수 스캔 드라이버(12 E)를 각각 6개의 구동 IC(21)로 구성된다. 더욱이, 스캔 드라이버와 PDP(10)의 스캔 전극은 이방성 도전막을 이용하여, 열압착으로써 접속되지만, 열압착 장치의 조건 및 접속 성능의 필요로 인해 384개의 전극을 2 블록으로 나누어 2 그룹의 출력 단자 그룹을 통해 접속된다.
도 8에 도시된 바와 같이, 1번째로부터 192번째의 192개의 스캔(Y) 전극을 출력 단자 그룹(C1)을 통해 제1 스캔 드라이버 회로에 접속하고, 193번째로부터 384번째의 나머지 192개의 스캔(Y) 전극을 출력 단자 그룹(C2)을 통해 제2 스캔 드라이버 회로에 접속한다. 제1 스캔 드라이버 회로는, 6개의 구동 IC(21-01 내지 21-03, 21-E1 내지 21-E3)을 갖고, 제1 홀수 구동 IC(21-1)의 출력은, 인접하는 2개의 출력을 결합하여 1번째로부터 64번째의 64개의 스캔(Y) 전극 중의 홀수번째의 전극(Y1, Y3, ..., Y63)에 접속하고, 제1 짝수 구동 IC(21-E1)은 인접하는 2개의 출력을 결합하여 1번째로부터 64번째의 64개의 스캔(Y) 전극 중의 짝수번째의 전극(Y2, Y4, ..., Y64)에 접속한다. 이하 마찬가지로, 제2 홀수 구동 IC(21-02)와 제3 홀수 구동 IC(21-03)는 65번째로부터 192번째의 128개의 스캔(Y) 전극 중의 홀수번째의 전극(Y65, Y67, ..., Y191)에 접속하며, 제2 짝수 구동 IC(21-E2)과 제3 짝수 구동 IC(2l-E3)는 65번째로부터 192번째의 128개의 스캔(Y) 전극 중의 짝수번째의 전극(Y66, Y68, ..., Y192)에 접속한다.
게다가, 제2 스캔 드라이버 회로는, 6개의 구동 IC(21-04 내지 21-06, 21-E4 내지 21-E6)를 갖고, 제4 홀수 구동 IC(21-04)로부터 제6 홀수 구동 IC(21-06)는 인접하는 출력을 결합하여 193번째로부터 384번째의 192개의 스캔(Y) 전극 중의 홀수번째의 전극(Y193, Y195, ..., Y383)에 접속하고, 제4 짝수 구동 IC(21-E4)로부터 제6 짝수 구동 IC(21-E6)는, 인접하는 출력을 결합하여 193번째로부터 384번째의 192본의 스캔(Y) 전극 중의 짝수번째의 전극(Y194, Y196, ..., Y384)에 접속한다.
도 8에 도시된 바와 같이, 제1 홀수 구동 IC(21-01)의 캐리 출력(C)을 제2 홀수 구동 IC(21-02)의 입력 데이터(Din)에 접속하여, 제2 홀수 구동 IC(21-02)의 캐리 출력(C)을 제3 홀수 구동 IC(21-03)의 입력 데이터(Din)에 접속하므로, 홀수번째의 구동 IC의 전단의 캐리 출력(C)을 홀수번째의 차단의 입력 데이터(Din)에 입력한다. 마찬가지로, 짝수 구동(IC)의 전단의 캐리 출력(C)을 짝수 구동 IC의 차단의 입력 데이터(Din)에 입력한다.
도 9는 구동 IC의 출력부의 접속 상태의 상세를 나타내는 도면이다. 개략적으로 도시된 바와 같이, 구동 IC의 드라이버(24-(2n-1), 24-2n)의 출력을 접속한 후에, n번째의 스캔(Y) 전극(Yn)에 접속하여, 2n+1과 2n+2의 출력을 접속한 후에, n+1번째의 스캔(Y) 전극 Yn+1에 접속한다.
도 10은 제1 실시예에 있어서 구동 IC(21)의 구동 파형을 나타내는 도면이다. 제1 실시예에 있어서는 구동 IC의 인접하는 출력을 결합하여 1개의 스캔(Y) 전극을 구동하기 때문에, 구동 IC의 인접하는 2 출력이 동일하고, 그 위치가 순차적으로 2 출력씩 시프트할 필요가 있다. 그러므로, 구동 IC에 공급하는 클럭(CLK) 신호의 주기를 어드레스 기간을 384로 나눈 시간의 반, 즉 종래의 ALIS 방식인 경우의 클럭의 반의 주기로 설정한다. 그리고, 클리어(CLR)를 입력하여 시프트 레지스터(22)가 보유하고 있는 값을 전부 0("L")로 한 후, 입력 데이터(Din)를 2 클럭(CLK)의 동안 1("H")로 설정한다. 이에 따라, 시프트 레지스터(22)는 연속한 2단의 출력이 1인 상태가 순차적으로 시프트한다. 그래서, 2 클럭마다, 1인 시프트 레지스터(22)의 출력이 짝수번째단에 시프트될 시에 래치 신호(LE)를 발생한다. 이에 의해, 래치 회로(23)는, 인접하는 홀수번째와 짝수번째의 출력이 1이고, 다른 출력이 0인 상태를 출력하여, 래치 신호(LE)마다 출력이 1인 위치를 2 출력씩 시프트시킨다. 이와 같이 하여, 구동 IC(21)로부터 인접하는 홀수번째와 짝수번째의 출력이 1이고, 다른 출력이 0인 상태가 2 출력씩 시프트하는 구동 신호가 얻어진 다.
제1 실시예에서는, Y 스캔 드라이버뿐만아니라, 어드레스 드라이버(11)에서도 두개의 이웃하는 출력에 의해 하나의 어드레스 전극을 구동한다. 도 11은 제1 실시예의 어드레스 드라이버(11)의 구성을 나타내는 도면이다. 어드레스 드라이버(11)도 구동 IC로 구성되고, 여기서는 64비트의 구동 IC를 사용하는 것으로 가정한다. 어드레스 드라이버(11)의 구동 IC는 스캔 드라이버의 구동 IC와 유사한 구성을 갖고, 64 비트 시프트 레지스터(32)와 64 비트 래치(33)와, 64개의 출력 드라이버(34-1 내지 34-64)를 갖지만, 다이오드들(D1, D2)은 없다.
앞서 기술된 바와 같이, 1,024개의 어드레스 전극이 있으며, 각 구동 IC는 32개의 어드레스 전극을 구동하므로, 어드레스 드라이버(11)는 32개의 구동 IC(31-1 내지 31-32)로 구성한다. 어드레스 드라이버(11)에서는, 스캔 펄스의 주기중에 하나의 표시 라인에 대한 데이터를 준비할 필요가 있기 때문에, 32 비트의 표시 데이터를 32개의 구동 IC(31-1 내지 31-32)에 각각 공급하여, 32개의 구동 IC(31-1 내지 31-32)가 병렬로 동작한다.
도 12는 제1 실시예에 있어서의 어드레스 드라이버의 구동 파형을 나타내는 도면이다. 종래의 어드레스 드라이버의 동작과 다른 점은 입력 데이터를 2 클럭(CLK1) 신호마다 변화시킨다는 점이다. 이에 따라 인접하는 2 비트가 동일한 데이터인 상태가 시프트되어 64비트까지 시프트되었을 때, 즉 2 비트씩 32개의 입력 데이터가 갖추어진 상태에서 래치 신호(LE)가 입력되어 출력이 행하여진다. 이에 따라 인접하는 2 출력으로 하나의 어드레스 전극을 구동할 수 있다.
제1 실시예에서, 스캔 드라이버와 어드레스 드라이버의 양방으로, 구동 IC의 두개의 출력으로 하나의 전극을 구동하도록 했지만, 구동 IC의 구동 능력이나 발열을 고려하여, 한쪽만으로 두개의 출력으로 하나의 전극을 구동하고, 다른 쪽은 하나의 출력으로 하나의 전극을 구동하는 것도 가능하다.
다음에 본 발명의 제2 실시예를 설명한다. 본 발명의 제2 실시예는, 도 1 및 도 2에 설명된 종래의 구성을 갖는 PDP 장치에 본원 발명을 적용한 실시예이다. 제2 실시예의 PDP(10)는 768개의 스캔(Y) 전극과, 768개의 서스테인(X) 전극과, 1,024개의 어드레스 전극을 가지며, Y 스캔 드라이버(12)를 도 4에 도시된 구동 IC에서 구성된다. 어드레스 드라이버(11)는 이전과 동일하며, 도 11에 설명된 것과 유사한 구성을 가지므로, 상세한 설명은 생략한다.
도 13은 제2 실시예에 있어서의 스캔(Y) 전극과 구동 IC의 출력 사이의 배선을 설명하는 도면이다. 제2 실시예에 있어서는, 두개의 구동 IC의 출력을 접속하여 하나의 스캔(Y) 전극을 구동한다. 따라서, 768개의 스캔(Y) 전극을 64비트의 구동 IC를 사용하여 구동하기 위해서는 24개의 구동 IC(21-1 내지 21-24)를 사용할 필요가 있다. 도 13에 도시된 바와 같이, 제1 구동 IC(21-1)의 1번째 내지 64번째의 각각의 출력과 제2 구동 IC(21-2)의 1번째 내지 64번째의 각 출력을 결합하여, 1번째 내지 64번째의 스캔(Y) 전극에 접속한다. 마찬가지로, 제3 구동 IC(21-3)의 1번째 내지 64번째의 각각의 출력과 제4 구동 IC(21-4)의 1번째 내지 64번째의 각 출력을 결합하여 65번째 내지 128번째 스캔(Y) 전극 각각에 접속하므로, 홀수번째 구동 IC의 각각의 출력 및 짝수번째 구동 IC의 각각의 출력을 결합하여 64개의 스 캔(Y) 전극에 접속한다. 더 정확히 말하면, N-1번째 구동 IC의 m번째 출력 및 N번째 구동 IC의 m번째 출력을 결합하여 {32(N-2)+m}번째 스캔(Y) 전극에 접속한다(N은 짝수이고, N≤ 24).
게다가, 제2 실시예에 있어서는, 하나의 클럭 동안 1("H")가 되는 입력 데이터를 1번째와 2번째의 구동 IC(21-1, 21-2)의 Din 단자에 입력하고, 1번째 구동 IC(21-1) 또는 2번째의 구동 IC(21-2)의 캐리(C)를 3번째 및 4번째의 구동 IC(21-3, 21-4)의 Din 단자에 입력하므로, N-1번째와 N 번째 구동 IC의 캐리(C)를 N+1번째와 N+2번째의 구동 IC의 Din 단자에 입력한다(N은 짝수이고, N≤ 24).
바꿔 말하면, 제2 실시예의 구성은 12개의 구동 IC를 병렬로 더 설치하고 대응하는 구동 IC의 출력을 768개의 스캔 전극이 12개의 64비트의 구동 IC에 의해 구동되는 종래의 구성에 접속한 구성이다. 따라서, 구동 IC의 구동 파형은 종래와 동일하다.
도 13에 도시한 제2 실시예에 있어서의 구동 IC의 배치에서는, 모든 구동 IC를 기판의 동일한 면에 설치했기 때문에 배선 길이가 다르므로, 출력을 접속하는 2개의 구동 IC의 구동 신호 사이의 상승 및 하강의 시프트(shift)가 발생할 가능성이 있다. 이러한 시프트가 발생하면, 한쪽의 구동 IC의 고전위측의 전환용 트랜지스터와 다른 쪽의 구동 IC의 저전위측의 전환용 트랜지스터가 동시에 턴온되어, 비록 단시간이기는 하지만 관통 전류(through-current)가 흐를 가능성이 있다.
이러한 시프트를 될 수 있는 한 작게 하기 위해서, 예를 들면 도 14에 도시된 바와 같이, 출력을 접속하는 2개의 구동 IC를 기판(40)의 표면과 이면 (undersurface)에 개별적으로 결합하여 설치하는 것도 가능하다. 이 경우, 기판의 표면에 홀수번째의 구동 IC(21-0(O는 1 내지 23 중 홀수))를 설치하고, 기판의 이면에 짝수번째의 구동 IC(21-E(E는 2 내지 24 중 짝수))를 설치하여, 기판(40)에 관통 구멍(through hole)을 설치하여 대응하는 출력을 접속하면, 각 IC에서의 배선 길이를 실질적으로 서로 동일하게 할 수 있으며, 상기 언급된 시프트를 저감할 수 있다. 그러나, 이 경우에는, 홀수번째의 구동 IC와 짝수번째의 구동 IC의 출력을 표리(surface and undersurface) 대칭으로 할 필요가 있다.
제1 및 제2 실시예에서는, 하나의 Y 전극을 그 구동 IC의 두 출력들이 구동하지만, 본 발명의 제3 실시예에서의 PDP 장치에서는, 아래에 설명된 바와 같이, 하나의 Y 전극을 그 구동 IC의 출력이 구동한다. 제3 실시예의 PDP 장치가 ALIS 방식을 사용하며, 도 6에 도시된 제1 실시예의 PDP 장치의 구성과 유사한 일반적 구성을 갖는다. 제3 실시예의 PDP 장치에서, 홀수 Y 스캔 드라이버(12 O), 짝수 Y 스캔 드라이버(12E) 및 어드레스 드라이버(11)가 도 4에 도시된 구동 IC를 사용하여 실현되지만, 그 구동 IC와 스캔(Y) 전극의 출력들 간의 배선은 종래의 배선과는 다르다. 다른 부분들은 종래와 동일한 구성을 갖는다. 제3 실시예의 Y 스캔 드라이버의 구성이 이하에 설명된다.
도 15는 제3 실시예에 있어서의 스캔(Y) 전극과 IC 출력의 배선을 나타내는 도면이고, 도 16은 스캔 드라이버의 구동 파형을 나타내는 도면이다. 제3 실시예에서는, 도 5의 종래예와 같이, 384개의 스캔 전극을 2 블록에 나누어 두 개의 출력 단자 그룹(C1, C2)으로 나눠, 8개의 64 비트 구동 IC에 접속하지만, 8개의 구동 IC의 1번째의 출력(VO 1)으로부터 48번째의 출력(VO 48)을 사용하여, 49번째로부터 64번째의 출력을 사용하지 않는(어디에도 접속하지 않는)점이 서로 다르다. 바꿔 말하면, 제3 실시예는 각각의 구동 IC의 출력의 1/4이 사용되지 않는 종래의 경우와는 상이하다.
구체적으로는, 도 15에 도시된 바와 같이, 홀수번째의 스캔 전극을 다음과 같이 접속한다: Y1로부터 Y95의 48개의 스캔 전극을 제1 홀수 IC(21-01)의 출력에, Y97로부터 Y191의 48개의 스캔 전극을 제2 홀수 IC(21-02)의 출력에, Y193로부터 Y287의 48개의 스캔 전극을 제3 홀수 IC(21-03)의 출력에, Y289로부터 Y383의 48개의 스캔 전극을 제4 홀수 IC(21-04)의 출력에 접속한다. 짝수번째의 스캔 전극을 다음과 같이 접속한다: Y2로부터 Y96의 48개의 스캔 전극을 제1 짝수 IC(21-E1)의 출력에, Y98로부터 Y192의 48개의 스캔 전극을 제2 짝수 IC(21-E2)의 출력에, Y194로부터 Y288의 48개의 스캔 전극을 제3 짝수 IC(21-E3)의 출력에, Y290로부터 Y384의 48개의 스캔 전극을 제4 짝수 IC(21-E4)의 출력에 접속한다.
신호(SD)는 어드레스 기간의 개시를 지시하는 신호이고, 제1 홀수 IC(21-01)에 데이터 입력 신호(Din)으로서 입력될뿐만 아니라 카운터(61-1)에도 입력된다. 각 구동 IC와 각 카운터에는 동일한 클럭 신호(CLK)가 입력되어 있고, 클럭 사이클이 동기하고 있다. 카운터(61-1)는 신호(SD)가 개시를 지시하고 나서 48 클럭 사이클 후에 홀수번째의 전극들 중 49번째 전극으로부터의 스캔를 개시하는 타이밍 신호를 발생한다. 이 타이밍 신호는 제2 홀수 IC(21-02)에 데이터 입력 신호(Din2)로서 입력될뿐만 아니라 카운터(61-2)에도 입력된다. 카운터(61-2 내지 61- 7)는 이전의 카운터가 타이밍 신호를 출력할 때 카운트를 개시하고, 48 클럭 사이클을 카운트한 후에 타이밍 신호를 출력한다.
도 16에 도시된 바와 같이, 어드레스 기간의 개시 시에 신호(SD)가 입력되면, 제1 홀수 구동 IC(21-01)가 시프트 동작을 개시하여, Y1로부터 Y95의 48개의 홀수번째의 스캔 전극에 접속되는 출력(1VO1 내지 1VO48)에 순차적으로 스캔 펄스를 출력한다. 이것과 동시에, 카운트(61-1)는 카운트를 계속한다. 개시 신호(SD) 입력으로부터 48 클럭 사이클이 경과하면, 제1 홀수 IC(21-01)가 Y95에 스캔 펄스를 출력하지만, 그것과 동시에 카운터(61-1)가 타이밍 신호(Din2)를 출력한다. 제2 홀수 IC(21-02)는 타이밍 신호(Din2)가 입력되면 시프트 동작을 개시하여, Y97 내지 Y191의 48개의 홀수번째의 스캔 전극에 접속되는 출력(2VO1 내지 2VO48)에 순차적으로 스캔 펄스를 출력한다.
이하 마찬가지로, 카운터(61-2 내지 61-7)가 순차적으로 타이밍 신호(Din3 내지 Din8)를 발생하고, 이에 따라서 구동 IC(21-03, 21-04, 21-E1, 21-E2, 21-E3, 21-E4)이 순차적으로 48개씩 스캔 펄스를 출력한다. 이 예에서, 어드레스 기간의 전반과 후반에서 연속적으로 스캔 펄스가 출력되지만, 도 5에 도시된 종래 예와 같이, 어드레스 기간의 후반의 개시를 지시하는 신호를 사용하는 것도 가능하다.
앞서 기술된 바와 같이, 제3 실시예에서는, 일부 출력이 복수의 구동 IC의 출력에 전극과 접속되지 않고 미사용되지만, 이 미사용 출력은 각 구동 IC와 균등하게 분산되므로, 각 구동 IC의 발열량이 거의 동일하다. 이 때문에, 구동 IC의 미사용 출력이 균등하지 않게 분산되는 경우와 비해 구동 IC의 동작 조건을 향상시 킬 수 있다.
도 17은 본 발명의 제4 실시예에 있어서의 스캔(Y) 전극과 IC 출력의 배선을 나타내는 도면이다. 제4 실시예에서, 플라즈마 디스플레이 패널(PDP)은 도 1에 도시한 ALIS 방식이 아닌 종래의 플라즈마 디스플레이 패널(PDP)(10)을 사용한다. 이 PDP(10)는 1,080개의 스캔(Y) 전극과 1,080개의 서스테인(X) 전극을 각각 갖고, 1,080개의 표시 라인이 형성된다. 어드레스 전극에 대해서는 수적으로 특별히 한정되지는 않는다.
제4 실시예에서도, 열압착 장치의 조건 및 접속 성능때문에 1,080개의 스캔 전극을 540개씩 2 블록으로 나누어 두 그룹의 출력 단자(C1, C2)로서 접속한다. 따라서, 스캔 드라이버는 도 4에 도시된 64 비트 구동 IC를 18개 사용하고, 출력 단자 그룹(C1)의 540개의 스캔 전극을 9개의 구동 IC(21-1 내지 21-9)로 구동하고, 다른 출력 단자 그룹(C2)의 나머지 540개의 스캔 전극을 9개의 구동 IC에서 구동한다. 도 17에서는, 한쪽의 출력 단자 그룹(C1)에 접속된 540개의 전극과 9개의 구동 IC(21-1 내지 21-9)의 출력의 접속만을 도시하지만, 다른 출력 단자 그룹(C2)에 대해서도 마찬가지다. 도시된 바와 같이, 각 구동 IC의 출력중 VO1 내지 VO60만이 사용되고, VO61 내지 VO64의 4개의 출력은 사용되지 않는다.
1번째의 구동 IC(21-1)는 어드레스 기간의 개시를 지시하는 신호(SD)에 따라 순차적으로 스캔 펄스의 출력을 개시한다. 카운터(62-1)는, 신호(SD)에 따라 60 클럭 사이클을 카운트하여 타이밍 신호를 출력한다. 2번째의 구동 IC(21-2)는 타이밍 신호에 따라 순차적으로 스캔 펄스의 출력을 개시한다. 이하 마찬가지로, 카운터(62-2 내지 62-8)는 각각 60 클럭 사이클을 카운트하여 순차적으로 타이밍 신호를 출력하고, 구동 IC(21-3 내지 21-9)는 타이밍 신호에 따라 순차적으로 스캔 펄스의 출력을 개시한다. 출력 단자 그룹(C2)의 스캔 전극에 접속되는 구동 IC의 동작도 동일하고, 카운터(62-8)로부터 출력하는 타이밍 신호를 받아 동일한 동작을 수행하고, 동일한 동작을 순차적으로 행하는 카운터가 설치되어 있다.
제2 실시예의 스캔 드라이버의 경우, 미사용된 구동 IC의 출력들은 각 구동 IC에 균등하게 분산되지만, 각 구동 IC는 64 비트의 출력 60개의 출력을 사용하기때문에, 각 구동 IC에서의 발열량은 아직 크고, 동작 조건이 제한되는 경우가 있다. 이러한 문제들에 대한 해결법 중 하나는 구동 IC에서 사용될 출력들의 개수를 증가시켜, 각 구동 IC에서 사용하는 출력의 개수를 감소시키는 변형예가 고려된다. 도 18은 이 제4 실시예의 변형예에 있어서의 스캔(Y) 전극과 구동 IC의 출력 간의 배선을 나타내는 도면이다.
도 18에 도시된 바와 같이, 이 변형예에서는, 20개의 64비트 구동 IC를 사용하여, 각 구동 IC의 54개의 출력을 사용하고, 10개의 출력은 사용하지 않는다. 이에 의해, 각 구동 IC의 발열량은 10% 정도의 저감 효과가 예상된다. 각 구동 IC의 또 다른 발열 저감을 목표로 하는 것이면, 예를 들어, 24개의 구동 IC를 사용하거나 사용되는 구동 IC의 개수를 증가시키는 것을 추천한다.
또한, 제4 실시예에서는, 18개의 구동 IC를 사용하고, 17개의 카운터가 2번째 이후의 구동 IC의 시프트 신호의 생성을 제어하는데 사용된다. 그러나, 17개의 카운터는 전부 동일한 카운트 수를 카운트하는데 사용하므로 그 기능을 공통화하는 것이 가능하다. 그래서, 도 18의 변형예에서는 하나의 카운터 회로(71)를 사용한다. 카운터 회로(71)는 내부에 54 클럭 사이클의 카운트를 반복하는 카운터와, 이 카운트의 출력에 따라 시프트 동작을 행하는 시프트 레지스터와, 시프트 레지스터의 출력이 변화할 때에 타이밍 신호를 발생시키는 게이트 회로를 갖는다.
앞서 기술된 바와 같이, 제4 실시예에서도, 구동 IC의 일부 출력이 전극과 접속되지 않고 미사용인 출력이지만, 이 미사용인 출력 수는 각 구동 IC에 균등하게 분산되기 때문에, 각 구동 IC의 발열량이 균일화되어, 미사용인 출력이 균등하게 분산되지 않는 경우와 비해 구동 IC의 동작 조건을 향상시킬 수 있다.
제1 내지 제4 실시예가 앞서 기술되었지만, 여러가지 변형예들이 있을 수 있다. 예를 들어, 본 발명의 제1 양상과 제2 양상을 동시에 적용하는 것도 가능하다.
제1 및 제2 실시예에서, 모든 구동 IC의 모든 출력이 사용되지만 각각의 출력 단자 그룹, 구동 IC 출력 수, 접속될 출력 수와 같은 인자들 때문에 일부 구동 IC 출력이 사용되지 않는 경우가 있을 수 있다. 예를 들어, 제1 실시예에서와 같이, 스캔(Y) 전극의 수가 384개이고 각각 192개의 스캔 전극을 갖는 두 블록이 두 출력 단자 그룹을 통해 접속되는 경우, 64비트의 구동 IC가 사용되고, 두 개의 다른 구동 IC의 출력들이 ALIS 방식의 PDP 장치에 결합되며, 64개의 홀수번째 스캔(Y) 전극이 두 개의 홀수번째 전극에 의해 구동되고, 64개의 짝수번째 스캔(Y) 전극이 두 개의 짝수번째 전극에 의해 구동되고, 그 결과 구동될 스캔(Y) 전극의 최 소 단위는 128이다. 그러므로, 192개의 스캔 전극을 하나의 출력 단자 그룹에 접속하는 경우, 최소량의 두 배, 즉, 192개의 스캔 전극이 전체 8개의 구동 IC를 사용하여 구동되고 128개의 구동 IC의 출력은 사용되지 않는다.
이 경우, 한가지 가능한 방법은 다음과 같다: 128개의 스캔 전극, 즉 1번째 내지 128번째 전극은 처음 두개의 홀수번째 전극 구동 IC 및 처음 두개의 짝수번째 전극 구동 IC에 의해 구동되고, 나머지 64개의 스캔 전극, 즉 128번째 내지 192번째 전극은 마지막 두개의 홀수번째 전극 구동 IC 및 마지막 두개의 짝수번째 전극 구동 IC에 의해 구동된다. 이는 또한 다른 출력 단자 그룹에 접속될 전극에 적용가능하다. 이 경우, 33번째 내지 64번째 출력인 마지막 두개의 홀수번째 전극 구동 IC 및 마지막 두개의 짝수번째 전극 구동 IC는 사용되지 않는다. 그 결과, 사능한 제어 순서 중 하나는 다음과 같다: 전반부에서의 어드레싱 및 후반부에서의 어드레싱이 도 7에 도시된 바와 같이 수행되고, 클록을 카운트하기 위한 카운터가 설치되고 마지막 두개의 홀수번째 전극 구동 IC 또는 마지막 두개의 짝수번째 전극 구동 IC의 32 출력을 출력하는 것이 완료된 때, 즉, 96 클럭이 카운트된 때, 다른 출력 단자 그룹에 접속된 스캔 전극을 구동하는 구동 IC의 동작이 개시된다.
그러나, 이러한 구성에서, 128개의 스캔 전극, 즉 1번째 내지 128번째 스캔 전극들을 구동하기 위한 4개의 구동 IC에서의 발열량은 크며, 64개의 스캔 전극, 즉 129번째 내지 192번째 스캔 전극을 구동하기 위한 4개의 구동 IC에서의 발열량은 비교적 적다. 가장 큰 발열량을 생성하는 IC에 의한 동작시 전체적으로 회로를 제한하므로, 발열량이 균등하지 못하게 분산된 상황은 적용될 수 없다. 그러므로, 미사용 출력이 제3 및 제4 실시예들에서와 같이 각각으 구동 IC에 균등하지 못하게 분산되는 것이 바람직하다. 제5 실시예는 앞서 언급된 요구를 만족하는 실시예이다.
도 19는 본 발명의 제5 실시예에 있어서의 스캔(Y) 전극과 구동 IC 출력의 배선을 나타내는 도면이다. 제5 실시예에서, 도 6에 도시한 ALIS 방식의 플라즈마 디스플레이 패널(PDP)(10)을 사용한다. 이 PDP(10)는 540개의 스캔(Y) 전극과 541개의 서스테인(X) 전극을 갖고, 1080개의 표시 라인이 형성된다. 어드레스 전극들은 수적으로 특별히 한정되지는 않는다.
제3 실시예에서도, 540개의 스캔 전극을 270개씩 2 블록에 나누어 두개의 출력 단자 그룹(C1, C2)으로서 접속한다. 스캔 드라이버는, 도 4의 64 비트 구동 IC를 20개 사용하여, 각 구동 IC의 인접하는 2개의 출력이 결합되어 각 스캔(Y) 전극에 접속된다. 개략적으로 도시된 바와 같이, 각 구동 IC의 출력중 VO1 내지 VO54만이 사용되어, VO55 내지 VO64의 10개의 출력은 사용되지 않는다. 각 스캔 전극은 구동 IC의 두개의 출력으로 구동되기 때문에, 하나의 출력으로 구동하는 경우부터(보다) 구동 능력이 약 2배가 된다. 또한, 각 구동 IC의 발열량은 모든 출력이 다른 스캔 전극을 구동하는 경우와 비해 약 반으로 된다. 또한, 사용하지 않는 출력 수가 각 구동 IC에 균등하게 분산되기 때문에, 각 구동 IC의 발열량은 거의 동일하다.
카운터(72)는 도 18의 변형예와 동일하게 구성된 카운터 회로이다. 그 구동 IC 출력과 스캔 전극 간의 접속은 도 9에 도시된 제1 실시예에서와 동일하다. 다 른 부분들은 제1 및 제2 실시예에서와 동일하므로, 여기서 설명을 생략한다.
도 20은 본 발명의 제6 실시예의 스캔(Y) 전극과 구동 IC의 출력의 접속을 나타내는 도면이다. 제6 실시예의 PDP 장치는 ALIS 방식으로 384개의 스캔(Y) 전극들을 사용하고 192개의 스캔(Y) 전극을 각각 갖는 두 개의 블록이 두 개의 출력 단자 그룹(C1, C2)으로 접속되어, Y 스캔 드라이버가 도 4에 도시된 64비트의 구동 IC를 사용하여 구성되고, 2개가 다른 구동 IC의 두 출력을 접속한다. 개략적으로 도시된 바와 같이, 16개의 구동 IC를 사용하여, 홀수번째 전극 구동 IC(21-01 내지 21-08) 및 짝수번째 전극 구동 IC(21-E1 내지 21-E8)로 나눈다. 1번째와 2번째의 홀수 전극 구동 IC(21-01, 21-02)의 1번째로부터 48번째의 출력을 결합하여, 1번째로부터 96번째의 스캔 전극 중의 홀수번째의 스캔 전극(Y1, Y3, ..., Y95)에 접속한다. 1번째와 2번째의 짝수 전극 구동 IC(21-E1, 21-E2)의 1번째로부터 48번째의 출력을 결합하여, 1번째로부터 96번째의 스캔 전극 중의 짝수번째의 스캔 전극(Y2, Y4, ..., Y96)에 접속한다. 이하 마찬가지로, 홀수번째 구동 IC의 1번째로부터 48번째의 각각의 출력과 짝수번째 구동 IC의 1번째로부터 48번째의 각각의 출력을 결합하여 48개의 스캔 전극에 순차적으로 접속한다. 이와 같이, 제6 실시예에서는, 모든 구동 IC의 1번째로부터 48번째의 출력이 사용되어, 49번째 내지 64번째의 16개의 출력은 사용되지 않는다.
앞서 기술된 바와 같이 배치된 구동 IC를 제어하기 위해서, 48개의 클럭을 카운트하는 3개의 홀수 카운터(51-01 내지 51-03)를 설치한다. 이들의 홀수 카운터는 예를 들면 48비트의 시프트 레지스터로 대체될 수 있다. 1번째와 2번째의 홀수 전극 구동 IC(21-01, 21-02)에 입력되는 1 클럭에 따라 입력 데이터(ODin)를 제1 홀수 카운터(51-01)에 입력하여, 48개의 클럭을 카운트한다. 그 동안 1번째와 2번째의 홀수 전극 구동 IC(21-01, 21-02)로서는 48비트까지의 시프트 동작이 행해진다. 제1 홀수 카운터(51-01)가 48 클럭을 카운트한 후, 그 카운터의 캐리 출력을 3번째와 4번째의 홀수 전극 구동 IC(21-03, 21-04) 및 제2 홀수 카운터(51-02)에 입력한다. 이에 의해, 3번째와 4번째의 홀수 전극 구동 IC(21-03, 21-04)가 시프트 동작을 수행하여, 순차적으로 스캔 펄스를 출력하는 동시에, 제2 홀수 카운터(51-02)가 48 클럭을 카운트한다. 그런데, 1번째와 2번째의 홀수 전극 구동 IC(21-01, 21-02)는 48비트까지의 시프트 동작을 완료한 후에 시프트 동작을 행하여, 49번째와 그 이후의 출력에 스캔 펄스를 출력하지만, 이 출력은 접속되어 있지 않기 때문에, 어떤 구동 부하로도 생성되지 않고, 발열량도 무시할 수 있기 때문에, 어떤 문제도 발생하지 않는다.
이러한 방식으로, 그 동작은 7번째와 8번째의 홀수 전극 구동 IC(21-07, 21-08)의 48번째의 출력에 스캔 펄스가 출력될 때까지 계속된다.
마찬가지로, 3개의 짝수 카운터(51-E1 내지 51-E3)가 설치되어 있고, 짝수 전극 구동 IC(21-E1 내지 21-E8)도 동일한 방식으로 동작한다.
앞서 기술된 바와 같이, 제6 실시예에서, 일부 출력들이 사용되지 않지만 이들 미사용된 출력들은 각각의 구동 IC에 균등하게 분포되므로, 각 구동 IC의 불균등한 발열이 억제될 수 있다.
본 발명의 실시예들이 앞서 기술되었지만, 구동 IC의 미사용 출력의 수는 전 극의 수, 전극과 드라이버를 접속하는 그룹 수와 한 그룹 내의 단자 수, 구동 IC 출력 수, ALIS 방식인지 일반 시스템인지의 여부 등에 따라 변하므로, 따라서 여러가지 변형예들이 있을 수 있다. 앞서 기술된 실시예들에서, 본 발명은 스캔 드라이버에 적용되지만 본 발명은 또한 어드레스 전극에도 적용될 수 있다.
앞서 기술된 바와 같이, 본 발명에 따르면, 구동 IC의 구동 조건이 개선될 수 있기 때문에, 이미 현존하는 구동 IC를 사용하여 구동 용량이 큰 플라즈마 디스플레이 패널의 드라이버를 구성할 수 있고; 드라이버의 비용을 저감할 수 있으며; 그 드라이버를 상업적으로 도입하는데 요구되는 시간을 단축하는 것이 가능하게 된다. 이에 의해, 보다 대형의 플라즈마 디스플레이 패널을 갖는 PDP 장치를 상업적으로 도입하는 것이 더 용이하게 될 것이다.
본 발명에 의하면, 플라즈마 디스플레이 패널의 전극의 구동 용량 및 방전 전류의 큰 경우도, 기제의 구동 IC를 사용하고 드라이버를 구성할 수 있다. 이에 의해, 드라이버의 비용을 저감하여, 제품화까지의 시간을 단축하는 것이 가능해진다.

Claims (17)

  1. 복수의 전극과, 상기 복수의 전극을 구동하는 구동 회로를 포함하는 플라즈마 디스플레이 장치로서,
    상기 구동 회로는, 복수의 구동 신호를 독립적으로 출력할 수 있는 복수의 출력을 갖는 적어도 하나의 구동 IC(driver IC)를 포함하고, 상기 구동 IC의 상기 복수의 구동 신호를 결합하여(combine) 상기 전극들 중 하나의 전극을 구동하는 플라즈마 디스플레이 장치.
  2. 제1항에 있어서,
    상기 복수의 구동 신호를 결합하여 구동될 상기 전극은, 서스테인 방전(sustain discharge)이 발생하도록 야기된 전극쌍을 이루며, 어드레스 동작 시에 스캔 펄스가 인가되는 스캔 전극(scan electrode)인 플라즈마 디스플레이 장치.
  3. 제1항에 있어서,
    상기 복수의 구동 신호를 결합하여 구동될 상기 전극은 어드레스 동작 시에 어드레스 펄스가 인가되는 어드레스 전극(address electrode)인 플라즈마 디스플레이 장치.
  4. 제1항에 있어서,
    상기 전극들 중 상기 하나의 전극을 구동하기 위한 상기 복수의 구동 신호는 동일한 구동 IC로부터 출력되는 플라즈마 디스플레이 장치.
  5. 제1항에 있어서,
    상기 전극들 중 상기 하나의 전극을 구동하기 위한 상기 복수의 구동 신호는 서로 다른 구동 IC들로부터 출력되는 플라즈마 디스플레이 장치.
  6. 제4항에 있어서,
    상기 구동 IC는 클럭에 따라 입력 데이터를 순차적으로 시프트하는 시프트 레지스터와, 래치 신호에 따라 상기 시프트 레지스터의 출력을 래치하여 출력하는 래치 회로와, 상기 래치 회로의 각 출력에 따라 구동 신호를 출력하는 복수의 드라이버를 포함하고,
    상기 입력 데이터는 결합될 상기 구동 신호들의 개수에 대응하는 클럭들의 길이 동안 연속하여 입력되고, 상기 래치 신호는 결합될 상기 구동 신호들의 개수에 대응하는 클럭들마다 발생되는 플라즈마 디스플레이 장치.
  7. 제4항에 있어서,
    상기 구동 IC는, 클럭에 따라 입력 데이터를 순차적으로 시프트하는 시프트 레지스터와, 래치 신호에 따라 상기 시프트 레지스터의 출력을 래치하여 출력하는 래치 회로와, 상기 래치 회로의 각 출력에 따라 구동 신호를 출력하는 복수의 드라이버를 포함하고,
    상기 입력 데이터는 결합될 상기 구동 신호들의 개수에 대응하는 클럭들의 길이 동안 연속적으로 입력되고, 상기 래치 신호는 상기 모든 입력 데이터가 상기 시프트 레지스터의 상기 출력에 갖추어진 경우에 발생되는 플라즈마 디스플레이 장치.
  8. 제1항에 있어서,
    상기 플라즈마 디스플레이 장치는 복수의 공통 서스테인 전극 및 복수의 스캔 전극이 교대로 배치되고, 상기 각각의 공통 서스테인 전극 모두와 상기 각각의 스캔 전극의 모두 사이에 표시 라인이 정의되는 ALIS 시스템을 채용하는 플라즈마 디스플레이 장치.
  9. 제1항에 있어서,
    상기 구동 회로는 복수의 구동 신호를 독립적으로 출력할 수 있는 복수의 출력을 갖는 복수의 동일한 구동 IC들을 포함하고, 상기 복수의 구동 IC들의 복수의 출력 중 일부는 사용되지 않으며, 상기 복수의 구동 IC들 각각에서의 사용되지 않는 출력의 수는 실질적으로 동일한 플라즈마 디스플레이 장치.
  10. 제6항에 있어서,
    상기 구동 회로는 복수의 구동 신호를 독립적으로 출력할 수 있는 복수의 출력을 갖는 복수의 동일한 구동 IC들을 포함하고, 상기 복수의 구동 IC의 복수의 출력 중 일부는 사용되지 않으며, 상기 복수의 구동 IC들 각각에서의 사용되지 않는 출력의 수는 실질적으로 동일한 플라즈마 디스플레이 장치.
  11. 제9항에 있어서,
    상기 구동 IC는, 클럭에 따라 입력 데이터를 순차적으로 시프트하는 시프트 레지스터와, 래치 신호에 따라 상기 시프트 레지스터의 출력을 래치하여 출력하는 래치 회로와, 상기 래치 회로의 각 출력에 따라 구동 신호를 출력하는 복수의 드라이버를 포함하는 플라즈마 디스플레이 장치.
  12. 제10항에 있어서,
    각 구동 IC의 상기 시프트 레지스터에 사용되는 출력들의 수에 대응하는 시프트들의 수를 카운팅하는 카운터가 포함되고, 상기 카운터는 이전의 구동 IC에 의한 출력들의 수에 대응하는 출력이 완료된 후에, 그 다음 구동 IC가 출력을 시작하도록 제어하는 플라즈마 디스플레이 장치.
  13. 삭제
  14. 제9항에 있어서,
    상기 복수의 구동 신호를 결합하여 구동될 상기 전극은, 서스테인 방전이 발생하도록 야기된 전극쌍을 이루며, 어드레스 동작 시에 스캔 펄스가 인가되는 스캔 전극인 플라즈마 디스플레이 장치.
  15. 제14항에 있어서,
    상기 구동 IC는, 클럭에 따라 입력 데이터를 순차적으로 시프트하는 시프트 레지스터와, 래치 신호에 따라 상기 시프트 레지스터의 출력을 래치하여 출력하는 래치 회로와, 상기 래치 회로의 각 출력에 따라 구동 신호를 출력하는 복수의 드라이버를 포함하는 플라즈마 디스플레이 장치.
  16. 제15항에 있어서,
    각 구동 IC의 상기 시프트 레지스터에 사용되는 출력들의 수에 대응하는 시프트들의 수를 카운팅하는 카운터가 포함되고, 상기 카운터는 이전의 구동 IC에 의한 출력들의 수에 대응하는 출력이 완료된 후에, 그 다음 구동 IC가 출력을 시작하도록 제어하는 플라즈마 디스플레이 장치.
  17. 제9항에 있어서,
    복수의 공통 서스테인 전극 및 복수의 스캔 전극이 교대로 배치되고, 상기 각각의 공통 서스테인 전극 모두와 상기 각각의 스캔 전극의 모두 사이에 표시 라인이 정의되는 플라즈마 디스플레이 장치.
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