JPS6242193A - フラツトパネルの駆動装置 - Google Patents
フラツトパネルの駆動装置Info
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- JPS6242193A JPS6242193A JP18231185A JP18231185A JPS6242193A JP S6242193 A JPS6242193 A JP S6242193A JP 18231185 A JP18231185 A JP 18231185A JP 18231185 A JP18231185 A JP 18231185A JP S6242193 A JPS6242193 A JP S6242193A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S3/00—Lasers, i.e. devices using stimulated emission of electromagnetic radiation in the infrared, visible or ultraviolet wave range
- H01S3/14—Lasers, i.e. devices using stimulated emission of electromagnetic radiation in the infrared, visible or ultraviolet wave range characterised by the material used as the active medium
- H01S3/22—Gases
Landscapes
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Engineering & Computer Science (AREA)
- Plasma & Fusion (AREA)
- Optics & Photonics (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of El Displays (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
本発明はエレクトロルミネッセント（ＥＬ）。
ディスプレイ等のマトリクス構成されたフラットパネル
の駆動装置において、マトリクス電極のデータ電極駆動
回路に関し、フラットパネルが大型化したときの駆動Ｉ
Ｃを一般に市販されている駆動ｉｃを複数個並列接続す
ることにより構成した駆動回路を提供するものである。
の駆動装置において、マトリクス電極のデータ電極駆動
回路に関し、フラットパネルが大型化したときの駆動Ｉ
Ｃを一般に市販されている駆動ｉｃを複数個並列接続す
ることにより構成した駆動回路を提供するものである。
本発明はフラットパネルの駆動装置に係り、特にＩＥＬ
やプラズマ・ディスプレイ・パネル（Ｐ。
やプラズマ・ディスプレイ・パネル（Ｐ。
Ｄ、Ｐ）の駆動回路の改良に関する。
フラットパネルディスプレイとしてはＥＬ。
ＰＤＩ）、ＬＣＤ （液晶表示装置）等がＣＲＴ （陰
極線管）に比べて大容量表示が可能であることで注目さ
れている。これらフラットパネルディスプレイ （Ｆ
Ｐ Ｄ）の内の例えばＥＬにはＡ、Ｃ，ＤＣ型等の種々
のものが提案されているが、薄膜交流ＥＬ素子の構成は
ガラス基板上に透明電極（ＩＴＯ）をストライブ状に形
成し、その上にシリコンオキシナイトライド等の絶縁層
を形成し、該絶縁層上に硫化亜鉛： ＺｎＳの母体材料
中に発光源として作動するマンガン二Ｍｎを添加したＺ
ｎＳ：Ｍｎ発光層を形成後にさらに第２の絶縁層を形成
後にストライブ状の背面電極を上記透明電極と直交する
ようにマトリクス構成に金属等で構成している。
極線管）に比べて大容量表示が可能であることで注目さ
れている。これらフラットパネルディスプレイ （Ｆ
Ｐ Ｄ）の内の例えばＥＬにはＡ、Ｃ，ＤＣ型等の種々
のものが提案されているが、薄膜交流ＥＬ素子の構成は
ガラス基板上に透明電極（ＩＴＯ）をストライブ状に形
成し、その上にシリコンオキシナイトライド等の絶縁層
を形成し、該絶縁層上に硫化亜鉛： ＺｎＳの母体材料
中に発光源として作動するマンガン二Ｍｎを添加したＺ
ｎＳ：Ｍｎ発光層を形成後にさらに第２の絶縁層を形成
後にストライブ状の背面電極を上記透明電極と直交する
ようにマトリクス構成に金属等で構成している。
このようなＦＰＤの素子の等価回路は上下絶縁層の静電
容量Ｃ１，Ｃ２と発光層の静電容量Ｃ，Ｌが直列接続さ
れ、この発光層の静電容量Ｃ６，に加わる電圧で変わる
非直線の抵抗骨ＲがＣ１，に並列に入った構成となる。
容量Ｃ１，Ｃ２と発光層の静電容量Ｃ，Ｌが直列接続さ
れ、この発光層の静電容量Ｃ６，に加わる電圧で変わる
非直線の抵抗骨ＲがＣ１，に並列に入った構成となる。
さらにＦＰＤの駆動には各電極に対応して選択的にパル
ス電圧を印加するための高電圧パルス出力回路が必要で
あり、この回路をコンパクトに且つ廉価で構成するには
多数の出力回路を集積化した駆動ＩＣが必要でその構成
は第６図に示すようになされている。第６図で１はシフ
トレジスタでクロック信号ＣＬＫと入力データＤ１Ｎが
加えられる。入力データはシリアルに入力され順次シフ
トされて出力データＤ。ＬＩＴから出力されながらパラ
レルデータに変換された入力データはラッチ回路２に加
えられる。該ランチ回路にはランチ信号Ｌ Ｔ Ｈが与
えられて該シフトレジスタ１からのパラレルデータを一
時記憶する。
ス電圧を印加するための高電圧パルス出力回路が必要で
あり、この回路をコンパクトに且つ廉価で構成するには
多数の出力回路を集積化した駆動ＩＣが必要でその構成
は第６図に示すようになされている。第６図で１はシフ
トレジスタでクロック信号ＣＬＫと入力データＤ１Ｎが
加えられる。入力データはシリアルに入力され順次シフ
トされて出力データＤ。ＬＩＴから出力されながらパラ
レルデータに変換された入力データはラッチ回路２に加
えられる。該ランチ回路にはランチ信号Ｌ Ｔ Ｈが与
えられて該シフトレジスタ１からのパラレルデータを一
時記憶する。
このランチ回路２に基づき出力パルス幅や極性を制御す
るゲート回路３にストローブＳＴＢ信号を加えて出力回
路４に出力０ＵＴＩ〜０ＵＴ３２を出力する。出力回路
４はマトリクス構成のデータ電極に駆動に必要なパルス
波高値を与えるための電圧変換回路を持ち、これらシフ
トレジスタ、ラッチ回路、ゲート回路並びに出力回路は
集積化されて駆動ＩＣとされて市販されている。
るゲート回路３にストローブＳＴＢ信号を加えて出力回
路４に出力０ＵＴＩ〜０ＵＴ３２を出力する。出力回路
４はマトリクス構成のデータ電極に駆動に必要なパルス
波高値を与えるための電圧変換回路を持ち、これらシフ
トレジスタ、ラッチ回路、ゲート回路並びに出力回路は
集積化されて駆動ＩＣとされて市販されている。
上記した一般の駆動ＩＣを用いて大画面のＦＰＤを駆動
しようとすると２例えばＥＬディスプレイで考えると電
極容量のＣ１，Ｃ２，Ｃ，Ｌや電極抵抗Ｒが大きくなり
出力回路４からデータ電極に与えられるパルスのなまり
が大きくなるために高電圧パルスの実効的なパルス幅が
狭くなって表示輝度が下がってしまう問題がある。この
ような問題を解決するための１つの方法は大型化したＥ
Ｌのディスプレイに応じた電流容量を持つ駆動用のＩＣ
を作成することであるが、開発経費、需要数量等の経済
的な問題から廉価に構成することが出来ない欠点があっ
た。
しようとすると２例えばＥＬディスプレイで考えると電
極容量のＣ１，Ｃ２，Ｃ，Ｌや電極抵抗Ｒが大きくなり
出力回路４からデータ電極に与えられるパルスのなまり
が大きくなるために高電圧パルスの実効的なパルス幅が
狭くなって表示輝度が下がってしまう問題がある。この
ような問題を解決するための１つの方法は大型化したＥ
Ｌのディスプレイに応じた電流容量を持つ駆動用のＩＣ
を作成することであるが、開発経費、需要数量等の経済
的な問題から廉価に構成することが出来ない欠点があっ
た。
本発明は上記欠点に鑑みなされたものであり。
本発明の第１の目的は小電流容量の駆動ＩＣを用いて大
電流容量の駆動ＩＣを必要とする大画面のＦＰＤを駆動
できる駆動回路を得るにある。
電流容量の駆動ＩＣを必要とする大画面のＦＰＤを駆動
できる駆動回路を得るにある。
本発明の第２の目的はＦＰＤの電極容量、抵抗によりパ
ルスのなまりを小さくして実効的なパルス幅を広く取れ
るようにした駆動回路を得るにあり、その手段は、シリ
アル入力データをパラレルに変換するシフトレジスタと
、該シフトレジスタからのパラレルデータを一時記憶す
るランチ手段と、該ラッチ手段からの記憶データに基づ
き出力パルス幅や極性を制御するゲート手段と、該ゲー
ト手段の出力によりマトリクス電極構成のフラットパネ
ルディスプレイの各電極へ駆υＪに必要なパルス波高値
を与える出力駆動手段とを具備した駆動ＩＣの複数個を
互いに並列接続して、この並列接続した組の駆動ＩＣに
よって各電極の駆動を行うようにしてなることを特徴と
するフラン１−パネルの駆動装置によって達成される。
ルスのなまりを小さくして実効的なパルス幅を広く取れ
るようにした駆動回路を得るにあり、その手段は、シリ
アル入力データをパラレルに変換するシフトレジスタと
、該シフトレジスタからのパラレルデータを一時記憶す
るランチ手段と、該ラッチ手段からの記憶データに基づ
き出力パルス幅や極性を制御するゲート手段と、該ゲー
ト手段の出力によりマトリクス電極構成のフラットパネ
ルディスプレイの各電極へ駆υＪに必要なパルス波高値
を与える出力駆動手段とを具備した駆動ＩＣの複数個を
互いに並列接続して、この並列接続した組の駆動ＩＣに
よって各電極の駆動を行うようにしてなることを特徴と
するフラン１−パネルの駆動装置によって達成される。
本発明では大言２のＦＰＤを駆動するために小電流容量
の駆動ＩＣを複数組用意し、これら駆動ＩＣを並列に接
続して大電流容量の駆動ＩＣとするようにし、さらにマ
トリクス構成されたデータ電極とスキャン電極の内のデ
ータ電極に加える駆動パルスを電極の両端から並列接続
した駆動ＩＣによって駆動することで電極容量や抵抗に
よるパルスのなまりを少なくするようにしたものである
。
の駆動ＩＣを複数組用意し、これら駆動ＩＣを並列に接
続して大電流容量の駆動ＩＣとするようにし、さらにマ
トリクス構成されたデータ電極とスキャン電極の内のデ
ータ電極に加える駆動パルスを電極の両端から並列接続
した駆動ＩＣによって駆動することで電極容量や抵抗に
よるパルスのなまりを少なくするようにしたものである
。
以下８本発明の一実施例を第１図乃至第４図について詳
記する。第１図は本発明の１実施例を示す駆動ＩＣの系
統図、第２図は本発明の他の実施例を示す駆υノ回路の
系統図、第３図は第２図に用いられる分周回路、第４図
は第３図の波形説明図５第５図は本発明のさらに他の実
施例を説明するだめの駆動ＩＣの系統図である。
記する。第１図は本発明の１実施例を示す駆動ＩＣの系
統図、第２図は本発明の他の実施例を示す駆υノ回路の
系統図、第３図は第２図に用いられる分周回路、第４図
は第３図の波形説明図５第５図は本発明のさらに他の実
施例を説明するだめの駆動ＩＣの系統図である。
第１図にＩＣＩ、ＩＣ２，ｉｎとして示される駆動ＩＣ
５ａ、５ｂ、 ・・・５ｎは第６図に説明したシフト
レジスタ１．ランチ回路２．ゲーを一回路３．出力回路
４より構成された小電流容量の駆動ＩＣと等しいもので
、これら複数の駆動ＩＣを入力及び出力を互いに並列接
続する。すなわら。
５ａ、５ｂ、 ・・・５ｎは第６図に説明したシフト
レジスタ１．ランチ回路２．ゲーを一回路３．出力回路
４より構成された小電流容量の駆動ＩＣと等しいもので
、これら複数の駆動ＩＣを入力及び出力を互いに並列接
続する。すなわら。
シリアスのデータ入力り、Ｎ、 クロック信号ＣＬＫ。
ラッチ信号Ｌ ｌ−（Ｔ 、ストローブ信号ＳＴＢはそ
れぞれ並列に入力され、第ｎ番目の駆動ＩＣ，５ｎの出
力データＤＣＭは次段駆動ＩＣの入力データＤ１Ｎに加
えられる。また駆動ＩＣ５ａ、５ｂ、 ・・・５ｎの
出力０ＵＴＩ、０ＵＴ２． ・−−・・０ＵＴ３２は
互いに並列接続されデータ電極ｌ〜３２に出力されて、
データ電極を駆動することになる。このように構成する
と同じ番号の出力どうしをつないで駆動させるだけであ
るから特に新たな制御信号を必要としない利点があるが
、駆動ＩＣパッケージ間の接続のために出力信号どうし
でクロスオーバを起こすために配線が複雑化する問題が
生じる。このような問題を解決するための他の実施例を
第２図に示す。第１図ではパンケージの異なる駆動ＩＣ
の出力どうしを接続して大容量駆動ＩＣと等価のものと
したが、第２図では同一のパッケージ内でこれを行うよ
うにしたものである。
れぞれ並列に入力され、第ｎ番目の駆動ＩＣ，５ｎの出
力データＤＣＭは次段駆動ＩＣの入力データＤ１Ｎに加
えられる。また駆動ＩＣ５ａ、５ｂ、 ・・・５ｎの
出力０ＵＴＩ、０ＵＴ２． ・−−・・０ＵＴ３２は
互いに並列接続されデータ電極ｌ〜３２に出力されて、
データ電極を駆動することになる。このように構成する
と同じ番号の出力どうしをつないで駆動させるだけであ
るから特に新たな制御信号を必要としない利点があるが
、駆動ＩＣパッケージ間の接続のために出力信号どうし
でクロスオーバを起こすために配線が複雑化する問題が
生じる。このような問題を解決するための他の実施例を
第２図に示す。第１図ではパンケージの異なる駆動ＩＣ
の出力どうしを接続して大容量駆動ＩＣと等価のものと
したが、第２図では同一のパッケージ内でこれを行うよ
うにしたものである。
すなわら、’（、ｌ’、ＩＣ２’で示されている駆動Ｔ
Ｃ６ａ、６ｂはその入力側にはクロック信号ＣＬＫを与
え分周回路７を介して分周クロック信号ＣＬ Ｋ ’と
して各駆動ＩＣ，ＩＣ１’。
Ｃ６ａ、６ｂはその入力側にはクロック信号ＣＬＫを与
え分周回路７を介して分周クロック信号ＣＬ Ｋ ’と
して各駆動ＩＣ，ＩＣ１’。
ＩＣ２’ ・・・に入力する。又、データ入力はシリア
ル信号を同じく駆動ＩＣ，ＩＣＩ’、ＩＣ２’・・・・
に並列的に入力してシフトレジスタでデータをパラレル
変換する。ラッチ（ａ号Ｌ Ｔ ＩＩ 。
ル信号を同じく駆動ＩＣ，ＩＣＩ’、ＩＣ２’・・・・
に並列的に入力してシフトレジスタでデータをパラレル
変換する。ラッチ（ａ号Ｌ Ｔ ＩＩ 。
ストローブ信号ＳＴＢ、出力データＤ。Ｕ、は共に並列
接続される。駆動ＩＣ，ＩＣＩ’は同一パンケージ内で
出力０ＵＴＩ、０ＵＴ２． ・・・・・・０ＵＴ４．
出力０ＵＴ５，０ＵＴ６，０ＵＴ７゜０ＵＴ８． ・
・・出力０ＵＴ２９，０ＵＴ３０゜０ＵＴ３１．０ＵＴ
３２．を組みとしてデータ電極１，２．・・・８に出力
し、駆動ＩＣ，ＩＣ２’も同じように０ＵＴ１，０ＵＴ
２，０ＵＴ３゜０ＵＴ４，０ＵＴ５，０ＵＴ６，０ｔＪ
Ｔ７゜０ＵＴ８．−−−出力０ＵＴ２９，０ＵＴ３０゜
０ＵＴ３１． ○ＵＴ３２を組みとしてデータ電極９
．１０． ・・・１６に出力する。
接続される。駆動ＩＣ，ＩＣＩ’は同一パンケージ内で
出力０ＵＴＩ、０ＵＴ２． ・・・・・・０ＵＴ４．
出力０ＵＴ５，０ＵＴ６，０ＵＴ７゜０ＵＴ８． ・
・・出力０ＵＴ２９，０ＵＴ３０゜０ＵＴ３１．０ＵＴ
３２．を組みとしてデータ電極１，２．・・・８に出力
し、駆動ＩＣ，ＩＣ２’も同じように０ＵＴ１，０ＵＴ
２，０ＵＴ３゜０ＵＴ４，０ＵＴ５，０ＵＴ６，０ｔＪ
Ｔ７゜０ＵＴ８．−−−出力０ＵＴ２９，０ＵＴ３０゜
０ＵＴ３１． ○ＵＴ３２を組みとしてデータ電極９
．１０． ・・・１６に出力する。
同様に図示しないが駆動ＩＣ，ＩＣ３’。
ＩＣ４’ ・・・も同様に構成する。このように構成す
る場合にはシフトレジスタの分周したクロ・ツク信号Ｃ
ＬＫ ’は並列接続しない場合のクロック信号ＣＬＫに
対して並列回路の並列数倍するような分周回路を必要と
する。その構成を第３図及び第４図について説明する。
る場合にはシフトレジスタの分周したクロ・ツク信号Ｃ
ＬＫ ’は並列接続しない場合のクロック信号ＣＬＫに
対して並列回路の並列数倍するような分周回路を必要と
する。その構成を第３図及び第４図について説明する。
第３図は４分周する場合の回路図で駆動１ｃを並列駆す
」シない場合の第４図のＣＬＫに示すクロ・７り信号Ｃ
ＬＫは第１及び第２のワンショットマルチバイブレーク
回路７ａ、７ｂに与えられ第１のワンショットマルチハ
イブレーク回路７ａの出力ａは第４図ａに示すようにク
ロック信号ＣＬＫの立上がりエツジをトリガとして所定
タイムコンスタントを有するパルスをオアゲート回路８
に加える。第２のワンショットマルチバイブレーク回路
７ｂの出力も第４図すに示すパルスを第３のワンショッ
トマルチバイブレーク７Ｃに加えて第４図すの立下がり
エツジでトリガした第４図Ｃのパルスを得てオアゲート
回路８に加える。さらにクロック信号ＣＬＫはインバー
タ回路７ｄに加えられて第４図ｄのＣＬＫ反転信号を得
て該信号を第４及び第５のワンショットマルチバイブレ
ーク回路７ｅ、７１に加えて、第４図ｅ、「のパルスを
得ると共に第５のワンショットマルチバイブレーク回Ｈ
７ｒの出力を第６のワンショットマルチハイブレーク回
路７ｇに加えて、該第６のワンショットマルチハイブレ
ーク回路７ｇから第４図ｇのパルスを得て第４及び第６
のワンショットマルチバイブレーク回路７ｅ、７ｆの出
力をオアゲート回路８に与えているので、上記第１．第
３．第４゜第６のオア出力を取ることで第４図ＣＬＫ
’に示ずＣＬＫを４分周したパルスが得られる。勿論こ
の分周回路で分周するに分周比は駆動１ｃに並列接続す
る並列接続数で定まることは明らかである。
」シない場合の第４図のＣＬＫに示すクロ・７り信号Ｃ
ＬＫは第１及び第２のワンショットマルチバイブレーク
回路７ａ、７ｂに与えられ第１のワンショットマルチハ
イブレーク回路７ａの出力ａは第４図ａに示すようにク
ロック信号ＣＬＫの立上がりエツジをトリガとして所定
タイムコンスタントを有するパルスをオアゲート回路８
に加える。第２のワンショットマルチバイブレーク回路
７ｂの出力も第４図すに示すパルスを第３のワンショッ
トマルチバイブレーク７Ｃに加えて第４図すの立下がり
エツジでトリガした第４図Ｃのパルスを得てオアゲート
回路８に加える。さらにクロック信号ＣＬＫはインバー
タ回路７ｄに加えられて第４図ｄのＣＬＫ反転信号を得
て該信号を第４及び第５のワンショットマルチバイブレ
ーク回路７ｅ、７１に加えて、第４図ｅ、「のパルスを
得ると共に第５のワンショットマルチバイブレーク回Ｈ
７ｒの出力を第６のワンショットマルチハイブレーク回
路７ｇに加えて、該第６のワンショットマルチハイブレ
ーク回路７ｇから第４図ｇのパルスを得て第４及び第６
のワンショットマルチバイブレーク回路７ｅ、７ｆの出
力をオアゲート回路８に与えているので、上記第１．第
３．第４゜第６のオア出力を取ることで第４図ＣＬＫ
’に示ずＣＬＫを４分周したパルスが得られる。勿論こ
の分周回路で分周するに分周比は駆動１ｃに並列接続す
る並列接続数で定まることは明らかである。
このような構成では出力信号線どうしがクロスオーバす
る問題は解決できる。
る問題は解決できる。
第５図は本発明のさらに他の実施例であり、９はＦＰＤ
でＸ及びＹ軸方向にマトリクス状に配置されたデータ電
極９ｂとスキャン電極９ａを有し駆動ＩＣ，ＴＣＩ“、
ＩＣ２“、は例えば第２図で示したと同様の構成となさ
れデータ電極の両側から駆動ＩＣ，ＩＣＩ＃、ＩＣ２′
、の出力０ＵＴＩ、０ＵＴ２を共通にして入力する。同
様に出力０ＵＴ３，０ｔＪＴ４． ・・・０ＵＴＮ−
、。
でＸ及びＹ軸方向にマトリクス状に配置されたデータ電
極９ｂとスキャン電極９ａを有し駆動ＩＣ，ＴＣＩ“、
ＩＣ２“、は例えば第２図で示したと同様の構成となさ
れデータ電極の両側から駆動ＩＣ，ＩＣＩ＃、ＩＣ２′
、の出力０ＵＴＩ、０ＵＴ２を共通にして入力する。同
様に出力０ＵＴ３，０ｔＪＴ４． ・・・０ＵＴＮ−
、。
ＯＵＴ、、を共通にしてデータ電極９ｂの両側からパル
スを印加するようにしている。
スを印加するようにしている。
このような構成にすることでＦＰＤの透明電極（ＴＴＯ
）のように１５Ωん と高い抵抗を両端駆動する場合は
一端だけで駆動する場合に比べてＣＲ時定数を半分にす
ることができる。さらに複数の並列接続された小言■駆
動ＩＣでデータ電極を駆動するために駆動ＩＣの電流容
量不足を充分に補うことが可能となる。
）のように１５Ωん と高い抵抗を両端駆動する場合は
一端だけで駆動する場合に比べてＣＲ時定数を半分にす
ることができる。さらに複数の並列接続された小言■駆
動ＩＣでデータ電極を駆動するために駆動ＩＣの電流容
量不足を充分に補うことが可能となる。
上記実施例では電極の両端から駆動ＩＣで高圧パルスを
印加したが電極を中央部で分割して両端取り出しとした
構成でも同様の効果が得られる。
印加したが電極を中央部で分割して両端取り出しとした
構成でも同様の効果が得られる。
この構成では従来の１本の電りに比べて線欠陥を半分に
とどめることができる。
とどめることができる。
本発明は叙上の如く構成させたので比較的小容量の駆動
ＩＣを用いてＯＡ用ディスプレイとして必要とする大画
面のディスプレイの駆動が可能であり、透明電極の抵抗
を下げる必要もなく ＦＰＤが作り易い特徴を有する。
ＩＣを用いてＯＡ用ディスプレイとして必要とする大画
面のディスプレイの駆動が可能であり、透明電極の抵抗
を下げる必要もなく ＦＰＤが作り易い特徴を有する。
第１図は本発明のＦＰＤの駆動装置の系統図。
第２図は本発明のＦＰＤの駆動装置の他の実施例を示す
系統図。 第３図は第２図に用いる分周回路の回路図。 第４図は第３図の波形説明図。 第５図は本発明のＦＰＤの駆動装置のさらに他の実施例
を示す系統図８ 第６図は従来のデータ電極駆動ＩＣの系統図である。 １・・・シフトレジスタ。 ２・・・ランチ回路。 ３・・・ゲート回路。 ４・・・出力回路。 ５ａ、５ｂ、 〜５．１，６ａ、６ｂ、１０ａ、１０ｂ
・・・駆動ＩＣ。 ７ ａ〜７ ｃ、 ７ ｅ〜１ ｇ ・・・ワンショットマルチバイブレーク回路。 ７ｄ・・・インバータ回路。 ８・・・オアゲート回路。 ９・・・ＦＰＤ。 ９ａ・・・スキャン電極。 ９ｂ・・・データ電極。 特許 出願人 富士通株式会社 代理人弁理士 井 桁 貞 − ０ＩＪＴ 第１図 第２図 第４図
系統図。 第３図は第２図に用いる分周回路の回路図。 第４図は第３図の波形説明図。 第５図は本発明のＦＰＤの駆動装置のさらに他の実施例
を示す系統図８ 第６図は従来のデータ電極駆動ＩＣの系統図である。 １・・・シフトレジスタ。 ２・・・ランチ回路。 ３・・・ゲート回路。 ４・・・出力回路。 ５ａ、５ｂ、 〜５．１，６ａ、６ｂ、１０ａ、１０ｂ
・・・駆動ＩＣ。 ７ ａ〜７ ｃ、 ７ ｅ〜１ ｇ ・・・ワンショットマルチバイブレーク回路。 ７ｄ・・・インバータ回路。 ８・・・オアゲート回路。 ９・・・ＦＰＤ。 ９ａ・・・スキャン電極。 ９ｂ・・・データ電極。 特許 出願人 富士通株式会社 代理人弁理士 井 桁 貞 − ０ＩＪＴ 第１図 第２図 第４図
Claims (5)
- （１）シリアル入力データをパラレルに変換するシフト
レジスタと、 該シフトレジスタからのパラレルデータを一時記憶する
ラッチ手段と、 該ラッチ手段からの記憶データに基づき出力パルス幅や
極性を制御するゲート手段と、 該ゲート手段の出力によりマトリクス電極構成のフラッ
トパネルディスプレイの各電極へ駆動に必要なパルス波
高値を与える出力駆動手段と、を具備した駆動ＩＣの複
数個を互いに並列接続して、 この並列接続した組の駆動ＩＣによって各電極の駆動を
行うようにしてなることを特徴とするフラットパネルの
駆動装置。 - （２）前記並列接続した組の駆動ＩＣが互いに異なるパ
ッケージの対応出力を並列接続してなることを特徴とす
る特許請求の範囲第１項記載のフラットパネルの駆動装
置。 - （３）前記並列接続した組の駆動ＩＣを１つのＩＣパッ
ケージで時系列的に連続した出力回路の接続としてなる
ことを特徴とする特許請求の範囲第１項記載のフラット
パネルの駆動装置。 - （４）前記時系列的に連続した出力回路の前段に入力デ
ータとクロックの関係を１入力データに対し並列接続数
のクロック数に変換する回路手段を配してなることを特
徴とする特許請求の範囲第３項記載のフラットパネルの
駆動装置。 - （５）前記フラットパネルの各電極の両端に前記複数の
駆動ＩＣを接続して駆動するようにしてなることを特徴
とする特許請求の範囲第１項記載のフラットパネルの駆
動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18231185A JPS6242193A (ja) | 1985-08-20 | 1985-08-20 | フラツトパネルの駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18231185A JPS6242193A (ja) | 1985-08-20 | 1985-08-20 | フラツトパネルの駆動装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6242193A true JPS6242193A (ja) | 1987-02-24 |
Family
ID=16116079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18231185A Pending JPS6242193A (ja) | 1985-08-20 | 1985-08-20 | フラツトパネルの駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
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