JP2628758B2 - 表示装置 - Google Patents
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- JP2628758B2 JP2628758B2 JP1212170A JP21217089A JP2628758B2 JP 2628758 B2 JP2628758 B2 JP 2628758B2 JP 1212170 A JP1212170 A JP 1212170A JP 21217089 A JP21217089 A JP 21217089A JP 2628758 B2 JP2628758 B2 JP 2628758B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、交流駆動型容量性フラット・マトリクスデ
ィスプレイパネル（以下、薄膜EL表示装置と呼ぶ）など
の表示装置に関する。
ィスプレイパネル（以下、薄膜EL表示装置と呼ぶ）など
の表示装置に関する。
従来の技術 第４図は、典型的な先行技術の２重絶縁型（または３
層構造）薄膜EL素子６の一部を切欠いて示す斜視図であ
る。
層構造）薄膜EL素子６の一部を切欠いて示す斜視図であ
る。
この薄膜EL素子６は、ガラス基板１の上にIn2O3から
成る帯状の透明電極２を平行に設け、この上にたとえば
Y2O3,Si3N4,TiO2,Al2O3などの誘電物質層３、Mnなどの
活性剤をドープしたZnSから成るEL層４、上記と同じくY
2O3,Si3N4,TiO2,Al2O3などの誘電物質層3aを蒸着法、ス
パッタリング法のような薄膜技術を用いて順次500〜100
00Åの膜厚に積層して３層構造にし、その上に上記透明
電極２と直交する方向にAlから成る帯状の背面電極５を
平行に設けて構成されている。
成る帯状の透明電極２を平行に設け、この上にたとえば
Y2O3,Si3N4,TiO2,Al2O3などの誘電物質層３、Mnなどの
活性剤をドープしたZnSから成るEL層４、上記と同じくY
2O3,Si3N4,TiO2,Al2O3などの誘電物質層3aを蒸着法、ス
パッタリング法のような薄膜技術を用いて順次500〜100
00Åの膜厚に積層して３層構造にし、その上に上記透明
電極２と直交する方向にAlから成る帯状の背面電極５を
平行に設けて構成されている。
上記薄膜EL素子６は、その電極間に誘電物質層3,3aで
挾持されたEL層４を介在させたものであるから、等価回
路的には容量性素子と見ることができる。また、この薄
膜EL素子６は第５図に示す電圧−輝度特性から明らかな
如く、200V程度の比較的高電圧を印加して駆動され、交
流電界によって高輝度発光し、しかも長寿命であるとい
う特徴を有している。
挾持されたEL層４を介在させたものであるから、等価回
路的には容量性素子と見ることができる。また、この薄
膜EL素子６は第５図に示す電圧−輝度特性から明らかな
如く、200V程度の比較的高電圧を印加して駆動され、交
流電界によって高輝度発光し、しかも長寿命であるとい
う特徴を有している。
従来、このような薄膜EL素子６を表示パネルとする薄
膜EL表示装置では、薄膜EL素子６の上記透明電極２がた
とえばデータ側電極、上記背面電極５がたとえば走査側
電極とされ、データ側電極と走査側電極の交差部が絵素
とされる。
膜EL表示装置では、薄膜EL素子６の上記透明電極２がた
とえばデータ側電極、上記背面電極５がたとえば走査側
電極とされ、データ側電極と走査側電極の交差部が絵素
とされる。
また、この場合の走査側電極の駆動回路として、走査
側電極に正負の書込み高電圧を選択的に印加するスイッ
チング素子群から成る集積回路（以下、走査側ドライバ
ICと呼ぶ）が用いられ、データ側電極の駆動回路とし
て、データ側電極に変調電圧を選択的に印加するスイッ
チング素子群から成る集積回路（以下、データ側ドライ
バICと呼ぶ）が用いられている。
側電極に正負の書込み高電圧を選択的に印加するスイッ
チング素子群から成る集積回路（以下、走査側ドライバ
ICと呼ぶ）が用いられ、データ側電極の駆動回路とし
て、データ側電極に変調電圧を選択的に印加するスイッ
チング素子群から成る集積回路（以下、データ側ドライ
バICと呼ぶ）が用いられている。
さらに、上記各ドライバICのスイッチングを制御する
制御回路や、変調電圧および書込み高電圧を発生させる
電源回路および外部からの入力信号を処理する回路など
を含む制御回路基板が別に設けられている。
制御回路や、変調電圧および書込み高電圧を発生させる
電源回路および外部からの入力信号を処理する回路など
を含む制御回路基板が別に設けられている。
上記構成の薄膜EL表示装置では、外部から入力信号と
して与えられる表示データに応じてデータ側ドライバIC
をオン・オフ制御することによって絵素に対し変調駆動
を行う一方、走査側ドライバICのスイッチング素子をオ
ン・オフ制御することによって絵素に対しフィールド反
転駆動を行い、さらには１走査線毎に絵素に加わる書込
み電圧波形の極性を反転させながら線順次駆動を行うと
いう駆動方式が採用され、これによって１水平期間の駆
動時間が短く、しかも絵素のEL層に対して対称性の良い
交流パルスを印加するようにしている。
して与えられる表示データに応じてデータ側ドライバIC
をオン・オフ制御することによって絵素に対し変調駆動
を行う一方、走査側ドライバICのスイッチング素子をオ
ン・オフ制御することによって絵素に対しフィールド反
転駆動を行い、さらには１走査線毎に絵素に加わる書込
み電圧波形の極性を反転させながら線順次駆動を行うと
いう駆動方式が採用され、これによって１水平期間の駆
動時間が短く、しかも絵素のEL層に対して対称性の良い
交流パルスを印加するようにしている。
第６図は、上記薄膜EL表示装置の等価回路を任意の１
絵素に着目して示した回路図である。同図において、絵
素のコンデンサCELで表されており、走査側電極Ｙに書
込み電圧を印加する走査側ドライバIC7は直列接続され
たPchトランジスタQP1とNchトランジスタQN1とで表さ
れ、さらにデータ側電極Ｘに変調電圧を印加するデータ
側ドライバIC8は、直列接続されたPchトランジスタQP2
とNchトランジスタQN2とで表されている。また、走査側
ドライバIC7のNchトランジスタQN1側には出力電圧を−V
Wとグランド電位（0V）とに切換え設定する電源回路９
として切換スイッチが接続され、同じ走査側ドライバIC
7のPchトランジスタQP1側には出力電圧（VW＋VM）を発
生する電源回路10が接続され、さらにデータ側ドライバ
IC8のPchトランジスタQP2側には出力電圧VMを発生する
電源回路11が接続され、同じデータ側ドライバIC8のNch
トランジスタQN2側はアースラインl1が接地されてい
る。
絵素に着目して示した回路図である。同図において、絵
素のコンデンサCELで表されており、走査側電極Ｙに書
込み電圧を印加する走査側ドライバIC7は直列接続され
たPchトランジスタQP1とNchトランジスタQN1とで表さ
れ、さらにデータ側電極Ｘに変調電圧を印加するデータ
側ドライバIC8は、直列接続されたPchトランジスタQP2
とNchトランジスタQN2とで表されている。また、走査側
ドライバIC7のNchトランジスタQN1側には出力電圧を−V
Wとグランド電位（0V）とに切換え設定する電源回路９
として切換スイッチが接続され、同じ走査側ドライバIC
7のPchトランジスタQP1側には出力電圧（VW＋VM）を発
生する電源回路10が接続され、さらにデータ側ドライバ
IC8のPchトランジスタQP2側には出力電圧VMを発生する
電源回路11が接続され、同じデータ側ドライバIC8のNch
トランジスタQN2側はアースラインl1が接地されてい
る。
上記等価回路において、データ側の駆動つまりデータ
側電極Ｘへの変調電圧の印加は、１水平期間毎にデータ
側ドライバIC8のPchトランジスタQP2をオン、Nchトラン
ジスタQN2をオフとし、あるいはPchトランジスタQP2を
オフ、NchトランジスタQN2をオンとして、変調電圧をVM
と0Vとに切換えることによって行われ、走査側の駆動つ
まり走査側電極Ｙへの書込み電圧の印加は、１フィール
ド毎に走査側ドライバIC7のPchトランジスタQP1をオ
ン、NchトランジスタQN1をオフとし、あるいはPchトラ
ンジスタQP1をオフ、NchトランジスタQN1をオン（この
とき電源回路９の切換接点9cは接点9a側に接続される）
として、書込み電圧を（VW＋VM）と−VWとに切換えるこ
とによって行われる。
側電極Ｘへの変調電圧の印加は、１水平期間毎にデータ
側ドライバIC8のPchトランジスタQP2をオン、Nchトラン
ジスタQN2をオフとし、あるいはPchトランジスタQP2を
オフ、NchトランジスタQN2をオンとして、変調電圧をVM
と0Vとに切換えることによって行われ、走査側の駆動つ
まり走査側電極Ｙへの書込み電圧の印加は、１フィール
ド毎に走査側ドライバIC7のPchトランジスタQP1をオ
ン、NchトランジスタQN1をオフとし、あるいはPchトラ
ンジスタQP1をオフ、NchトランジスタQN1をオン（この
とき電源回路９の切換接点9cは接点9a側に接続される）
として、書込み電圧を（VW＋VM）と−VWとに切換えるこ
とによって行われる。
発明が解決しようとする課題 しかしながら、上記薄膜EL表示装置において、表示パ
ネルが保持される外周囲器がアルミフレームであった
り、表示装置とその外部機器である信号発生器12（表示
データを発生する機器）を含めたシステム全体の金属筺
体が表示パネル前面に近接して配置される場合には、デ
ータ側電極Ｘと外周囲器との間、あるいはデータ側電極
Ｘと金属筺体との間に浮遊容量CDが生じ、この浮遊容量
CDに起因して以下のような誤動作が生じるという問題点
があった。
ネルが保持される外周囲器がアルミフレームであった
り、表示装置とその外部機器である信号発生器12（表示
データを発生する機器）を含めたシステム全体の金属筺
体が表示パネル前面に近接して配置される場合には、デ
ータ側電極Ｘと外周囲器との間、あるいはデータ側電極
Ｘと金属筺体との間に浮遊容量CDが生じ、この浮遊容量
CDに起因して以下のような誤動作が生じるという問題点
があった。
すなわち、上述した外周囲器や金属筺体は通常グラン
ド電位を保つ部材とされるので、上記浮遊容量CDは第６
図に示す等価回路において破線で示すようにデータ側電
極Ｘとグランドとの間に介在することになる（なお、信
号発生器12はアースラインl2を介して金属筺体（グラン
ド）に接続される）。そこで、データ側電極Ｘの全てが
電位VMから0Vに切換わる瞬間には、浮遊容量CD、データ
側電極Ｘ、NchトランジスタQN2、グランドを含む閉回路
が形成され、それまでに浮遊容量CDに蓄積されていた電
荷Ｑ＝CD・VMがこの閉回路で放電されることになる。い
ま、アースラインl1などの配線を含めた上記閉回路全体
の抵抗成分をＲとすると、上記放電時に閉回路を流れる
電流i0は、 i0＝VM/R …（１） となる。ところが、このときアースラインl1,l2などの
配線間のインダクタンス成分Ｌのために、グランド電位
にも上記瞬時電流i0に起因する変動は、 が生じ、このグランド電位の変動のために表示ノイズが
発生したり、他の回路に誤動作を起こさせることにな
る。
ド電位を保つ部材とされるので、上記浮遊容量CDは第６
図に示す等価回路において破線で示すようにデータ側電
極Ｘとグランドとの間に介在することになる（なお、信
号発生器12はアースラインl2を介して金属筺体（グラン
ド）に接続される）。そこで、データ側電極Ｘの全てが
電位VMから0Vに切換わる瞬間には、浮遊容量CD、データ
側電極Ｘ、NchトランジスタQN2、グランドを含む閉回路
が形成され、それまでに浮遊容量CDに蓄積されていた電
荷Ｑ＝CD・VMがこの閉回路で放電されることになる。い
ま、アースラインl1などの配線を含めた上記閉回路全体
の抵抗成分をＲとすると、上記放電時に閉回路を流れる
電流i0は、 i0＝VM/R …（１） となる。ところが、このときアースラインl1,l2などの
配線間のインダクタンス成分Ｌのために、グランド電位
にも上記瞬時電流i0に起因する変動は、 が生じ、このグランド電位の変動のために表示ノイズが
発生したり、他の回路に誤動作を起こさせることにな
る。
したがって、本発明の目的は、表示パネルの電極と表
示装置の金属筺体との間に生じる浮遊容量に起因するグ
ランド電位の変動を抑え、グランド電位の変動による表
示ノイズや回路誤動作をなくすことのできる表示装置を
提供することである。
示装置の金属筺体との間に生じる浮遊容量に起因するグ
ランド電位の変動を抑え、グランド電位の変動による表
示ノイズや回路誤動作をなくすことのできる表示装置を
提供することである。
課題を解決するための手段 本発明は、互いに交差する方向に配列した複数の走査
側電極と複数のデータ側電極との間に誘電層を介在させ
て構成した表示パネルと、 前記表示パネルの各電極に選択的に電圧を印加する複
数のスイッチング素子およびこのスイッチング素子をオ
ン・オフ制御する制御回路を含む回路基板と、 前記表示パネルに近接して配置され、表示パネルまた
は前記回路基板を保持する金属筺体とを備え、 表示パネルの電極は、 筺体の電位との間で前記スイッチング素子のうちの第
１スイッチング素子を介して、かつ 筺体の電位とは異なる電位との間で前記スイッチング
のうちの第２スイッチング素子を介して、接続され、 第１および第２スイッチング素子の接続点と筺体との
間に直列に、第１および第２スイッチング素子が接続さ
れる前記電極を介する放電電流を制限する電流制限用素
子が介挿されることを特徴とする表示装置である。
側電極と複数のデータ側電極との間に誘電層を介在させ
て構成した表示パネルと、 前記表示パネルの各電極に選択的に電圧を印加する複
数のスイッチング素子およびこのスイッチング素子をオ
ン・オフ制御する制御回路を含む回路基板と、 前記表示パネルに近接して配置され、表示パネルまた
は前記回路基板を保持する金属筺体とを備え、 表示パネルの電極は、 筺体の電位との間で前記スイッチング素子のうちの第
１スイッチング素子を介して、かつ 筺体の電位とは異なる電位との間で前記スイッチング
のうちの第２スイッチング素子を介して、接続され、 第１および第２スイッチング素子の接続点と筺体との
間に直列に、第１および第２スイッチング素子が接続さ
れる前記電極を介する放電電流を制限する電流制限用素
子が介挿されることを特徴とする表示装置である。
作 用 本発明に従えば、表示パネルのデータ側電極または走
査側電極のいずれかの電極は、第１スイッチング素子の
導通時に、筺体の電位であるグランド電位と接続されて
その電極からの放電電流が流れ、また第２スイッチング
素子を介して、前記電極には筺体の電位とは異なる電位
によって充電電流が流れる。前記電極からの放電電流を
制限するために、第１および第２スイッチング素子の接
続点と筺体との間に電流制限用素子、たとえば抵抗が直
列に介挿される。したがってその電極と筺体との間の浮
遊容量に、第２スイッチング素子の導通時に蓄積された
電荷が、前記第１スイッチング素子および電流制限用素
子を介して筺体の電位であるグランド電位に流れて放電
される。電流制限用素子は、この放電電流を小さく抑え
る。
査側電極のいずれかの電極は、第１スイッチング素子の
導通時に、筺体の電位であるグランド電位と接続されて
その電極からの放電電流が流れ、また第２スイッチング
素子を介して、前記電極には筺体の電位とは異なる電位
によって充電電流が流れる。前記電極からの放電電流を
制限するために、第１および第２スイッチング素子の接
続点と筺体との間に電流制限用素子、たとえば抵抗が直
列に介挿される。したがってその電極と筺体との間の浮
遊容量に、第２スイッチング素子の導通時に蓄積された
電荷が、前記第１スイッチング素子および電流制限用素
子を介して筺体の電位であるグランド電位に流れて放電
される。電流制限用素子は、この放電電流を小さく抑え
る。
したがってアースラインなどの配線間に生じるインダ
クタンス成分のために、放電電流に起因する筺体の電位
の変動がそれだけ小さく抑えられ、表示ノイズおよび他
の回路の誤動作をなくすことができる。
クタンス成分のために、放電電流に起因する筺体の電位
の変動がそれだけ小さく抑えられ、表示ノイズおよび他
の回路の誤動作をなくすことができる。
実施例 第１図は、本発明の一実施例である表示装置の概略的
な構成を示す回路図である。この表示装置は、発光しき
い値電圧Vth（VW＜Vth＜VW+VM）の薄膜EL素子を表示パ
ネル20とする薄膜EL表示装置であって、その表示パネル
20は第１図ではＸ方向電極をデータ側電極とし、Ｙ方向
電極を走査側電極として電極のみで表している。
な構成を示す回路図である。この表示装置は、発光しき
い値電圧Vth（VW＜Vth＜VW+VM）の薄膜EL素子を表示パ
ネル20とする薄膜EL表示装置であって、その表示パネル
20は第１図ではＸ方向電極をデータ側電極とし、Ｙ方向
電極を走査側電極として電極のみで表している。
走査側駆動回路30,40は、高耐圧プッシュプルドライ
バICから成る駆動回路であって、走査側電極Ｙの奇数ラ
インと偶数ラインにそれぞれ対応付けられている。これ
らの走査側駆動回路30,40には、プルアップスイッチン
グ素子PT1〜PTi（ここではPchトランジスタ）、プルダ
ウンスイッチング素子NT1〜NTi（ここではNchトランジ
スタ）や、これらのスイッチング素子をオン・オフ制御
する論理回路31,41などが含まれる。
バICから成る駆動回路であって、走査側電極Ｙの奇数ラ
インと偶数ラインにそれぞれ対応付けられている。これ
らの走査側駆動回路30,40には、プルアップスイッチン
グ素子PT1〜PTi（ここではPchトランジスタ）、プルダ
ウンスイッチング素子NT1〜NTi（ここではNchトランジ
スタ）や、これらのスイッチング素子をオン・オフ制御
する論理回路31,41などが含まれる。
データ側駆動回路50も高耐圧プッシュプルドライバIC
から成る駆動回路であって、表示パネル20のデータ側電
極Ｘに対応付けられている。このデータ側駆動回路50に
もプルアップスイッチング素子UT1〜UTi（ここではPch
トランジスタ）、プルダウンスイッチング素子DT1〜DTi
（ここではNchトランジスタ）や、これらのスイッチン
グ素子をオン・オフ制御する論理回路51などが含まれ
る。また、各プルダウンスイッチング素子DT1〜DTiとア
ースラインlaとの間には、それぞれ限流抵抗ｒが介挿さ
れている。
から成る駆動回路であって、表示パネル20のデータ側電
極Ｘに対応付けられている。このデータ側駆動回路50に
もプルアップスイッチング素子UT1〜UTi（ここではPch
トランジスタ）、プルダウンスイッチング素子DT1〜DTi
（ここではNchトランジスタ）や、これらのスイッチン
グ素子をオン・オフ制御する論理回路51などが含まれ
る。また、各プルダウンスイッチング素子DT1〜DTiとア
ースラインlaとの間には、それぞれ限流抵抗ｒが介挿さ
れている。
この抵抗ｒは、第３図（ａ）〜第３図（ｆ）に関連し
て後述するように、浮遊容量CDによる放電電流を制限す
る働きをし、したがって第３図（ａ）〜第３図（ｆ）に
おいて参照符QP2,QN2との接続点と筺体との間に直列に
介挿されればよい。
て後述するように、浮遊容量CDによる放電電流を制限す
る働きをし、したがって第３図（ａ）〜第３図（ｆ）に
おいて参照符QP2,QN2との接続点と筺体との間に直列に
介挿されればよい。
電源回路60は、上記走査側駆動回路30,40の全プルア
ップスイッチング素子PT1〜PTiに共通に接続されている
プルアップ共通線の電位を正極性の書込み電圧（VW＋
VM）とグランド電位（0V）とに切換えるための回路であ
って、２つのスイッチSW1,SW2が含まれる。
ップスイッチング素子PT1〜PTiに共通に接続されている
プルアップ共通線の電位を正極性の書込み電圧（VW＋
VM）とグランド電位（0V）とに切換えるための回路であ
って、２つのスイッチSW1,SW2が含まれる。
電源回路70は、上記走査側駆動回路30,40の全プルダ
ウンスイッチング素子NT1〜NTiに共通に接続されている
プルダウン共通線の電位を負極性の書込み電圧−VWとグ
ランド電位（0V）とに切換えるための回路であって、２
つのスイッチSW3,SW4が含まれる。
ウンスイッチング素子NT1〜NTiに共通に接続されている
プルダウン共通線の電位を負極性の書込み電圧−VWとグ
ランド電位（0V）とに切換えるための回路であって、２
つのスイッチSW3,SW4が含まれる。
電源回路80は、上記データ側駆動回路50の全プルアッ
プスイッチング素子UT1〜UTiに共通に接続されているプ
ルアップ共通線の電位をVM（途中、1/2VMの段階を経
て）に設定するための回路であって、スイッチSW5,SW6,
SW7やコンデンサCmなどが含まれる。
プスイッチング素子UT1〜UTiに共通に接続されているプ
ルアップ共通線の電位をVM（途中、1/2VMの段階を経
て）に設定するための回路であって、スイッチSW5,SW6,
SW7やコンデンサCmなどが含まれる。
データ反転コントロール回路90は、図示しない信号発
生器から送られてくる表示データDATAを１フィールド毎
に反転させて、交流駆動を行うための回路であり、排他
的論理和ゲートによって構成されている。
生器から送られてくる表示データDATAを１フィールド毎
に反転させて、交流駆動を行うための回路であり、排他
的論理和ゲートによって構成されている。
第２図は、上記薄膜EL表示装置の等価回路を任意の１
絵素（たとえば、第１図における絵素Ａ）に着目して示
した回路図である。同図において、絵素はコンデンサC
ELで表されており、走査側電極Ｙに書込み電圧を印加す
る走査側駆動回路30,40のスイッチング素子（第１図で
は、たとえばプルアップスイッチング素子PT1とプルダ
ウンスイッチング素子NT1）として、PchトランジスタQ
P1とNchトランジスタQN1の直列回路30Aが示されてい
る。また、データ側電極Ｘに変調電極がＸに変調電圧を
印加するデータ側駆動回路50のスイッチング素子（第１
図では、たとえばプルアップスイッチング素子UT2とプ
ルダウンスイッチング素子DT2）として、Pchトランジス
タQP2とNchトランジスタQN2の直列回路50Aが示されてい
る。そのNchトランジスタQN2とアースラインlaとの間に
は、第１図で示された限流抵抗ｒが介挿されている。さ
らに、第１図における電源回路60は、この等価回路では
電源電圧（VW＋VM）を発生する電圧源60Aとして示さ
れ、これがPchトランジスタQP1に接続されている。同じ
く、第１図における電源回路70は、第２図の等価回路で
は電源電圧−VWを発生する電圧源70Aと切換スイッチ70B
とで表されており、切換スイッチ70Bの共通接点70cはNc
hトランジスタQN1側に、１つの切換接点70aは電圧源70A
側に、他の１つの切換接点70bはアースラインlaに接続
されている。また、第１図における電源回路80は、第２
図の等価回路では電源電圧VMを発生する電圧源80Aとし
て示され、これがPchトランジスタQP2に接続されてい
る。
絵素（たとえば、第１図における絵素Ａ）に着目して示
した回路図である。同図において、絵素はコンデンサC
ELで表されており、走査側電極Ｙに書込み電圧を印加す
る走査側駆動回路30,40のスイッチング素子（第１図で
は、たとえばプルアップスイッチング素子PT1とプルダ
ウンスイッチング素子NT1）として、PchトランジスタQ
P1とNchトランジスタQN1の直列回路30Aが示されてい
る。また、データ側電極Ｘに変調電極がＸに変調電圧を
印加するデータ側駆動回路50のスイッチング素子（第１
図では、たとえばプルアップスイッチング素子UT2とプ
ルダウンスイッチング素子DT2）として、Pchトランジス
タQP2とNchトランジスタQN2の直列回路50Aが示されてい
る。そのNchトランジスタQN2とアースラインlaとの間に
は、第１図で示された限流抵抗ｒが介挿されている。さ
らに、第１図における電源回路60は、この等価回路では
電源電圧（VW＋VM）を発生する電圧源60Aとして示さ
れ、これがPchトランジスタQP1に接続されている。同じ
く、第１図における電源回路70は、第２図の等価回路で
は電源電圧−VWを発生する電圧源70Aと切換スイッチ70B
とで表されており、切換スイッチ70Bの共通接点70cはNc
hトランジスタQN1側に、１つの切換接点70aは電圧源70A
側に、他の１つの切換接点70bはアースラインlaに接続
されている。また、第１図における電源回路80は、第２
図の等価回路では電源電圧VMを発生する電圧源80Aとし
て示され、これがPchトランジスタQP2に接続されてい
る。
一方、第１図に示す薄膜EL表示装置とこの表示装置に
表示データを与える信号発生器100（第２図）とを１つ
のシステムとして、このシステム全体が図示しない金属
筺体に装着されており、この金属筺体が表示パネル20に
近接配置されているものとすると、データ側電極Ｘと金
属筺体との間には、浮遊容量CDが生起する。また、上記
金属筺体はグランド電位を保つ部材を兼ねており、上記
薄膜EL表示装置のアースラインlaや、信号発生器100の
アースラインlbはこの金属筺体に接続されているものと
する。このとき、第２図の等価回路において、上記浮遊
容量CDは破線で示すようにデータ側電極Ｘとグランドと
の間に接続されているように表される。また、信号発生
器100のアースラインlbもグランドに接続され、アース
ラインla,lbなどの配線間に生じるインダクタンス成分
は第２図ではＬで表されている。さらに、浮遊容量CD、
NchトランジスタQN2、アースラインla、グランドなどを
含む閉回路全体の抵抗成分は第２図ではＲで表されてい
る。
表示データを与える信号発生器100（第２図）とを１つ
のシステムとして、このシステム全体が図示しない金属
筺体に装着されており、この金属筺体が表示パネル20に
近接配置されているものとすると、データ側電極Ｘと金
属筺体との間には、浮遊容量CDが生起する。また、上記
金属筺体はグランド電位を保つ部材を兼ねており、上記
薄膜EL表示装置のアースラインlaや、信号発生器100の
アースラインlbはこの金属筺体に接続されているものと
する。このとき、第２図の等価回路において、上記浮遊
容量CDは破線で示すようにデータ側電極Ｘとグランドと
の間に接続されているように表される。また、信号発生
器100のアースラインlbもグランドに接続され、アース
ラインla,lbなどの配線間に生じるインダクタンス成分
は第２図ではＬで表されている。さらに、浮遊容量CD、
NchトランジスタQN2、アースラインla、グランドなどを
含む閉回路全体の抵抗成分は第２図ではＲで表されてい
る。
第３図（ａ）〜（ｆ）は、上記薄膜EL表示装置の交流
駆動を第２図の等価回路に置換えて示した説明図であ
り、ここでは絵素を発光させる場合が例示されている。
駆動を第２図の等価回路に置換えて示した説明図であ
り、ここでは絵素を発光させる場合が例示されている。
以下、第３図（ａ）〜（ｆ）を参照して、上記薄膜EL
表示装置の駆動について説明する。
表示装置の駆動について説明する。
先ず第１段階として、第３図（ａ）に示すように走査
側の直列回路30A（第１図の走査側駆動回路30.40に相
当）のPchトランジスタQP1をオフ、NchトランジスタQN1
をオン、切換スイッチ70Bの共通接点70cを接点70b側に
オンとする一方（第１図では、全走査側電極Ｙに対応す
るスイッチング素子を同じオン・オフ状態に設定す
る）、データ側の直列回路50A（第１図のデータ側駆動
回路50に相当）のPchトランジスタQP2をオン、Nchトラ
ンジスタQN2をオフとして、データ側電極Ｘより選択絵
素であるコンデンサCELに対して変調電圧VMを充電す
る。このとき、上記金属筺体とデータ側電極Ｘとの間に
生起している浮遊容量CDにも変調電圧VMが充電される。
側の直列回路30A（第１図の走査側駆動回路30.40に相
当）のPchトランジスタQP1をオフ、NchトランジスタQN1
をオン、切換スイッチ70Bの共通接点70cを接点70b側に
オンとする一方（第１図では、全走査側電極Ｙに対応す
るスイッチング素子を同じオン・オフ状態に設定す
る）、データ側の直列回路50A（第１図のデータ側駆動
回路50に相当）のPchトランジスタQP2をオン、Nchトラ
ンジスタQN2をオフとして、データ側電極Ｘより選択絵
素であるコンデンサCELに対して変調電圧VMを充電す
る。このとき、上記金属筺体とデータ側電極Ｘとの間に
生起している浮遊容量CDにも変調電圧VMが充電される。
次に、第２段階として、第３図（ｂ）に示すように選
択された走査側電極Ｙに対応する切換スイッチ70Bの共
通接点70cを接点70a側にオンして（第１図では電源回路
70のスイッチSW3をオン、スイッチSW4をオフすることに
相当）走査側電極Ｙの電位を−VWまで引下げる。これに
よって、選択絵素（コンデンサCEL）の両端側にはVM−
（−VW）＝（VM＋VW）の発光しきい値電圧Vth以上の電
圧が加わり発光する。このとき、データ側電極Ｘの電位
はVMにクランプされており、したがって浮遊容量CDの充
電電荷は保持されたままである。
択された走査側電極Ｙに対応する切換スイッチ70Bの共
通接点70cを接点70a側にオンして（第１図では電源回路
70のスイッチSW3をオン、スイッチSW4をオフすることに
相当）走査側電極Ｙの電位を−VWまで引下げる。これに
よって、選択絵素（コンデンサCEL）の両端側にはVM−
（−VW）＝（VM＋VW）の発光しきい値電圧Vth以上の電
圧が加わり発光する。このとき、データ側電極Ｘの電位
はVMにクランプされており、したがって浮遊容量CDの充
電電荷は保持されたままである。
次に第３段階として、第３図（ｃ）に示すように走査
側の切換スイッチ70Bの共通接点70cを接点70b側にオン
して（第１図では電源回路70のスイッチSW3をオフ、ス
イッチSW4をオンすることに相当）走査側電極Ｙの電位
をグランド電位（0V）にする一方、データ側の直列回路
50AのPchトランジスタQP2をオフ、NchトランジスタQN2
をオンとしてデータ側電極Ｘの電位もグランド電位（0
V）にし、選択絵素（コンデンサCEL）に充電されていた
電荷を放電する（第３図（ｃ）では、その放電電流をi1
で示す）。このとき、浮遊容量CD、データ側電極Ｘ、Nc
hトランジスタQN2、アースラインlaなどを経路とする閉
回路が形成されるため、それまで浮遊容量CDに充電され
ていた電荷が上記閉回路で放電される。閉回路には、全
体の抵抗成分Ｒのほかに限流抵抗ｒが介挿されているの
で、このときの放電電流ｉは、 ｉ＝VM/（Ｒ＋ｒ） …（３） となる。すなわち、この放電電流ｉは限流抵抗ｒを介挿
しない従来の場合（第１式）よりも小さい値となる。し
たがって、この放電電流に起因するグランド電位の変動
がそれだけ低く抑えらえることになり、表示ノイズの発
生や他の回路の誤動作も回避できる。
側の切換スイッチ70Bの共通接点70cを接点70b側にオン
して（第１図では電源回路70のスイッチSW3をオフ、ス
イッチSW4をオンすることに相当）走査側電極Ｙの電位
をグランド電位（0V）にする一方、データ側の直列回路
50AのPchトランジスタQP2をオフ、NchトランジスタQN2
をオンとしてデータ側電極Ｘの電位もグランド電位（0
V）にし、選択絵素（コンデンサCEL）に充電されていた
電荷を放電する（第３図（ｃ）では、その放電電流をi1
で示す）。このとき、浮遊容量CD、データ側電極Ｘ、Nc
hトランジスタQN2、アースラインlaなどを経路とする閉
回路が形成されるため、それまで浮遊容量CDに充電され
ていた電荷が上記閉回路で放電される。閉回路には、全
体の抵抗成分Ｒのほかに限流抵抗ｒが介挿されているの
で、このときの放電電流ｉは、 ｉ＝VM/（Ｒ＋ｒ） …（３） となる。すなわち、この放電電流ｉは限流抵抗ｒを介挿
しない従来の場合（第１式）よりも小さい値となる。し
たがって、この放電電流に起因するグランド電位の変動
がそれだけ低く抑えらえることになり、表示ノイズの発
生や他の回路の誤動作も回避できる。
上記放電が行われたあと、次のフィールドでは選択絵
素（コンデンサCEL）への印加電圧の極性を反転させる
ため、第３図（ｄ）に示すように、データ側の直列回路
50Aのトランジスタのオン・オフ状態は変えない。した
がって、データ側電極Ｘはグランド電位（0V）にクラン
プされる（第４段階）。
素（コンデンサCEL）への印加電圧の極性を反転させる
ため、第３図（ｄ）に示すように、データ側の直列回路
50Aのトランジスタのオン・オフ状態は変えない。した
がって、データ側電極Ｘはグランド電位（0V）にクラン
プされる（第４段階）。
次に第５段階として、第３図（ｅ）に示すようにデー
タ側電極Ｘをグランド電位にクランプしたまま、走査側
の直列回路30AのPchトランジスタQP1をオン、Nchトラン
ジスタQN1をオフ、切換スイッチ70Bの共通接点70cをい
ずれの接点70a,70bからも切離して（第１図では電源回
路70のスイッチSW3,SW4をオフにすることに相当）、選
択絵素（コンデンサCEL）に第２段階とは逆極性の電圧
（VW＋VM）を印加する。これによって、選択絵素が発光
する。
タ側電極Ｘをグランド電位にクランプしたまま、走査側
の直列回路30AのPchトランジスタQP1をオン、Nchトラン
ジスタQN1をオフ、切換スイッチ70Bの共通接点70cをい
ずれの接点70a,70bからも切離して（第１図では電源回
路70のスイッチSW3,SW4をオフにすることに相当）、選
択絵素（コンデンサCEL）に第２段階とは逆極性の電圧
（VW＋VM）を印加する。これによって、選択絵素が発光
する。
次に第６段階として、第３図（ｆ）に示すように走査
側の直列回路30AのPchトランジスタQP1をオフ、Nchトラ
ンジスタQN1をオン、切換スイッチ70Bの共通接点70cを
接点70b側にオンして（第１図では電源回路70のスイッ
チSW3をオフ、スイッチSW4をオンすることに相当）、選
択絵素（コンデンサCEL）に充電されていた電荷を放電
する。以上の第１〜第６段階の駆動によって交流駆動の
１サイクルを閉じる。
側の直列回路30AのPchトランジスタQP1をオフ、Nchトラ
ンジスタQN1をオン、切換スイッチ70Bの共通接点70cを
接点70b側にオンして（第１図では電源回路70のスイッ
チSW3をオフ、スイッチSW4をオンすることに相当）、選
択絵素（コンデンサCEL）に充電されていた電荷を放電
する。以上の第１〜第６段階の駆動によって交流駆動の
１サイクルを閉じる。
上述したように、第４〜第６段階ではデータ側電極Ｘ
はグランド電位にクランプされるため、この間にデータ
側電極Ｘと金属筺体との間の浮遊容量CDに充填が行われ
ることはない。
はグランド電位にクランプされるため、この間にデータ
側電極Ｘと金属筺体との間の浮遊容量CDに充填が行われ
ることはない。
なお、選択絵素を非発光とする場合には、第1,第2,第
4,第５の各段階でのデータ側トランジスタQP2,QN2のオ
ン・オフの論理が発光の場合と逆になるが、それ以外の
点については発光の場合と同様にして行われる。
4,第５の各段階でのデータ側トランジスタQP2,QN2のオ
ン・オフの論理が発光の場合と逆になるが、それ以外の
点については発光の場合と同様にして行われる。
なお、上記実施例では薄膜EL表示装置の場合について
説明したが、これに限らず液晶表示装置など他の表示装
置にも同様に適用できる。
説明したが、これに限らず液晶表示装置など他の表示装
置にも同様に適用できる。
発明の効果 本発明によれば、表示パネルのデータ側電極または表
示側電極のいずれかの電極には、第１スイッチング素子
を介して筺体の電位が与えられ、または第２スイッチン
グ素子を介して筺体の電位とは異なる電位が与えられ、
その電極からの放電電流を制限するために、第１および
第２スイッチング素子の接続点と筺体との間に直列に、
電流制限用素子が介挿されているので、表示装置を保持
する金属筺体と表示パネルの電極との間の浮遊容量に蓄
積された電荷が電極電位の引下げ時に放電されるときの
放電電流が電流制限用素子によって小さく抑えられ、し
たがって放電電流に起因する筺体の電位の変動もそれだ
け小さく抑えられ、表示ノイズや他の回路の誤動作をな
くすことができる。
示側電極のいずれかの電極には、第１スイッチング素子
を介して筺体の電位が与えられ、または第２スイッチン
グ素子を介して筺体の電位とは異なる電位が与えられ、
その電極からの放電電流を制限するために、第１および
第２スイッチング素子の接続点と筺体との間に直列に、
電流制限用素子が介挿されているので、表示装置を保持
する金属筺体と表示パネルの電極との間の浮遊容量に蓄
積された電荷が電極電位の引下げ時に放電されるときの
放電電流が電流制限用素子によって小さく抑えられ、し
たがって放電電流に起因する筺体の電位の変動もそれだ
け小さく抑えられ、表示ノイズや他の回路の誤動作をな
くすことができる。
第１図は本発明の一実施例である表示装置の概略的な構
成を示す回路図、第２図はその表示装置の等価回路を示
す回路図、第３図（ａ）〜（ｆ）はその表示装置の交流
駆動の手順を示す回路図、第４図は薄膜EL素子の一部切
欠き斜視図、第５図は薄膜EL素子の電圧−輝度特性を示
すグラフ、第６図は従来の表示装置の等価回路を示す回
路図である。 20……表示パネル、30,40……走査側駆動回路、50……
データ側駆動回路、60,70,80……電源回路、ｒ……限流
抵抗、Ｘ……データ側電極、Ｙ……走査側電極
成を示す回路図、第２図はその表示装置の等価回路を示
す回路図、第３図（ａ）〜（ｆ）はその表示装置の交流
駆動の手順を示す回路図、第４図は薄膜EL素子の一部切
欠き斜視図、第５図は薄膜EL素子の電圧−輝度特性を示
すグラフ、第６図は従来の表示装置の等価回路を示す回
路図である。 20……表示パネル、30,40……走査側駆動回路、50……
データ側駆動回路、60,70,80……電源回路、ｒ……限流
抵抗、Ｘ……データ側電極、Ｙ……走査側電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岸下 博 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (72)発明者 上出 久 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (56)参考文献 特開 昭63−195697（ＪＰ，Ａ) 特開 平２−310582（ＪＰ，Ａ) 特開 昭61−282895（ＪＰ，Ａ)
Claims (1)
- 【請求項１】互いに交差する方向に配列した複数の走査
側電極と複数のデータ側電極との間に誘電層を介在させ
て構成した表示パネルと、 前記表示パネルの各電極に選択的に電圧を印加する複数
のスイッチング素子およびこのスイッチング素子をオン
・オフ制御する制御回路を含む回路基板と、 前記表示パネルに近接して配置され、表示パネルまたは
前記回路基板を保持する金属筺体とを備え、 表示パネルの電極は、 筺体の電位との間で前記スイッチング素子のうちの第１
スイッチング素子を介して、かつ 筺体の電位とは異なる電位との間で前記スイッチングの
うちの第２スイッチング素子を介して、接続され、 第１および第２スイッチング素子の接続点と筺体との間
に直列に、第１および第２スイッチング素子が接続され
る前記電極を介する放電電流を制限する電流制限用素子
が介挿されることを特徴とする表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1212170A JP2628758B2 (ja) | 1989-08-17 | 1989-08-17 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1212170A JP2628758B2 (ja) | 1989-08-17 | 1989-08-17 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0375691A JPH0375691A (ja) | 1991-03-29 |
| JP2628758B2 true JP2628758B2 (ja) | 1997-07-09 |
Family
ID=16618068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1212170A Expired - Fee Related JP2628758B2 (ja) | 1989-08-17 | 1989-08-17 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2628758B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63195697A (ja) * | 1987-02-10 | 1988-08-12 | クライスラ− コ−ポレ−シヨン | エレクトロルミネツセンスデイスプレイ駆動サ−キツトリ− |
-
1989
- 1989-08-17 JP JP1212170A patent/JP2628758B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0375691A (ja) | 1991-03-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |