KR20070041829A - 평판표시장치 및 이의 구동방법 - Google Patents

평판표시장치 및 이의 구동방법 Download PDF

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Abstract

본 발명은 데이타구동회로 및 게이트구동회로의 수를 절반으로 줄임과 아울러 제조공정이 단순하고 제조시간 및 원가, 소비전력을 줄일 수 있는 평판표시장치 및 이의 구동방법에 관한 것이다.
본 발명은 기판 상에 형성된 제1 및 제2게이트선, 상기 제1 및 제2게이트선과 교차하는 데이타선, 상기 데이타선을 기준으로 일측에 형성된 제1화소전극, 상기 데이타선을 기준으로 타측에 형성된 제2화소전극, 상기 데이타선으로부터 공급되는 아날로그계조전압을 상기 제1화소전극에 공급하는 제1박막트랜지스터, 상기 데이타선으로부터 공급되는 아날로그계조전압을 상기 제2화소전극에 공급하는 제2박막트랜지스터, 상기 제1박막트랜지스터에 게이트온/오프전압을 공급하는 제1제어박막트랜지스터, 상기 제2박막트랜지스터에 상기 게이트온/오프전압을 공급하는 제2제어박막트랜지스터를 포함하는 것을 특징으로 하는 평판표시장치 및 이의 구동방법에 관한 것이다.
화소전극, 반감, 데이타구동회로, 게이트구동회로, 게이트선택신호

Description

평판표시장치 및 이의 구동방법{FLAT PANEL DISPLAY AND DRIVING METHOD THEREOF}
도1은 본 발명의 실시예에 따른 액정표시장치를 나타낸 블록도이다.
도2는 본 발명의 실시예에 따른 액정표시패널을 나타낸 평면도이다.
도3은 본 발명의 실시예에 따른 액정표시장치의 구동을 나타낸 파형도이다.
<도면의 주요부분에 대한 부호설명>
10 : 액정표시장치 20 : 액정표시패널
30 : 칼라필터기판 40 : 박막트랜지스터기판
50 : 제1게이트선 60 : 제2게이트선
70 : 제1제어박막트랜지스터 80 : 제2제어박막트랜지스터
90 : 제1게이트패드전극 100 : 제2게이트패드전극
110 : 데이타선 120 : 데이타패드전극
130 : 제1제어선 140 : 제1제어패드전극
150 : 제2제어선 160 : 제2제어패드전극
170 : 제1박막트랜지스터 180 : 제2박막트랜지스터
190 : 제1화소전극 200 : 제2화소전극
210 : 구동회로부 220 : 게이트구동회로
230 : 데이타구동회로 240 : 계조전압생성부
250 : 직류-직류변환부 260 : 전원입력부
270 : 타이밍제어부
본 발명은 표시장치 및 이의 구동방법에 관한 것으로, 특히 데이타구동회로 및 게이트구동회로의 수를 절반으로 줄임과 아울러 제조공정이 단순하고 제조시간 및 원가, 소비전력을 줄일 수 있는 평판표시장치 및 이의 구동방법에 관한 것이다.
현재 표시장치로 가장 많이 사용되고 있는 것은 CRT(Cathode Ray Tube)이다. 그러나, CRT는 경박단소화에 어려움이 있기 때문에 CRT의 대체수단으로 액정표시장치, 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 유기발광다이오드(Organic Light Emitting Diodes, OLED) 등과 같은 평판표시장치(Flat Panel Display, FPD)가 개발되어 사용되고 있다. 그 중 저소비전력과 고해상도를 가지며 대면적화가 가능한 액정표시장치가 최근에 가장 널리 사용되고 있는 추세이다. 따라서, 이하에서는 액정표시장치를 예로 들어 설명한다.
통상, 액정표시장치는 매트릭스 형태로 배열된 액정셀들 각각이 화상신호에 따라 광투과율을 조절함으로써 화상을 표시한다. 이러한 액정표시장치는 화상을 표시하는 액정표시패널, 액정표시패널을 구동하는 구동회로부를 포함한다.
액정표시패널은 액정을 사이에 두고 서로 대향하는 칼라필터기판 및 박막트랜지스터기판을 포함한다.
칼라필터기판은 빛샘 방지를 위한 블랙매트릭스, 칼라 구현을 위한 칼라필터, 화소전극과 전계를 이루는 공통전극을 포함한다.
박막트랜지스터기판은 서로 교차되게 형성된 게이트선 및 데이타선, 그들의 교차부에 형성된 박막트랜지스터, 박막트랜지스터와 접속된 화소전극을 포함한다. 여기서, 게이트선 및 데이타선 각각은 구동회로부의 게이트구동회로 및 데이타구동회로 각각에 접속된다.
구동회로부는 게이트선을 구동하는 게이트구동회로, 게이트구동회로와 접속된 게이트인쇄회로기판, 데이타선을 구동하는 데이타구동회로, 데이타구동회로와 접속된 데이타인쇄회로기판, 데이타인쇄회로기판 상에 표면실장기술(Surface Mounting Technology, SMT)을 통해 실장되는 다수의 전자부품을 포함하고 있다.
그런데, 최근에 액정표시장치는 원가 및 소비전력을 줄이기 위해 하나의 데이타선으로 서로 인접한 두 화소전극을 구동하는 방법이 적용되고 있다. 그러나, 이 경우 데이타구동회로의 아웃풋단자의 수는 절반으로 줄어들지만 반대로 게이트구동회로의 아웃풋단자의 수는 두배로 늘어나게 된다. 즉, 데이타구동회로의 수는 절반으로 줄고 게이트구동회로의 수는 두배로 늘어난다. 그 결과, 원가 및 소비전력이 다시 증가하는 역효과가 발생하고 있다. 또한, 두배로 늘어난 게이트구동회로 의 수에 의해 제조공정이 복잡해지며 제조시간 또한 증가하게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 데이타구동회로 및 게이트구동회로의 수를 절반으로 줄임과 아울러 제조공정이 단순하고 제조시간 및 원가, 소비전력을 줄일 수 있는 평판표시장치 및 이의 구동방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명은 기판 상에 형성된 제1 및 제2게이트선, 상기 제1 및 제2게이트선과 교차하는 데이타선, 상기 데이타선을 기준으로 일측에 형성된 제1화소전극, 상기 데이타선을 기준으로 타측에 형성된 제2화소전극, 상기 데이타선으로부터 공급되는 아날로그계조전압을 상기 제1화소전극에 공급하는 제1박막트랜지스터, 상기 데이타선으로부터 공급되는 아날로그계조전압을 상기 제2화소전극에 공급하는 제2박막트랜지스터, 상기 제1박막트랜지스터에 게이트온/오프전압을 공급하는 제1제어박막트랜지스터, 상기 제2박막트랜지스터에 상기 게이트온/오프전압을 공급하는 제2제어박막트랜지스터를 포함하는 것을 특징으로 하는 평판표시장치를 제공한다.
상기 제1제어박막트랜지스터와 접속되어 있으며 상기 제1제어박막트랜지스터를 턴온시키는 제1게이트선택신호를 공급하는 제1제어선, 상기 제2제어박막트랜지스터와 접속되어 있으며 상기 제1게이트선택신호와 위상이 반대이며 상기 제2제어 박막트랜지스터를 턴온시키는 제2게이트선택신호를 공급하는 제2제어선을 더 포함하는 것을 특징으로 한다.
여기서, 상기 게이트온전압 기간 동안 상기 제1 및 제2제어선에 상기 제1 및 제2게이트선택신호가 교번적으로 공급되는 것을 특징으로 한다.
구체적으로, 상기 제1 및 제2게이트선을 구동하는 게이트구동회로, 상기 데이타선을 구동하는 데이타구동회로, 상기 게이트구동회로 및 상기 데이타구동회로를 제어하는 타이밍제어부를 더 포함하는 것을 특징으로 한다.
보다 구체적으로, 상기 타이밍제어부는 상기 제1 및 제2게이트선택신호를 생성하는 것을 특징으로 한다.
보다 구체적으로, 상기 게이트구동회로와 데이타구동회로 중 적어도 어느 하나는 상기 기판 상에 집적되는 것을 특징으로 한다.
상기 목적을 달성하기 위하여 본 발명은 제1 및 제2게이트선에 게이트온/오프전압을 공급하는 단계, 상기 게이트온전압의 일부 기간 동안 턴온된 제1박막트랜지스터를 통해 데이타선을 기준으로 일측에 형성된 제1화소전극에 아날로그계조전압을 공급하는 단계, 상기 게이트온전압의 나머지 기간 동안 턴온된 제2박막트랜지스터를 통해 상기 데이타선을 기준으로 타측에 형성된 제2화소전극에 아날로그계조전압을 공급하는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 구동방법을 제공한다.
상기 게이트온전압의 일부 기간 동안 상기 제1박막트랜지스터 및 상기 제1게이트선과 접속된 제1제어박막트랜지스터가 턴온되어 상기 제1박막트랜지스터에 상 기 게이트온전압을 공급하는 단계, 상기 게이트온전압의 나머지 기간 동안 상기 제2박막트랜지스터 및 상기 제2게이트선과 접속된 제2제어박막트랜지스터가 턴온되어 상기 제2박막트랜지스터에 상기 게이트온전압을 공급하는 단계를 더 포함하는 것을 특징으로 한다.
여기서, 상기 제1 및 제2제어박막트랜지스터 각각을 턴온시키는 제1 및 제2게이트선택신호는 위상이 서로 반대인 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예에 대하여 설명한다.
도1은 본 발명의 실시예에 따른 액정표시장치를 나타낸 블록도이고, 도2는 본 발명의 실시예에 따른 액정표시패널을 나타낸 평면도이다.
도1 및 도2를 참조하면, 본 발명의 실시예에 따른 액정표시장치(10)는 화상을 표시하는 액정표시패널(20), 액정표시패널(20)을 구동하는 구동회로부(210)를 포함하고 있다.
액정표시패널(20)은 광투과율을 조절하는 액정, 액정을 사이에 두고 서로 마주보는 칼라필터기판(30) 및 박막트랜지스터기판(40)을 포함한다.
액정은 자신에게 인가된 화소전압과 공통전압(VCOM)의 차이에 의해 회전하여 광투과율을 조절한다. 이를 위해, 액정은 유전율이방성 및 굴절률이방성을 갖는 물질로 이루어진다.
칼라필터기판(30)은 기판 상에 매트릭스 형태로 형성된 블랙매트릭스, 블랙 매트릭스에 의해 구획된 각 영역에 형성된 칼라필터, 블랙매트릭스 및 칼라필터를 덮도록 형성된 오버코트(Overcoat)층, 오버코트층 상에 형성된 공통전극, 블랙매트릭스와 중첩되어 형성된 컬럼스페이서를 포함하고 있다.
블랙매트릭스는 원하지 않는 액정 배열로 인해 생긴 투과광을 차단하여 액정표시장치(10)의 콘트라스트를 향상시키고 박막트랜지스터로의 직접적인 광조사를 차단하여 박막트랜지스터의 광누설전류를 막는다. 이를 위해, 블랙매트릭스는 Cr 등과 같은 불투명 금속이나 불투명한 고분자 수지 등으로 단일층 또는 다중층으로 형성된다.
칼라필터는 색을 구현하기 위해 적색(R), 녹색(G), 청색(B)칼라필터를 포함하고 있다. 적색(R), 녹색(G), 청색(B)칼라필터는 각각 자신이 포함하고 있는 적색(R), 녹색(G), 청색(B)안료를 통해 특정 파장의 광을 흡수 또는 투과시킴으로써 적색(R), 녹색(G), 청색(B)을 띄게 된다. 이 때, 적색(R), 녹색(G), 청색(B)칼라필터를 각각 투과한 적색(R), 녹색(G), 청색(B)광의 가법혼색을 통해 다양한 색상이 구현된다.
오버코트층은 칼라필터를 보호하며 공통전극의 양호한 스텝 커버리지(Step Coverage)를 위해 형성된다. 그러나, 이러한 오버코트는 형성하지 않을 수 있다.
공통전극은 액정에 공통전압(VCOM)을 인가한다. 이를 위해, 공통전극은 칼라필터기판(30)과 박막트랜지스터기판(40) 사이에 형성된 쇼트(Short)를 통해 공통전압(VCOM)을 인가받는다. 또한, 광이 공통전극을 투과해야 하므로 공통전극은 ITO나 IZO와 같은 투명한 도전성 물질로 형성된다.
컬럼스페이서는 칼라필터기판(30)과 박막트랜지스터기판(40)이 소정의 이격거리를 유지할 수 있도록 한다.
박막트랜지스터기판(40)은 기판 상에 서로 평행하게 형성된 제1 및 제2게이트선(50, 60), 제1 및 제2게이트선(50, 60)에 각각 접속된 제1 및 제2제어박막트랜지스터(70, 80), 제1 및 제2제어박막트랜지스터(70, 80)에 각각 접속된 제1 및 제2게이트패드전극(90, 100)을 포함하고 있다.
제1 및 제2게이트선(50, 60) 각각은 제1 및 제2제어박막트랜지스터(70, 80) 각각으로부터의 게이트온/오프전압(Von, Voff)을 제1 및 제2박막트랜지스터(170, 180) 각각에 형성된 제1 및 제2게이트전극에 각각 인가한다.
제1 및 제2제어박막트랜지스터(70, 80) 각각은 제1 및 제2게이트패드전극(90, 100) 각각으로부터의 게이트온/오프전압(Von, Voff)을 제1 및 제2게이트선(50, 60)에 각각 인가한다. 이를 위해, 제1 및 제2제어박막트랜지스터(70, 80) 각각은 제1 및 제2제어선(130, 150)에 각각 접속된 제1 및 제2제어게이트전극, 제1 및 제2게이트패드전극(90, 100)에 각각 접속된 제1 및 제2제어소스전극, 제1 및 제2게이트선(50, 60)에 각각 접속된 제1 및 제2제어드레인전극, 제1 및 제2제어게이트전극과 중첩하여 형성된 활성층을 포함한다.
제1 및 제2제어게이트전극 각각은 제1 및 제2제어선(130, 150) 각각으로부터의 제1 및 제2게이트선택신호(C1, C2)에 각각 응답하여 제1 및 제2제어박막트랜지스터(70, 80) 각각을 온/오프시킨다.
제1 및 제2제어소스전극 각각은 제1 및 제2게이트패드전극(90, 100) 각각으 로부터의 게이트온/오프전압(Von, Voff)을 제1 및 제2제어박막트랜지스터(70, 80)의 채널을 각각 경유하여 제1 및 제2제어드레인전극에 각각 인가한다.
제1 및 제2제어드레인전극 각각은 제1 및 제2제어소스전극 각각으로부터의 게이트온/오프전압(Von, Voff)을 제1 및 제2게이트선(50, 60)에 각각 인가한다.
활성층은 제1 및 제2제어박막트랜지스터(70, 80)의 채널을 형성한다.
제1게이트패드전극(90)은 게이트구동회로(220)와 접속되어 있으며 게이트구동회로(220)로부터의 게이트온/오프전압(Von, Voff)을 제1제어소스전극과 제2게이트패드전극(100)에 각각 인가한다.
제2게이트패드전극(100)은 제1게이트패드전극(90)과 접속되어 있으며 제1게이트패드전극(90)으로부터의 게이트온/오프전압(Von, Voff)을 제2제어소스전극으로 인가한다.
박막트랜지스터기판(40)은 제1 및 제2게이트선(50, 60)과 적어도 하나 이상의 절연막을 사이에 두고 교차되어 형성된 데이타선(110), 데이타선(110)과 접속된 데이타패드전극(120), 데이타선(110)과 나란하게 형성된 제1 및 제2제어선(130, 150), 제1 및 제2제어선(130, 150) 각각에 접속된 제1 및 제2제어패드전극(140, 160)을 더 포함하고 있다.
데이타선(110)은 데이타패드전극(120)으로부터의 아날로그계조전압을 제1 및 제2박막트랜지스터(180) 각각에 형성된 제1 및 제2소스전극에 각각 인가한다.
데이타패드전극(120)은 데이타구동회로(230)로부터의 아날로그계조전압을 데이타선(110)에 인가한다.
제1 및 제2제어선(130, 150) 각각은 제1 및 제2제어패드전극(140, 160) 각각으로부터의 제1 및 제2게이트선택신호(C1, C2)를 제1 및 제2제어게이트전극에 각각 인가한다.
제1 및 제2제어패드전극(140, 160) 각각은 타이밍제어부(270)로부터의 제1 및 제2게이트선택신호(C1, C2) 각각을 제1 및 제2제어선(130, 150)에 각각 인가한다.
박막트랜지스터기판(40)은 제1 및 제2게이트선(50, 60)과 데이타선(110)의 교차부에 각각 형성된 제1 및 제2박막트랜지스터(170, 180), 제1 및 제2박막트랜지스터(170, 180)와 각각 접속된 제1 및 제2화소전극(190, 200)을 더 포함하고 있다.
제1 및 제2박막트랜지스터(180) 각각은 제1 및 제2게이트선(50, 60)각각으로부터의 게이트온/오프전압(Von, Voff)에 응답하여 데이타선(110)으로부터의 아날로그계조전압을 제1 및 제2화소전극(190, 200)에 각각 인가한다. 이를 위해, 제1 및 제2박막트랜지스터(180) 각각은 제1 및 제2게이트선(50, 60)에 각각 접속된 제1 및 제2게이트전극, 데이타선(110)에 각각 접속된 제1 및 제2소스전극, 제1 및 제2화소전극(190, 200)에 각각 접속된 제1 및 제2드레인전극, 제1 및 제2게이트전극과 중첩하여 형성된 활성층을 포함한다.
제1 및 제2게이트전극 각각은 제1 및 제2게이트선(50, 60) 각각으로부터의 게이트온/오프전압(Von, Voff)에 각각 응답하여 제1 및 제2박막트랜지스터(170, 180) 각각을 온/오프시킨다.
제1 및 제2소스전극 각각은 데이타선(110)으로부터의 아날로그계조전압을 제 1 및 제2박막트랜지스터(170, 180)의 채널을 각각 경유하여 제1 및 제2드레인전극에 각각 인가한다.
제1 및 제2드레인전극 각각은 제1 및 제2소스전극으로부터의 아날로그계조전압을 제1 및 제2화소전극(190, 200)에 각각 인가한다.
활성층은 제1 및 제2박막트랜지스터(170, 180)의 채널을 형성한다.
이러한 제1 및 제2박막트랜지스터(170, 180)는 하나의 데이타선(110)에 연결되어 있기 때문에 서로 교번적으로 형성되어 있다.
제1 및 제2화소전극(190, 200) 각각은 제1 및 제2드레인전극 각각으로부터의 화소전압을 액정에 인가한다. 이를 위해, 제1 및 제2화소전극(190, 200)은 ITO나 IZO와 같은 투명한 도전성 물질로 형성된다. 이러한 제1 및 제2화소전극(190, 200)은 하나의 데이타선(110)을 통해 화소전압을 인가받으므로 서로 교번적으로 형성되어 있다.
구동회로부(210)는 제1게이트패드전극(90)에 게이트온/오프전압(Von, Voff)을 공급하는 게이트구동회로(220), 데이타패드전극(120)에 아날로그계조전압을 공급하는 데이타구동회로(230), 아날로그계조전압을 생성하여 데이타구동회로(230)에 공급하는 계조전압생성부(240), 게이트구동회로(220)에 게이트온/오프전압(Von, Voff)을 공급하고 계조전압생성부(240)에 아날로그구동전압(AVDD)을 공급하는 직류-직류변환부(250), 시스템의 전원출력부로부터 구동전압(VDD)을 인가받는 전원입력부(260), 게이트구동회로(220)와 데이타구동회로(230)를 제어함과 아울러 제1 및 제2제어패드전극(140, 160) 각각에 제1 및 제2게이트선택신호(C1, C2) 각각을 인가 하는 타이밍제어부(270)를 포함하고 있다.
게이트구동회로(220)는 타이밍제어부(270)로부터의 게이트제어신호(GCS)에 응답하여 직류-직류변환부(250)에서 출력된 게이트온/오프전압(Von, Voff)을 제1게이트패드전극(90)에 순차적으로 공급한다. 여기서, 게이트제어신호(GCS)는 게이트온펄스(게이트 신호의 하이 구간)의 출력시작을 지시하는 수직동기시작신호(STV), 게이트온펄스의 출력시기를 제어하는 게이트클록신호(CPV), 게이트온펄스의 폭을 한정하는 출력인에이블신호(OE) 등을 포함한다.
데이타구동회로(230)는 타이밍제어부(270)로부터의 데이타제어신호(DCS)에 응답하여 디지탈영상신호(R, G, B)를 타이밍제어부(270)로부터 입력받는다. 또한, 데이타구동회로(230)는 계조전압생성부(240)로부터의 아날로그계조전압 중 디지탈영상신호(R, G, B)에 대응하는 아날로그계조전압을 선택하여 데이타패드전극(120)에 공급한다. 여기서, 데이타제어신호(DCS)는 디지탈영상신호(R, G, B)의 입력시작을 지시하는 수평동기시작신호(STH), 데이타패드전극(120)에 해당 아날로그계조전압을 인가하라는 로드신호(LOAD), 공통전압(VCOM)에 대한 아날로그계조전압의 극성을 반전시키는 반전신호(RVS) 및 데이타클록신호(DCLK) 등을 포함한다.
게이트구동회로(220)와 데이타구동회로(230) 각각은 게이트TCP(280)(Tape Carrier Package)와 데이타TCP(290)에 실장된 상태로 액정표시패널(20)과 접속될 수 있다. 또는, 게이트구동회로(220)와 데이타구동회로(230)는 자신들 자체를 액정표시패널(20) 상에 실장하는 COG(Chip On Glass) 방식으로 액정표시패널(20)과 접속되거나 액정표시패널(20) 내에 집적될 수 있다.
계조전압생성부(240)는 액정표시장치(10)의 투과율과 관련된 2종류의 아날로그계조전압을 생성한다. 2종류의 아날로그계조전압 중 1종류는 공통전압(VCOM)에 대하여 양의 값을 가지고 다른 1종류는 음의 값을 가진다.
직류-직류변환부(250)는 전원입력부(260)로부터의 파워구동전압(PVDD)을 승압 또는 감압하여 게이트온/오프전압(Von, Voff) 및 아날로그구동전압(AVDD)을 각각 생성하여 게이트구동회로(220)와 계조전압생성부(240) 각각에 공급한다.
전원입력부(260)는 시스템의 전원출력부로부터 구동전압(VDD)을 인가받아 타이밍제어부(270)로 타이밍구동전압(TVDD)을 출력하고 직류-직류변환부(250)로 파워구동전압(PVDD)을 출력한다.
타이밍제어부(270)는 게이트구동회로(220)의 동작을 제어하는 게이트제어신호(GCS)를 생성하여 게이트구동회로(220)에 공급한다. 또한, 타이밍제어부(270)는 제1 및 제2제어박막트랜지스터(70, 80) 각각을 턴온시키는 제1 및 제2게이트선택신호(C1, C2) 각각을 생성하여 제1 및 제2제어패드전극(140, 160) 각각에 공급한다. 여기서, 제1 및 제2게이트선택신호(C1, C2)는 위상이 서로 반대이다.
그리고, 타이밍제어부(270)는 데이타구동회로(230)의 동작을 제어하는 데이타제어신호(DCS)와 디지탈영상신호(R, G, B)를 생성하여 데이타구동회로(230)에 공급한다. 이러한 타이밍제어부(270)의 구동전압으로서는 전원입력부(260)에서 출력된 타이밍구동전압(TVDD)이 사용된다.
타이밍제어부(270)는 시스템의 그래픽제어부로부터 디지탈영상신호(R, G, B) 및 이의 표시를 제어하는 입력제어신호를 제공받는다, 여기서, 입력제어신호는 수 직동기신호(Vsync), 수평동기신호(Hsync), 메인클록(MCLK), 데이타인에이블신호(DE) 등을 포함한다.
도3은 본 발명의 실시예에 따른 액정표시장치의 구동을 나타낸 파형도이다.
도2 및 도3을 참조하여 본 발명의 실시예에 따른 액정표시장치(10)의 구동에 대해 구체적으로 설명하면, 먼저 타이밍제어부(270)는 전원입력부(260)로부터의 타이밍구동전압(TVDD)에 응답하여 시스템의 그래픽제어부로부터 디지탈영상신호(R, G, B) 및 이의 표시를 제어하는 입력제어신호를 제공받는다. 이 때, 인터페이스 방식으로서 LVDS(Low Voltage Differential Signaling) 및 TMDS(Transition Minimized Differential Signaling), CMOS/TTL 중 어느 하나의 방식이 사용된다.
시스템으로부터 타이밍제어부(270)로 디지탈영상신호(R, G, B) 및 입력제어신호가 입력되면 타이밍제어부(270)는 게이트구동회로(220)로 게이트제어신호(GCS)를 출력한다. 또한, 타이밍제어부(270)는 데이타구동회로(230)로 데이타제어신호(DCS) 및 디지탈영상신호(R, G, B)를 출력한다. 그리고, 타이밍제어부(270)는 제1제어패드전극(140)으로 하이인 제1게이트선택신호(C1)를 출력한다. 이러한 제1게이트선택신호(C1)는 제1제어패드전극(140)을 거쳐 제1제어선(130)으로 인가되며 이로 인해 제1제어박막트랜지스터(70)가 턴온된다. 또한, 타이밍제어부(270)는 제2제어패드전극(160)으로 로우인 제2게이트선택신호(C2)를 출력한다. 이러한 제2게이트선택신호(C2)는 제2제어패드전극(140)을 거쳐 제2제어선(150)으로 인가되며 이로 인해 제2제어박막트랜지스터(80)가 턴오프된다. 여기서, 인터페이스 방식으로서 RSDS(Reduced Swing Differential Signaling) 및 Mini-LVDS, CMADS(Current Mode Advanced Differential Signaling), WhisperBus 중 어느 하나의 방식이 사용된다.
한편, 게이트구동회로(220)는 타이밍제어부(270)로부터의 게이트제어신호(GCS)에 응답하여 직류-직류변환부(250)로부터의 게이트온전압(Von)을 제1게이트패드전극(90)에 인가한다(Gn). 제1게이트패드전극(90)에 인가된 게이트온전압(Von)은 제1게이트선택신호(C1)에 의해 턴온된 제1제어박막트랜지스터(70)를 거쳐 제1게이트선(50)에 인가된다. 제1게이트선(50)에 인가된 게이트온전압(Von)은 제1게이트선(50)과 연결된 모든 박막트랜지스터를 동시에 턴온시킨다. 이 때, 데이타선(110)에 인가된 아날로그계조전압(Dm)이 턴온된 모든 박막트랜지스터를 경유하여 턴온된 모든 박막트랜지스터와 접속된 모든 화소전극에 순차적으로 인가된다(구간A).
제1게이트선(50)과 연결된 모든 박막트랜지스터와 접속된 모든 화소전극에 화소전압이 인가된 후, 타이밍제어부(270)는 제1제어패드전극(140)으로 로우인 제1게이트선택신호(C1)를 출력한다. 이러한 제1게이트선택신호(C1)는 제1제어패드전극(140)을 거쳐 제1제어선(130)으로 인가되며 이로 인해 제1제어박막트랜지스터(70)가 턴오프된다. 또한, 타이밍제어부(270)는 제2제어패드전극(160)으로 하이인 제2게이트선택신호(C2)를 출력한다. 이러한 제2게이트선택신호(C2)는 제2제어패드전극(140)을 거쳐 제2제어선(150)으로 인가되며 이로 인해 제2제어박막트랜지스터(80)이 턴온된다.
한편, 게이트구동회로(220)에서는 계속적으로 게이트온전압(Von)을 제1게이트패드전극(90)에 인가하고 있기 때문에 제1게이트패드전극(90)에 인가된 게이트온전압(Von)은 제2게이트선택신호(C2)에 의해 턴온된 제2제어박막트랜지스터(80)를 거쳐 제2게이트선(60)에 인가된다. 제2게이트선(60)에 인가된 게이트온전압(Von)은 제2게이트선(60)과 연결된 모든 박막트랜지스터를 동시에 턴온시킨다. 이 때, 데이타선(110)에 인가된 아날로그계조전압(Dm)이 턴온된 모든 박막트랜지스터를 통해 턴온된 모든 박막트랜지스터와 접속된 모든 화소전극에 순차적으로 인가된다(구간B).
이러한 방식으로 한 프레임동안 모든 화소전극에 아날로그계조전압(Dm)을 인가한다. 한 프레임이 끝나고 다음 프레임이 시작되면 각 화소전극에 인가되는 아날로그계조전압(Dm)의 극성이 이전 프레임에서의 극성과 반대가 되도록 데이타구동회로(230)에 인가되는 반전신호(RVS)의 상태가 제어된다(프레임 반전). 또는, 한 프레임 내에서도 반전신호(RVS)의 특성에 따라 한 데이타선(110)을 통하여 공급되는 아날로그계조전압(Dm)의 극성이 바뀔 수 있다(라인 반전). 또는, 한 화소전극마다 인가되는 아날로그계조전압(Dm)의 극성이 서로 다를 수 있다(도트 반전).
한편, 본 발명은 비단 액정표시장치뿐만 아니라 플라즈마 디스플레이 패널, 유기발광다이오드 등과 같은 다른 평판표시장치에도 적용될 수 있다.
본 발명의 표시장치는 하나의 데이타선으로 서로 인접한 두 화소전극을 구동함과 아울러 타이밍제어부에서 출력된 제1 및 제2게이트선택신호 각각에 의해 각각 턴온 및 턴오프되는 제1 및 제2제어박막트랜지스터를 포함하고 있다. 이를 통해 데이타구동회로의 아웃풋단자의 수와 게이트구동회로의 아웃풋단자의 수를 동시에 절 반으로 줄일 수 있다. 다시말하면, 데이타구동회로 및 게이트구동회로의 수를 줄임으로써 원가 및 소비전력을 줄일 수 있다. 또한, 게이트구동회로를 형성하는 제조공정을 단순화할 수 있으며 제조시간 또한 감소시킬 수 있다.
이상에서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

Claims (9)

  1. 기판 상에 형성된 제1 및 제2게이트선;
    상기 제1 및 제2게이트선과 교차하는 데이타선;
    상기 데이타선을 기준으로 일측에 형성된 제1화소전극;
    상기 데이타선을 기준으로 타측에 형성된 제2화소전극;
    상기 데이타선으로부터 공급되는 아날로그계조전압을 상기 제1화소전극에 공급하는 제1박막트랜지스터;
    상기 데이타선으로부터 공급되는 아날로그계조전압을 상기 제2화소전극에 공급하는 제2박막트랜지스터;
    상기 제1박막트랜지스터에 게이트온/오프전압을 공급하는 제1제어박막트랜지스터;
    상기 제2박막트랜지스터에 상기 게이트온/오프전압을 공급하는 제2제어박막트랜지스터를 포함하는 것을 특징으로 하는 평판표시장치.
  2. 제1항에 있어서,
    상기 제1제어박막트랜지스터와 접속되어 있으며 상기 제1제어박막트랜지스터를 턴온시키는 제1게이트선택신호를 공급하는 제1제어선;
    상기 제2제어박막트랜지스터와 접속되어 있으며 상기 제1게이트선택신호와 위상이 반대이며 상기 제2제어박막트랜지스터를 턴온시키는 제2게이트선택신호를 공급하는 제2제어선을 더 포함하는 것을 특징으로 하는 평판표시장치.
  3. 제2항에 있어서,
    상기 게이트온전압 기간 동안 상기 제1 및 제2제어선에 상기 제1 및 제2게이트선택신호가 교번적으로 공급되는 것을 특징으로 하는 평판표시장치.
  4. 제3항에 있어서,
    상기 제1 및 제2게이트선을 구동하는 게이트구동회로;
    상기 데이타선을 구동하는 데이타구동회로;
    상기 게이트구동회로 및 상기 데이타구동회로를 제어하는 타이밍제어부를 더 포함하는 것을 특징으로 하는 평판표시장치.
  5. 제4항에 있어서,
    상기 타이밍제어부는 상기 제1 및 제2게이트선택신호를 생성하는 것을 특징으로 하는 평판표시장치.
  6. 제4항에 있어서,
    상기 게이트구동회로와 데이타구동회로 중 적어도 어느 하나는 상기 기판 상에 집적되는 것을 특징으로 하는 평판표시장치.
  7. 제1 및 제2게이트선에 게이트온/오프전압을 공급하는 단계;
    상기 게이트온전압의 일부 기간 동안 턴온된 제1박막트랜지스터를 통해 데이타선을 기준으로 일측에 형성된 제1화소전극에 아날로그계조전압을 공급하는 단계;
    상기 게이트온전압의 나머지 기간 동안 턴온된 제2박막트랜지스터를 통해 상기 데이타선을 기준으로 타측에 형성된 제2화소전극에 아날로그계조전압을 공급하는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 구동방법.
  8. 제7항에 있어서,
    상기 게이트온전압의 일부 기간 동안 상기 제1박막트랜지스터 및 상기 제1게이트선과 접속된 제1제어박막트랜지스터가 턴온되어 상기 제1박막트랜지스터에 상기 게이트온전압을 공급하는 단계;
    상기 게이트온전압의 나머지 기간 동안 상기 제2박막트랜지스터 및 상기 제2게이트선과 접속된 제2제어박막트랜지스터가 턴온되어 상기 제2박막트랜지스터에 상기 게이트온전압을 공급하는 단계를 더 포함하는 것을 특징으로 하는 평판표시장치의 구동방법.
  9. 제8항에 있어서,
    상기 제1 및 제2제어박막트랜지스터 각각을 턴온시키는 제1 및 제2게이트선택신호는 위상이 서로 반대인 것을 특징으로 하는 평판표시장치의 구동방법.
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