KR100611219B1 - 박막 트랜지스터 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 레이저 결정화시 발생하는 표면돌기의 잔존물을 제거하여 신뢰성을 향상시킬 수 있는 박막 트랜지스터 및 그의 제조방법에 관한 것이다.
본 발명의 박막 트랜지스터의 제조방법은 절연기판상에 서로 다른 식각선택비를 갖는 절연막을 적층하여 버퍼층을 형성하는 단계와; 상기 버퍼층중 최상부의 절연막을 식각하여 트렌치를 형성하는 단계와; 상기 트렌치를 포함한 버퍼층상에 비정질 실리콘막을 형성하는 단계와; 상기 비정질 실리콘막을 폴리실리콘막으로 결정화하는 단계와; 상기 폴리실리콘막을 패터닝하여 상기 트렌치내에 액티브층을 형성하는 단계와; 상기 버퍼층중 최상부 절연막을 제거하는 단계를 포함한다.
상기 버퍼층은 산화막, 질화막 및 산화막이 적층된 구조를 갖거나, 또는 질화막과 산화막이 적층된 구조를 가지며, 상기 질화막은 그의 상부에 산화막을 제거할 때 식각정지막으로 작용한다.
Description
도 1a 내지 도 1d는 종래의 평판표시장치용 박막 트랜지스터의 제조방법을 설명하기 위한 공정단면도,
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 평판표시장치용 박막 트랜지스터의 제조방법을 설명하기 위한 공정단면도,
도 3은 본 발명의 다른 실시예에 따른 평판표시장치용 박막 트랜지스터의 단면구조도,
*도면의 주요 부분에 대한 부호의 설명*
200, 300 : 절연기판 210, 310 : 버퍼층
211, 215, 315 : 산화막 213, 313 : 질화막
220, 320 : 비정질 폴리실리콘막 230, 330 : 폴리실리콘막
231, 233, 331, 333 : 표면돌기 235, 335 : 액티브층
240, 340 : 포토레지스트막
본 발명은 평판표시장치에 사용되는 박막 트랜지스터에 관한 것으로서, 보다 구체적으로는 레이저 결정화시 발생한 폴리실리콘으로 된 표면돌기 잔존물을 제거하여 신뢰성을 향상시킬 수 있는 박막 트랜지스터 및 그의 제조방법에 관한 것이다.
유기전계 발광표시장치 또는 액정표시장치와 같은 평판표시소자에 사용되는 저온폴리실리콘 박막 트랜지스터를 제작하는 경우, 통상적으로 레이저 어닐링(Excimer laser annealing)을 이용하여 비정질 실리콘막을 폴리실리콘막을 결정화하여 액티브층을 형성하였다. 이러한 레이저 어닐링을 이용하여 비정질 실리콘막을 결정화하는 경우, 폴리실리콘막의 그레인 바운더리(grain boundary)에 돌기가 발생된다. 50nm 정도의 두께를 갖는 비정질 실리콘막을 레이저 어닐링을 통해 결정화할 때, 폴리실리콘막의 표면에 발생한 돌기의 높이는 최대 100nm가 되는 경우도 있다. 이와 같이 레이저 어닐링시 폴리실리콘막의 표면에 발생한 돌기는 후속공정이나 소자의 신뢰성에 커다란 영향을 미치게 된다.
그러므로, 결정화 에너지 또는 결정화 분위기를 콘트롤하여 폴리실리콘막의 표면에 돌기가 발생하는 것을 방지하거나, 또는 산화제/HF, BOE 등을 이용하여 선택적으로 폴리실리콘막의 표면에 발생한 돌기를 식각하여 돌기를 완화시켜 주거나 또는 제거하려는 시도가 있었다.
도 1a 내지 도 1d는 종래의 평판표시장치에 사용되는 박막 트랜지스터의 제조방법을 설명하기 위한 공정단면도를 도시한 것이다.
도 1a와 같이, 절연기판(100)상에 산화막으로 된 버퍼층(110)을 형성하고, 상기 버퍼층(110)상에 비정질 실리콘막(120)을 증착한다. 도 1b와 같이, 상기 비정질 실리콘막(120)을 레이저 어닐링을 통하여 폴리실리콘막(130)으로 결정화시켜 준다. 레이저 어닐링에 의한 결정화공정후, 폴리실리콘막(130)의 그레인 바운더리(137)에는 돌기(131)가 형성된다.
도 1c와 같이, 상기 폴리실리콘막(130)상에 액티브층을 형성하기 위한 마스크층으로서 포토레지스트막(140)을 형성한다. 도 1d와 같이, 상기 포토레지스트막(140)을 이용하여 상기 폴리실리콘막(130)을 패터닝하여 폴리실리콘막으로 된 액티브층(135)을 형성한다. 상기 포토레지스트막(140)을 제거한 다음, 도면상에는 도시되지 않았으나, 통상적인 공정을 수행하여 박막 트랜지스터를 제조한다.
상기한 바와 같은 레이저 어닐링을 통해 비정질 실리콘막을 결정화한 다음 폴리실리콘막을 패터닝하여 액티브층을 형성할 때, 도 1d에 도시된 바와 같이 액티브층(135)에 표면돌기(131)가 존재할 뿐만 아니라 버퍼층(110)상에는 표면돌기가 완전히 제거되지 않그 그의 잔존물(133)이 남아있게 된다.
상기 표면돌기 잔존물(133)은 예를 들어 높이가 0.1㎛ 정도로 날카로운(sharp) 구조를 갖기 때문에 후속의 배선공정 및 절연공정에서의 신뢰성 문제를 야기시키게 된다. 액티브층(135)의 표면돌기(131)와 버퍼층(110)상에 남아있는 표면돌기 잔존물(133)을 제거하기 위하여 건식식각공정을 통해 오버에칭하면, 액티브층을 구성하는 폴리실리콘막이 식각되는 문제점이 있을 뿐만 아니라 버퍼층의 산화막과 폴리실리콘막간의 작은 식각선택비에 의해 버퍼층도 함께 식각되어 액 티브층하부에 언더컷현상이 발생되는 문제점이 있었다.
따라서, 본 발명은 상기한 바와같은 종래기술의 문제점을 해결하기 위한 것으로서, 레이저 어닐링시에 발생한 폴리실리콘막으로 된 표면돌기의 잔존물을 제거하여 불량을 감소시키고 신뢰성을 향상시킬 수 있는 박막 트랜지스터 및 그의 제조방법에 관한 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명은 절연기판상에 서로 다른 식각선택비를 갖는 절연막을 적층하여 버퍼층을 형성하는 단계와; 상기 버퍼층중 최상부의 절연막을 식각하여 트렌치를 형성하는 단계와; 상기 트렌치를 포함한 버퍼층상에 비정질 실리콘막을 형성하는 단계와; 상기 비정질 실리콘막을 폴리실리콘막으로 결정화하는 단계와; 상기 폴리실리콘막을 패터닝하여 상기 트렌치내에 액티브층을 형성하는 단계와; 상기 버퍼층중 최상부 절연막을 제거하는 단계를 포함하는 박막 트랜지스터의 제조방법을 제공하는 것을 특징으로 한다.
상기 버퍼층은 산화막, 질화막 및 산화막이 적층된 구조를 갖거나, 또는 질화막과 산화막이 적층된 구조를 가지며, 상기 질화막은 그의 상부에 산화막을 제거할 때 식각정지막으로 작용한다.
또한, 본 발명은 절연기판상에 형성된 버퍼층과; 상기 버퍼층상에 형성된 액티브층을 포함하며, 상기 버퍼층은 서로 다른 식각정지막을 갖는 절연막이 적층된 구조를 가지며, 상기 버퍼층중 최상부 절연막은 액티브층과 동일한 패턴을 갖는 박막 트랜지스터를 제공하는 것을 특징으로 한다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 평판표시장치에 사용되는 박막 트랜지스터의 제조방법을 설명하기 위한 공정단면도이다.
도 2a를 참조하면, 절연기판(200)상에 버퍼층(210)을 형성하고, 상기 버퍼층(210)중 액티브층이 형성될 부위의 버퍼층(210)을 식각하여 트렌치(217)를 형성한다. 상기 버퍼층(210)은 서로 다른 식각율을 갖는 절연막을 다층구조로 형성하는데, 예를 들어 산화막(211), 질화막(213) 및 산화막(215)을 순차 적층하여 형성한다.
상기 트렌치(217)는 도 2a에 도시된 바와같이, 버퍼층(210)중 상부 산화막(215)을 일정두께만큼 식각하여 형성하거나 또는 그 하부의 질화막(213)이 노출될 때까지 상부 산화막(210)을 식각하여 형성할 수도 있다. 이때, 버퍼층(210)중 상부 산화막(211)은 트렌치(217)내에 후속공정에서 액티브층이 형성되므로, 원하는 액티브층의 두께에 따라 그의 두께가 결정되어진다.
도 2b를 참조하면, 기판전면에 비정질 실리콘막(220)을 증착한다. 이때, 상기 트렌치(217)내에 비정질 실리콘막(220)이 채워지게 된다. 도 2c를 참조하면, 상기 비정질 실리콘막(220)을 레이저 어닐링을 통해 결정화공정을 수행하여 폴리실리콘막(230)을 형성한다. 상기 폴리실리콘막(230)을 형성하기 위한 레이저 어닐링시, 상기 폴리실리콘막(230)의 그레인 바운더리(237)에서는 표면돌기(231)가 발생된다.
도 2d를 참조하면, 상기 표면돌기(231)를 갖는 폴리실리콘막(230)상에 포토 레지스트막(240)을 형성한다. 이때, 상기 포토레지스트막(240)은 폴리실리콘막(230)중 액티브층이 형성될 부분, 즉 트렌치(217)에 대응되는 부분에 형성된다.
도 2e를 참조하면, 상기 포토레지스트막(240)을 이용하여 상기 폴리실리콘막(230)을 패터닝하여 액티브층(235)을 형성하고 남아있는 포토레지스트막(240)을 제거한다. 상기 액티브층(235)은 트렌치(217)내에 형성되고, 그의 표면에 형성된 돌기(231)를 갖는다. 이때, 상기 버퍼층(210)의 상부 산화막(211)의 표면에는 상기 액티브층(235)을 형성하기 위한 식각공정시 완전히 제거되지 않고 남아있는 표면돌기 잔존물(233)이 존재한다.
도 2f를 참조하면, 상기 상부 산화막(215)을 HF 용액을 이용하여 제거하면, 상기 상부 산화막(215)상에 존재하는 표면돌기 잔존물(233)도 함께 리프트 오프되어 섬 형태를 갖는 액티브층(235)이 형성되고, 버퍼층(210)의 상부에 표면돌기 잔존물(233)이 제거된다. 그러므로, 상기 액티브층(235)하부에 존재하는 상부 산화막(215)은 상기 액티브층(235)과 동일한 패턴을 갖는다.
상기 상부 산화막(215) 하부에 질화막(213)이 존재하기 때문에, 장시간동안 HF 용액을 이용하여 표면돌기 잔존물을 제거하기 위한 식각공정을 수행하여도 버퍼층과 액티브층과의 표면단차가 증가되지 않으므로 양호한 스텝커버리지를 얻게 된다. 또한, 액티브층의 패터닝공정후 산화제/HF를 이용하여 세정공정을 반복 진행하여도 하부 산화막(211)의 식각이 방지되므로, 액티브층하부에 언더컷이 발생하는 것을 방지할 수 있다.
이후, 도면상에는 도시되지 않았으나, 후속의 공정을 진행하여 박막 트랜지스터를 제조한다.
도 3은 본 발명의 다른 실시예에 따른 평판표시장치에 사용되는 박막 트랜지스터의 단면구조를 도시한 것이다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 박막 트랜지스터에서는, 버퍼층(310)을 서로 다른 식각선택비를 갖는 절연막을 2층구조로 형성한 것만이 일실시예와 다를 뿐 다른 공정은 모두 동일하게 진행된다. 그러므로, 버퍼층(310)은 기판전면에 형성된 질화막(311)과, 상기 질화막(311)과 액티브층(335)사이에 형성되어 상기 액티브층(335)과 동일한 패턴을 갖는 산화막(213)으로 이루어진다. 상기 액티브층(335)은 상기 버퍼층(310)의 산화막(311)상에 형성되어, 그레인 바운더리(337)에 표면돌기(331)를 갖는 폴리실리콘막으로 이루어진다.
상기한 바와같은 본 발명의 실시예에 따르면, 서로 다른 식각선택비를 갖는 절연막으로 이루어진 버퍼층을 이용하여 액티브층을 형성하여 줌으로써, 버퍼층상부의 폴리실리콘막으로 된 표면돌기 잔존물을 용이하게 제거할 수 있으며, 이에 따라 불량을 감소시키고 후속공정의 신뢰성을 향상시킬 수 있다. 또한, 버퍼층의 질화막이 식각정지막으로 작용하여 액티브층의 하부에 언더컷이 발생하는 것을 방지할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영 역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (5)
- 절연기판상에 서로 다른 식각선택비를 갖는 절연막을 적층하여 버퍼층을 형성하는 단계와;상기 버퍼층중 최상부의 절연막을 식각하여 트렌치를 형성하는 단계와;상기 트렌치를 포함한 버퍼층상에 비정질 실리콘막을 형성하는 단계와;상기 비정질 실리콘막을 폴리실리콘막으로 결정화하는 단계와;상기 폴리실리콘막을 패터닝하여 상기 트렌치내에 액티브층을 형성하는 단계와;상기 버퍼층중 최상부 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 버퍼층은 산화막, 질화막 및 산화막이 적층된 구조를 갖거나, 또는 질화막과 산화막이 적층된 구조를 갖는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 2 항에 있어서, 상기 버퍼층의 질화막은 그의 상부에 산화막을 제거할 때 식각정지막으로 작용하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 절연기판상에 형성된 버퍼층과;상기 버퍼층상에 형성된 액티브층을 포함하며,상기 버퍼층은 서로 다른 식각정지막을 갖는 절연막이 적층된 구조를 가지며, 상기 버퍼층중 최상부 절연막은 액티브층과 동일한 패턴을 갖는 것을 특징으로 하는 박막 트랜지스터.
- 제 4 항에 있어서, 상기 버퍼층은 산화막, 질화막 및 산화막의 적층구조를 갖거나 또는 질화막과 산화막의 적층구조를 갖는 것을 특징으로 하는 박막 트랜지스터.
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100942555B1 (ko) * | 2008-02-29 | 2010-02-12 | 삼성모바일디스플레이주식회사 | 플렉서블 기판, 이의 제조 방법 및 이를 이용한 박막트랜지스터 |
| US9305984B2 (en) | 2013-11-06 | 2016-04-05 | Samsung Display Co., Ltd. | Flexible display and manufacturing method thereof |
| US9741935B2 (en) | 2013-12-05 | 2017-08-22 | Samsung Display Co., Ltd. | Organic light-emitting device |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102005413A (zh) * | 2010-09-27 | 2011-04-06 | 昆山工研院新型平板显示技术中心有限公司 | 一种有源矩阵有机发光显示器阵列基板的制造方法 |
| CN102891107B (zh) * | 2012-10-19 | 2015-03-25 | 京东方科技集团股份有限公司 | 低温多晶硅基板及其制作方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856408A (ja) | 1981-09-30 | 1983-04-04 | Toshiba Corp | シリコン単結晶膜の成長方法 |
| JP2001060551A (ja) * | 1999-08-19 | 2001-03-06 | Fujitsu Ltd | 半導体装置の製造方法 |
| KR20020089960A (ko) * | 2001-05-25 | 2002-11-30 | 엘지.필립스 엘시디 주식회사 | 폴리실리콘 박막트랜지스터의 제조방법 및 이를 적용한액정표시소자 |
| KR20030003059A (ko) * | 2001-06-29 | 2003-01-09 | 산요 덴키 가부시키가이샤 | 반도체 막, 반도체 막의 형성 방법, 반도체 장치의 제조방법 |
-
2003
- 2003-03-05 KR KR1020030013828A patent/KR100611219B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856408A (ja) | 1981-09-30 | 1983-04-04 | Toshiba Corp | シリコン単結晶膜の成長方法 |
| JP2001060551A (ja) * | 1999-08-19 | 2001-03-06 | Fujitsu Ltd | 半導体装置の製造方法 |
| KR20020089960A (ko) * | 2001-05-25 | 2002-11-30 | 엘지.필립스 엘시디 주식회사 | 폴리실리콘 박막트랜지스터의 제조방법 및 이를 적용한액정표시소자 |
| KR20030003059A (ko) * | 2001-06-29 | 2003-01-09 | 산요 덴키 가부시키가이샤 | 반도체 막, 반도체 막의 형성 방법, 반도체 장치의 제조방법 |
Non-Patent Citations (2)
| Title |
|---|
| 1020030013828 - 597120 * |
| 1020030013828 - 597127 * |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100942555B1 (ko) * | 2008-02-29 | 2010-02-12 | 삼성모바일디스플레이주식회사 | 플렉서블 기판, 이의 제조 방법 및 이를 이용한 박막트랜지스터 |
| US9305984B2 (en) | 2013-11-06 | 2016-04-05 | Samsung Display Co., Ltd. | Flexible display and manufacturing method thereof |
| US9548343B2 (en) | 2013-11-06 | 2017-01-17 | Samsung Display Co., Ltd. | Flexible display |
| US9741935B2 (en) | 2013-12-05 | 2017-08-22 | Samsung Display Co., Ltd. | Organic light-emitting device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040078978A (ko) | 2004-09-14 |
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