KR20030003059A - 반도체 막, 반도체 막의 형성 방법, 반도체 장치의 제조방법 - Google Patents

반도체 막, 반도체 막의 형성 방법, 반도체 장치의 제조방법 Download PDF

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Abstract

반도체 막에 생기는 돌기를 제거하여 그 표면을 평탄하게 한 반도체 막을 얻음과 함께, 그 반도체 막을 이용하여 양호한 특성을 갖는 반도체 장치를 제공한다. 절연성 기판(10) 위에 형성된 a-Si막(12)에 레이저 광(14)을 조사하여 p-Si막(13)으로 하고, 또한 그 p-Si막(13)의 표면을 고압 산화함으로써 표면 산화막(13a)을 형성한다. 그 후, 그 표면 산화막(13a)을 제거함으로써, p-Si막(13)의 표면에 생긴 돌기부(100)의 높이를 낮게 하여 p-Si막(13)의 표면을 평탄하게 할 수 있다.

Description

반도체 막, 반도체 막의 형성 방법, 반도체 장치의 제조 방법{SEMICONDUCTOR FILM AND FORMATION METHOD THEREOF, AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 반도체 막의 표면을 평탄하게 한 반도체 장치 및 그 제조 방법에 관한 것이다.
이하에, 종래의 박막 트랜지스터(Thin Film Transistor, 이하, 「TFT」라고 함)의 제조 방법에 대하여 설명한다.
도 5에 다결정화된 다결정 실리콘막의 표면 상태를 도시하고, 도 6에 도 5의 A-A선을 따른 종래의 박막 트랜지스터의 제조 공정 단면도를 도시한다.
공정 1(도 6(a)) : 유리, 석영 유리 등을 포함하는 절연성 기판(10) 위에, SiN 및/또는 SiO2막으로 이루어지는 절연성막(11)을 CVD법에 의해 형성한다. 그 위에 비정질 실리콘막(이하, 「a-Si막」이라고 함 : 12)을 CVD법을 이용하여 성막한다.
공정 2(도 6(b)) : 그 a-Si막(12)에 XeCl, KrF, ArF 등의 선 형상의 엑시머 레이저 광(14)을 한쪽에서 다른 쪽을 향하여 주사하면서 조사하여 어닐링 처리를 행하여, a-Si막(12)을 용융 재결정화하여 다결정화시켜 다결정 실리콘막(이하, 「p-Si막」이라고 함 : 13)으로 한다.
이 때, a-Si막(12)의 표면에 엑시머 레이저 광(14)을 화살표 방향(도 6(b)의좌측 방향)으로 주사하면서 조사함으로써 a-Si막(12)이 용융되어 재결정화된다. 즉, 레이저 광(14)의 조사에 의해 가열된 a-Si막(12)은 용융된 후에 냉각되어 재결정화되어 p-Si막이 된다. 그런데, 이 때에 각 결정의 입계가 서로 부딪쳐 그 개소가 융기하여 돌기부(100)가 생긴다.
공정 3(도 6(c)) : p-Si막(13)상에, CVD법에 의해 SiO2막으로 이루어지는 게이트 절연막(14)을 전면에 형성한다. 그리고, 크롬(Cr), 몰리브덴(Mo) 등의 고융점 금속으로 이루어지는 금속막을 스퍼터법을 이용하여 형성하고, 포토리소그래피 기술 및 RIE(Reactive Ion Etching : 활성화 이온 에칭)법에 의한 드라이 에칭 기술을 이용하여 소정 형상으로 가공하여, 게이트 전극(15)을 형성한다.
그리고, P 채널형 TFT를 형성하는 경우에는, 게이트 전극(15)을 마스크로 하여, 게이트 절연막(14)을 통해 p-Si막(13)에 대하여 붕소(B) 등의 P형 이온을 주입하고, N 채널형 TFT를 형성하는 경우에는, 인(P) 등의 N형 이온을 주입한다. 이에 의해, 능동층인 p-Si막(13)의 게이트 전극(15)으로 덮인 부분이 채널 영역(13c)이 되고, 그 양측의 부분이 소스 영역(13s) 및 드레인 영역(13d)이 된다.
그 후, CVD법을 이용하여 SiO2막 단체, 또는 SiO2막과 SiN막과의 2층으로 이루어지는 층간 절연막(16)을 형성한다.
공정 4(도 6(d)) : 그리고, 드레인 영역(13d)에 대응한 위치에 층간 절연막(16) 및 게이트 절연막(14)을 관통하는 제1 컨택트홀(17)을 p-Si막(13)에 도달하도록 형성하고, 이 제1 컨택트홀(17) 부분에, 알루미늄 등의 금속으로 이루어지는 드레인 전극(19)을 형성한다. 이 드레인 전극(19)의 형성은, 예를 들면, 제1 컨택트홀(17)이 형성된 층간 절연막(16) 상에 스퍼터링하여 퇴적함과 함께 제1 컨택트홀(17)에 충전된 알루미늄을 패터닝함으로써 형성된다.
그리고, 층간 절연막(16) 및 드레인 전극(19) 상에 평탄화 절연막(20)을 형성하여 표면을 평탄화한다. 이 평탄화 절연막(20)은, 아크릴 수지 용액을 도포하고, 소성하여 이루어져 있으며, 게이트 전극(15), 드레인 전극(19)에 의한 요철을 매립하여 표면을 평탄화할 수 있다.
또한, 소스 영역(13s) 상에, 평탄화 절연막(20), 층간 절연막(16) 및 게이트 절연막(14)을 관통하는 제2 컨택트홀(21)을 형성하고, 이 제2 컨택트홀(21) 부분에, 소스 영역(13s)에 접속되어 아크릴 수지층 상으로 확장되는 표시 전극(22)을 형성한다. 이 표시 전극(22)은, 제2 컨택트홀(21)이 형성된 평탄화 절연막(15) 상에 투명 도전막, 예를 들면 ITO(Indium Thin Oxide : 산화 인듐 주석)을 적층하고, 그리고 그 투명 도전막 상에 레지스트막을 도포한 후, 소정의 전극 패턴을 형성하고, 에칭 가스로서, HBr 가스 및 Cl2를 이용하여 드라이 에칭법, 예를 들면 RIE법에 의해 노출한 투명 도전막을 에칭함으로써 표시 전극(22)이 형성된다.
그런데, 상술된 바와 같이 종래의 제조 방법으로 제조한 TFT에 따르면, 레이저 광 조사에 의해 a-Si막이 용융 재결정화될 때, 각 결정의 입계가 서로 부딪쳐 그 서로 부딪친 개소가 융기한 돌기부(100)가 형성된다. 따라서, 그 p-Si막(13)표면의 돌기부(100)의 상층에 형성된 게이트 절연막(14)의 두께가 돌기부(100)가 생긴 개소에서는 얇게 된다. 예를 들면, 이 돌기부(100)는, p-Si막(13)의 두께가 약 40㎚인 경우에는, 그 두께와 동일하게 약 40㎚로도 된다. 이 때문에, p-Si막(13)과 게이트 전극(15) 사이에서 충분한 절연을 취할 수 없거나, 또는 돌기부(100)의 높이가 게이트 절연막(14)의 두께보다 큰 경우에는 p-Si막(13)과 게이트 전극(15)이 단락하는 결점이 있었다.
또한, 돌기부(100)에는 인가된 전압에 의해 전계가 집중하여 절연 파괴를 일으켜, p-Si막(13)과 게이트 전극(15)이 단락하는 결점이 있었다.
또한, p-Si막(13)에 대하여 인가되는 게이트 전극(15)의 전압이, 절연성 기판면 내에서 변동이 생기게 되어, 결과적으로 특성이 불균일한 TFT가 형성되는 결점이 있었다. 그 TFT를 액정 표시 장치 등의 표시 장치에 채용한 경우에는, 표시 화면 내에서 결함이 생기는 결점도 있었다.
그래서, 본 발명은, 상술한 결점을 감안하여 이루어진 것으로, 반도체 막에 생기는 돌기를 제거하여 그 표면을 평탄하게 한 반도체 막을 얻음과 함께, 그 반도체 막을 이용하여 양호한 특성을 갖는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명의 반도체 장치의 제조 방법의 제조 공정 단면도.
도 2는 본 발명의 반도체 장치의 제조 방법을 액정 표시 장치에 채용한 경우의 단면도.
도 3은 본 발명의 반도체 장치의 제조 방법에 이용하는 고압 산화 장치의 단면도.
도 4는 본 발명의 반도체 장치의 반도체 막의 확대 단면도.
도 5는 레이저 광을 조사한 후의 반도체 막의 표면을 나타내는 사시도.
도 6은 종래의 반도체 장치의 제조 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : TFT 기판
12 : a-Si막
13 : p-Si막
15 : 게이트 전극
100 : 돌기부
101 : 표면 산화막 제거 후의 p-Si막 미소 돌기부
본 발명의 반도체 막은, 표면에 요철을 갖는 반도체 막을 산화하고, 그 표면 산화막을 제거함으로써 상기 반도체 막의 표면을 평탄화한 것이다.
또한, 기판 상의 비정질 반도체 막에 레이저 광을 조사하여 다결정화한 다결정 반도체 막의 표면을 산화하고, 그 산화에 의해 형성되는 표면 산화막을 제거함으로써, 상기 다결정 반도체 막의 표면을 평탄화한 반도체 막이다.
또한, 기판 상의 비정질 반도체 막에 레이저 광을 조사하여 다결정화한 다결정 반도체 막의 표면을 고압 산화 분위기에서 산화하고, 그 산화에 의해 형성되는 표면 산화막을 제거함으로써, 상기 반도체 막의 표면을 평탄화한 반도체 막이다.
본 발명의 반도체 막의 형성 방법은, 표면에 요철을 갖는 반도체 막의 표면을 산화하여 표면 산화막을 형성하는 공정과, 그 표면 산화막을 제거하여 상기 반도체 막의 표면의 요철을 감소시키는 공정을 포함하는 것이다.
또한, 기판 위에 비정질 반도체 막을 형성하는 공정과, 그 비정질 반도체 막에 레이저 광을 조사하여 비정질 반도체 막을 다결정 반도체 막으로 개질(改質)하는 공정과, 그 다결정 반도체 막의 표면을 고압 분위기 속에서 산화하는 공정과, 그 산화된 산화 다결정 반도체 막을 제거하는 공정을 포함하는 반도체 막의 형성 방법이다.
본 발명의 반도체 장치의 제조 방법은, 기판 위에 비정질 반도체 막을 형성하는 공정과, 그 비정질 반도체 막에 레이저 광을 조사하여 비정질 반도체 막을 다결정 반도체 막으로 개질하는 공정과, 그 다결정 반도체 막의 표면을 고압 산화 분위기 속에서 산화하는 공정과, 그 산화된 산화 다결정 반도체 막을 제거하여 상기 다결정 반도체 막을 노출하는 공정과, 그 다결정 반도체 막에 소스 및 드레인을 형성한 후에 그 다결정 반도체 막을 덮은 절연막을 형성하는 공정과, 그 절연막 상에 게이트 전극을 형성하는 공정을 포함하는 반도체 장치의 제조 방법이다.
또한, 기판 위에 게이트 전극을 형성하는 공정과, 그 게이트 전극을 덮은 게이트 절연막을 형성하는 공정과, 상기 게이트 전극의 상방에 비정질 반도체 막을 형성하는 공정과, 그 비정질 반도체 막에 레이저 광을 조사하여 비정질 반도체 막을 다결정 반도체 막으로 개질하는 공정과, 그 다결정 반도체 막의 표면을 고압 산화 분위기 속에서 산화하는 공정과, 그 산화된 산화 다결정 반도체 막을 제거하여 상기 다결정 반도체 막을 노출하는 공정과, 그 다결정 반도체 막에 소스 및 드레인을 형성하는 공정을 포함하는 반도체 장치의 제조 방법이다.
<실시예>
이하, 본 발명의 반도체 장치의 제조 방법을, TFT를 구비한 액정 표시 장치에 채용한 경우에 대해서 설명한다.
도 1에 본 발명의 TFT의 제조 공정 단면도를 도시하고, 도 2에 본 발명의 반도체 장치의 제조 방법을 채용하여 제조한 액정 표시 장치의 단면도를 도시한다.
공정 1(도 1(a)): 유리, 석영 유리 등을 포함하는 절연성 기판(10) 위에, SiO2막 단체, 또는 SiN막 및 SiO2막의 적층막으로 이루어지는 절연막(11)을 CVD법 등을 이용하여 형성한다. 이것은, 유리를 포함하는 절연성 기판(10)으로부터의 나트륨(Na) 이온 등의 불순물이 그 위에 형성하는 반도체 막(p-Si막)에 침입하는 것을 방지하기 위함이다. 불순물이 침입할 우려가 없는 무알카리 유리 기판 등을 이용하는 경우에는 반드시 필요하지 않다.
또한, 본 발명에서는, 절연성 기판(10)은 표면이 절연성을 나타내는 기판도포함하는 것으로 한다. 즉, 반도체 기판 위에 SiO2막 단체, 또는 SiN막 및 SiO2막 등의 적층막으로 이루어지는 절연성막(11)을 퇴적한 것이어도 된다.
절연성막(11) 상에, a-Si막(12)을 CVD법을 이용하여 성막한다. 그 a-Si막(12)의 막 두께는 30㎚∼100㎚로, 본 실시예에서는 55㎚로 하였다.
공정 2(도 1(b)) : 그 a-Si막(12)에 파장이 308㎚인 선 형상의 엑시머 레이저 광을 한쪽에서 다른 쪽을 향하여 (도 1(b)의 좌측 방향을 향하여) 주사하면서 조사하여 어닐링 처리을 행하고, a-Si막(12)을 용융 재결정화하여 다결정화시켜 p-Si막(13)으로 한다.
이 때, a-Si막의 표면에 엑시머 레이저 광을 조사함으로써 a-Si막이 용융되고 재결정화가 진행된다. 즉, 레이저 광 조사에 의해 가열된 a-Si막은 용융된 후에 냉각되어 재결정화되지만, 그 때에 각 결정의 입계가 서로 부딪쳐 그 개소가 융기하여 돌기(100)가 생긴다.
레이저 광으로서는, 상술한 파장 λ=308㎚의 XeCl 엑시머 레이저 광을 사용하여도 되고, 또한 파장 λ=193㎚의 ArF 엑시머 레이저 광 등을 사용하여도 된다.
공정 3(도 1(c)) : p-Si막(13)을 형성한 기판(10)을 고압 산화 장치 내에 넣어, 고압 산화한다. 예를 들면, 고압 산화의 조건으로서는, 압력 200㎫(메가파스칼), 장치내 분위기 온도 570℃에서 70분간 고압 산화한다.
그러면, p-Si막(13)의 표면에 산화 실리콘막인 표면 산화막(13a)이 형성된다. 그 표면 산화막의 두께는 약 30㎚이다.
이 때, p-Si막(13)의 산화는 그 표면으로부터 균일하게 되기 때문에, 다른 평탄부에 비하여 산화되는 표면의 면적이 넓은 돌기(100) 부분은, 평탄부에 비하여 많이 산화되게 된다.
공정 4(도 1(d)) : p-Si막(13)의 표면을 산화한 후, 그 표면 산화막(13a)을 불화 수소(HF)를 이용하여 에칭하여 제거하고, p-Si막(13)을 노출시킨다.
이렇게 해서, p-Si막(13)에 생겨난 돌기부(100)가 제거되어, p-Si막(13)의 표면이 미소 돌기(101)로 되어, 대략 평탄화된다.
공정 5(도 1(e)) : p-Si막(13)상에, CVD법에 의해 SiO2막으로 이루어지는 게이트 절연막(14)을 전면에 형성한다. 그리고, Cr, Mo 등의 고융점 금속으로 이루어지는 금속막을 스퍼터법을 이용하여 형성하고, 포토리소그래피 기술 및 RIE법에 의한 드라이 에칭 기술을 이용하여 소정 형상으로 가공하여, 게이트 전극(15)을 형성한다.
그리고, 게이트 전극(15)을 마스크로 하여, 게이트 절연막(14)을 통해 p-Si막(13)에 P형 또는 N형의 이온을 주입한다. 즉, 형성할 TFT의 타입에 따라, 게이트 전극(15)으로 덮여 있지 않은 p-Si막(13)에 P형 또는 N형의 이온을 주입한다.
P 채널형의 TFT를 형성하는 경우에는 붕소(B) 등의 P형 이온을 주입하고, N 채널형의 TFT를 형성하는 경우에는 인(P) 등의 N형 이온을 주입한다. 이에 의해, 능동층인 p-Si막(13) 중 게이트 전극(15)으로 덮인 부분이 채널 영역(13c)이 되고, 그 양측의 부분이 소스 영역(13s) 및 드레인 영역(13d)이 된다.
그 후, CVD법을 이용하여, SiO2막 단체, 또는 SiO2막과 SiN막과의 2층으로 이루어지는 층간 절연막(16)을 형성한다.
그리고, 드레인 영역(13d)에 대응한 위치에 층간 절연막(16)을 관통하는 제1 컨택트홀(17)을 p-Si막(13)에 달하도록 형성하고, 이 제1 컨택트홀(17) 부분에, 알루미늄 등의 금속으로 이루어지는 드레인 전극(19)을 형성한다. 이 드레인 전극(19)의 형성은, 예를 들면, 제1 컨택트홀(17)이 형성된 층간 절연막(16) 상에 스퍼터링하여 퇴적함과 함께 제1 컨택트홀(17)에 충전된 알루미늄을 패터닝함으로써 형성된다.
계속해서, 드레인 전극(19)이 형성된 층간 절연막(16) 및 드레인 전극(19) 상에 평탄화 절연막(20)을 형성하여 표면을 평탄화한다. 이 평탄화 절연막(20)은, 아크릴 수지 용액을 도포하고 소성하여 아크릴 수지층을 형성하여 이루어져 있으며, 이 아크릴 수지층은, 게이트 전극(15), 드레인 전극(19)에 의한 요철을 매립하여 표면을 평탄화할 수 있다.
또한, 소스 영역(13s) 상방에 평탄화 절연막(20), 층간 절연막(16) 및 게이트 절연막(14)을 관통하는 제2 컨택트홀(21)을 형성하고, 이 제2 컨택트홀(21) 부분에, 소스 영역(13s)에 접속되어 아크릴 수지층 상으로 확장되는 표시 전극(22)을 형성한다. 이 표시 전극(22)은, 제2 컨택트홀(21)이 형성된 평탄화 절연막(20) 상에 투명 도전막, 예를 들면 ITO를 적층하고, 그리고 그 투명 도전막 상에 레지스트막을 도포한 후, 소정의 전극 패턴을 형성하고, 에칭 가스로서 HBr 가스 및 Cl2가스를 이용하여 드라이 에칭법, 예를 들면 RIE법에 의해 투명 도전막을 에칭함으로써 표시 전극(22)이 형성된다.
그리고, 표시 전극(22) 및 평탄화 절연막(20) 상에, 폴리이미드, 또는 SiO2막 등으로 이루어지고, 액정(24)을 배향시키는 배향막(23)을, 인쇄법 또는 스피너법으로 형성한다.
이렇게 해서, 액정을 구동시키는 TFT를 스위칭 소자로 한 액정 표시 장치의 한쪽의 TFT 기판(10)이 완성된다.
다음으로, 무알카리 유리 등을 포함하는 절연 기판인 대향 전극 기판(30) 위에, 이 기판(30) 측으로부터 순서대로 ITO막 등의 투명 도전막으로 이루어지는 대향 전극(31)을 기판 전면에 형성한 후, 그 위에 액정(24)을 배향하기 위한 폴리이미드, SiO2등으로 이루어지는 배향막(32)을 형성한다.
이렇게 해서, 상술한 TFT 기판(10)에 대향하여 대향 전극 기판(30)을 설치하고, TFT 기판(10)과 대향 전극 기판(30) 사이에서 이들 주변에, 접착성을 갖는 수지로 이루어지는 시일제를 이용하여 양 기판(10, 30)을 접착하고, 양 기판 사이(10, 30)에 액정(24)을 충전하여, 도 2에 도시한 바와 같은 액정 표시 장치가 완성된다.
여기서, 도 3에 고압 산화 장치의 단면도를 도시한다.
고압 산화 장치(200)는, 내압 용기(201)와, 그 내부에 설치된 반응관(210)으로 구성되어 있다.
SUS제로 된 원통형의 내압 용기(201)는, 그 양단에 내압 용기 덮개(202, 203)가 설치되어 이들에 의해 기밀이 유지되고 있다. 내압 용기 덮개(203)에는, 수소 도입구(204)와 산소 도입구(205)가 설치되어 있다.
또한, 반응관(210)은 원통 형상을 이루고 있으며, 그 양단에는 반응관 덮개(211, 212)가 설치되어 있고, 이들에 의해 반응관(210) 내부의 기밀이 유지되고 있다. 또한, 반응관(210)의 주위에는 반응관(210) 내를 가열하기 위한 히터(213)가 설치되어 있다. 또한, 내압 용기 덮개(203)에 설치된 가스 도입구(204, 205)로부터의 가스 도입 배관이 반응관(210)의 내부에까지 설치되어 있다.
이 반응관(210)에는, 수소 도입구(204)로부터 도입된 수소와, 산소 도입구(205)로부터 도입된 산소가 혼합해서 연소하여 수증기를 발생하는 연소부(220)와, 그 수증기 및 가열에 의해 산화되는 산화막 생성부(230)가 있다. 이 산화막 생성부(230)에 p-Si막(13)을 형성한 절연성 기판(10)을 올려 놓는다.
또한, 반응관(210) 내는 고압력 인가 밸브(214)로부터의 고압 가스에 의해 고압이 된다. 또한, 내압 용기(201) 내에도 고압력 밸브(206)에 의한 고압 가스에 의해 고압력이 된다.
여기서, 고압 산화 장치의 동작을 설명한다.
내압 용기(201)의 내압 용기 덮개(202)를 열어 반응관 덮개(211)를 벗겨 p-Si막(13)을 형성한 절연 기판(10)을 산화막 생성부(230)에 도입한다. 그리고, 반응관 덮개(211)를 장착하여 내압 용기 덮개(202)를 폐쇄한다. 그리고, 내압용기(201) 내 및 반응관(210) 내를 밸브(206) 및 밸브(214)로부터 도입한 고압 가스에 의해 고압으로 한다.
그리고, 수소 도입구(204)로부터 수소 가스를 유량 3리터/분 정도 연소부(220)에 도입함과 동시에, 산소 도입구(205)로부터 산소 가스를 유량 3리터/분 정도 연소부(220)에 도입한다. 그에 따라, 연소부(220)에서 양 가스를 연소하여 수증기를 생성한다. 이 수증기에 의해 반응관(210) 내는 고압 수증기 분위기로 되고, 산화막 생성부(230)에 도입된 절연성 기판(10)에 성막한 p-Si막(13)의 표면이 산화되어 표면 산화막인 SiO2막이 생성된다.
반응관(210) 내의 연소부(220)와 산화막 생성부(230)는, 각 히터(213)에 의해 570℃ 정도로 가열되어 있다.
p-Si막(13)의 표면에 표면 산화막(13a)을 형성한 후에, 반응관(210)의 밸브(215) 및 내압 용기(201)의 밸브(207)를 열어 고압 수증기를 외부로 배출하고, 내압 용기 덮개(202) 및 반응관 덮개(211)를 개방하여 절연성 기판(10)을 추출한다. 이렇게 해서, 절연성 기판(10) 위에 형성된 표면 산화막(13a)을 상술한 제조 공정에 설명한 바와 같이, HF로 에칭하여 제거함으로써 표면이 평탄한 p-Si막(13)을 작성한다.
여기서, 능동층인 p-Si막의 돌기는, 그 위에 형성하는 절연막을 관통하면, 절연성을 얻을 수 없을 뿐만 아니라, 그 절연막 상의 도전층과 쇼트하게 되어 높지 않은 것이 바람직하다.
도 4에 고압 산화한 p-Si막의 돌기부 근방의 확대 단면도를 도시한다. 도 4에서, t0은 절연성 기판(10)에 형성된 산화 전의 p-Si막(13)의 막 두께이고, t1은 p-Si막(13)과 산화막(13a)과의 막 두께이고, t2는 표면 산화막(13a)의 돌기부의 두께(높이)이고, t3은 산화막 제거 후의 p-Si막(13)의 돌기부의 두께(높이)이고, t4는 p-Si막의 돌기부의 막 두께(높이)이고, t5는 p-Si막 표면에 형성된 산화막의 두께이다. 또, 도 4에 점선으로 산화 전의 p-Si막을 도시하였다. 본 실시예에서는, t0=55㎚, t1=70㎚, t2=30㎚, t3=10㎚, t4=30㎚, t5=30㎚이다.
도 4에 도시한 바와 같이, p-Si막 형성 시의 돌기의 높이 t4에 비하여, 표면을 고압 산화하여 표면 산화막을 형성하고 그 표면 산화막을 제거한 후의 p-Si막의 요철(101)의 두께(높이) t3은 매우 작아진다.
표면 산화막 제거 후의 p-Si막의 돌기부의 남은 두께로서는, 상층에 형성하는 절연막의 절연성을 어느 정도 유지할 수 있을 정도의 두께로 약 25㎚ 정도 이하인 것이 바람직하다.
이상과 같이, p-Si막의 표면에 생긴 돌기를 고압 산화법에 의해 표면 산화막을 형성하고 그것을 제거하여 p-Si막의 표면을 평탄하게 함으로써, p-Si막(13)과 게이트 전극(15) 사이에서 충분한 절연을 취할 수 있다. 또한, 돌기부(100)의 높이가 게이트 절연막(14)의 두께보다 큰 경우에도, 생성한 표면 산화막(13a)을 제거하여 평탄하게 함으로써 p-Si막(13)과 게이트 전극(15)이 단락하지 않는다.
또한, 돌기(100)에는 인가된 전압에 의해 전계가 집중되지 않는다.
또한, 게이트 전극(15)에 인가된 전압의 p-Si막(13)에 대하여 인가되는 전압이 절연성 기판면 내에서 변동이 생겨, 결과적으로 특성이 불균일한 TFT가 형성되지 않는다. 그리고, 그 TFT를 액정 표시 장치 등의 표시 장치에 채용한 경우에도, 표시 화면 내에서 결함이 생기지 않는다.
또한, 고압 산화법을 이용할 때의 가열 온도가, p-Si막을 형성한 절연성 기판(예를 들면, 유리 기판)의 내열 온도 600℃ 정도보다 낮은 온도이기 때문에, 고온 내열의 기판(예를 들면, 석영 기판)을 이용할 필요가 없다. 즉, 다른 공정을 포함해서 대략 600℃ 이하의 공정 온도에서 반도체 장치를 형성할 수 있다.
또, 상술한 실시예에서는, 게이트 전극이 다결정 반도체 막의 상측에 있는, 소위 톱 게이트형 TFT에 본 발명을 적용한 경우에 대해서 설명하였지만, 본 발명은 이에 한정되는 것이 아니며, 게이트 전극이 다결정 반도체 막의 하측에 있는, 소위 보텀 게이트형 TFT에도 적용은 가능하여, 본 발명의 효과를 얻을 수 있는 것이다.
본 발명에 따르면, 고압 산화법을 이용하여 효율적으로 p-Si막의 표면에 발생하는 돌기를 제거하여 평탄한 표면으로 할 수 있기 때문에, 양호한 특성의 반도체 장치를 얻을 수 있다.

Claims (7)

  1. 표면에 요철을 갖는 반도체 막을 산화하고, 그 표면 산화막을 제거함으로써 상기 반도체 막의 표면을 평탄화한 것을 특징으로 하는 반도체 막.
  2. 기판 상의 비정질 반도체 막에 레이저 광을 조사하여 다결정화한 다결정 반도체 막의 표면을 산화하고, 그 산화에 의해 형성되는 표면 산화막을 제거함으로써, 상기 다결정 반도체 막의 표면을 평탄화한 것을 특징으로 하는 반도체 막.
  3. 기판 상의 비정질 반도체 막에 레이저 광을 조사하여 다결정화한 다결정 반도체 막의 표면을 고압 산화 분위기에서 산화하고, 그 산화에 의해 형성되는 표면 산화막을 제거함으로써, 상기 반도체 막의 표면을 평탄화한 것을 특징으로 하는 반도체 막.
  4. 표면에 요철을 갖는 반도체 막의 표면을 산화하여 표면 산화막을 형성하는 공정과,
    그 표면 산화막을 제거하여 상기 반도체 막의 표면의 요철을 감소시키는 공정
    을 포함하는 것을 특징으로 하는 반도체 막의 형성 방법.
  5. 기판 위에 비정질 반도체 막을 형성하는 공정과,
    그 비정질 반도체 막에 레이저 광을 조사하여 비정질 반도체 막을 다결정 반도체 막으로 개질하는 공정과,
    그 다결정 반도체 막의 표면을 고압 분위기 속에서 산화하는 공정과,
    그 산화된 산화 다결정 반도체 막을 제거하는 공정
    을 포함하는 것을 특징으로 하는 반도체 막의 형성 방법.
  6. 기판 위에 비정질 반도체 막을 형성하는 공정과,
    그 비정질 반도체 막에 레이저 광을 조사하여 비정질 반도체 막을 다결정 반도체 막으로 개질하는 공정과,
    그 다결정 반도체 막의 표면을 고압 산화 분위기 속에서 산화하는 공정과,
    그 산화된 산화 다결정 반도체 막을 제거하여 상기 다결정 반도체 막을 노출하는 공정과,
    그 다결정 반도체 막에 소스 및 드레인을 형성한 후에 그 다결정 반도체 막을 덮는 절연막을 형성하는 공정과,
    그 절연막 상에 게이트 전극을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 기판 위에 게이트 전극을 형성하는 공정과,
    그 게이트 전극을 덮은 게이트 절연막을 형성하는 공정과,
    상기 게이트 전극의 상방에 비정질 반도체 막을 형성하는 공정과,
    그 비정질 반도체 막에 레이저 광을 조사하여 비정질 반도체 막을 다결정 반도체 막으로 개질하는 공정과,
    그 다결정 반도체 막의 표면을 고압 산화 분위기 속에서 산화하는 공정과,
    그 산화된 산화 다결정 반도체 막을 제거하여 상기 다결정 반도체 막을 노출하는 공정과,
    그 다결정 반도체 막에 소스 및 드레인을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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