KR100606492B1 - 반도체 메모리 디바이스 및 그 제조 방법 - Google Patents
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Abstract
본 발명의 목적은 특히 적은 프로세스 단계를 이용해서 반도체 메모리 디바이스의 영역에 커패시터 디바이스(40)를 집적하는 것이다. 이를 위해, 제공될 커패시터 디바이스(40)의 하부 전극 디바이스(43) 및 상부 전극 디바이스(44)가 메모리 소자(20)를 가진 재료 영역(30) 바로 아래 또는 바로 위에 형성된다. 상기 전극 디바이스들은 메모리 소자(20)를 가진 재료 영역(30)의 적어도 일부가 전극 디바이스(43, 44)들 사이의 각각의 유전체의 일부로서 작용하도록 형성된다.
Description
본 발명은 청구항 제 1항의 전제부에 따른 반도체 메모리 디바이스의 제조 방법 및 청구항 제 13항의 전제부에 따른 반도체 메모리 디바이스에 관한 것이다.
최근 반도체 메모리 기술의 개발 목표는 예컨대 집적도의 증가, 동작 신뢰성의 증가 및 제조 방법의 간소화이다.
많은 반도체 메모리 디바이스에서, 고유의 메모리 셀 또는 메모리 소자와 더불어, 패시브 또는 액티브 특성을 가진 부가의 소자가 온-칩으로 실시되어야 한다. 특히, 소위 용량성 소자 또는 집적 커패시터의 구성 시에 이것이 공지된 제조 방법 및/또는 공지된 메모리 구성(geometry)에서는 부가의 프로세스 단계 및/또는 구성의 완화(weakening) 없이는 실시될 수 없다.
본 발명의 목적은 제공될 커패시터 디바이스가 매우 간단하고 확실한 방식으로 기존 프로세스 시퀀스에 또는 기존 메모리 구성에 통합되어 형성될 수 있는, 반도체 메모리 디바이스 및 그 제조 방법을 제공하는 것이다.
상기 목적은 방법과 관련해서는 청구항 제 1항의 특징을 가진 방법에 의해 달성된다. 상기 디바이스와 관련해서 상기 목적은 청구항 제 13항의 특징을 가진 반도체 메모리 디바이스에 의해 달성된다. 본 발명에 따른 제조 방법 또는 본 발명에 따른 반도체 메모리 디바이스의 바람직한 실시예는 종속 청구항에 제시된다.
반도체 메모리 디바이스, 특히 MRAM-메모리 또는 그와 같은 종류의 제조를 위한 본 발명에 따른 방법에서는 실질적으로 횡방향으로 연장되는 재료 영역에 및/또는 그 일부로서 다수의 메모리 소자가 각각 서로 횡방향으로 이격되어 형성된다. 또한, 각각 하나 이상의 제 1 즉 하부 전극 디바이스 및 제 2 즉 상부 전극 디바이스 그리고 그들 사이에 형성된 유전체를 가진 하나 이상의 커패시터 디바이스가 제공된다.
본 발명에 따른 제조 방법은 제 1 즉 하부 전극 디바이스 및/또는 제 2 즉 상부 전극 디바이스가 메모리 소자를 가진 재료 영역의 바로 아래 또는 바로 위에 형성되고 -적어도 동작 중에- 메모리 소자를 가진 재료 영역의 적어도 일부가 각각의 유전체의 적어도 일부로서 제공되는 것을 특징으로 한다.
따라서, 본 발명에 따른 제조 방법의 핵심 사상은 각각의 전극 디바이스와 그 사이에 제공된 유전체의 형성을 기존 제조 프로세스에 통합함으로써, 부가의 프로세스 단계의 수를 줄이고, 각각의 전극 디바이스를 실질적으로 각각의 메모리 소자를 가진 재료 영역 바로 아래 또는 바로 위에 형성함으로써, 상기 재료 영역의 적어도 일부가 전극들 사이에 제공된 각각의 유전체의 일부를 형성하게 하는 것이다. 이로 인해, 전극 디바이스 및 유전체의 형성을 위해 필요한 프로세스 단계의 적어도 일부가 각각의 메모리 소자의 처리와 실질적으로 동시에 이루어질 수 있다. 이것은 특히 유전체의 형성과 관련되는데, 그 이유는 예컨대 상기 재료 영역이 메모리 소자의 수용 영역으로서 형성되어야 하므로, 예컨대 인접한 메모리 소자 또는 메모리 셀 사이의 관련 재료 영역의 사이 영역이 유전체의 역할을 할 수 있기 때문이다.
본 발명에 따른 방법의 바람직한 실시예에서, 메모리 소자는 자기 저항성 메모리 소자, 특히 TMR-스택 소자 또는 그와 같은 종류로 형성된다.
또한, 메모리 소자가 다층으로, 특히 강한 자성층(hard magnetic layer)과 약한 자성층(soft magnetic layer) 사이에 제공된 터널층을 가지도록 형성되며, 특히 터널층 반대편으로 배리어 층이 강한 자성층 및/또는 약한 자성층에 인접하게 형성된다.
이러한 조치에 의해, 필요한 커패시터 디바이스의 형성이 MRAM-메모리의 프로세스 시퀀스에 바로 통합된다.
특히, 메모리 소자의 제 1 콘택팅을 위해, 메모리 소자가 제 1 금속화 영역 상에 형성되는 것이, 특히 제 1 액세스 라인 디바이스 상에 및/또는 특히 메모리 소자의 맨 밑 제 1 배리어 층이 형성되는 것이 바람직하고, 상기 제 1 금속화 영역은 본질적으로 메모리 소자를 가진 재료 영역 바로 아래 제공된다. 이로 인해, 상기 제 1 금속화 영역, 특히 제 1 액세스 라인 디바이스가 커패시터 디바이스의 제 1 즉 하부 전극 디바이스와 함께 형성될 수 있는 가능성이 주어진다.
본 발명에 따른 방법의 또 다른 바람직한 실시예에서는, 특히 메모리 소자의 제 2 콘택팅을 위해, 제 2 금속화 영역이 특히 제 2 액세스 라인 디바이스로서 및/ 또는 특히 각각의 메모리 소자, 특히 그 각각의 제 2 배리어 층과 접촉되도록 제공된다. 이러한 조치에 의해, 메모리 셀의 최상부 콘택팅이 이루어지고, 각각의 제 2 금속층 즉 제 2 액세스 라인 디바이스를 커패시터 디바이스의 제 2 즉 상부 전극 디바이스와 동시에 형성하는 것이 가능해진다.
본 발명에 따른 방법의 또 다른 바람직한 실시예에서는 제 1 즉 하부 전극 디바이스 및/또는 제 2 즉 상부 전극 디바이스가 제 1 금속화 영역 또는 제 2 금속화 영역과 함께 하나의 평면에 및/또는 각각의 공통 재료 영역에 놓이도록 형성된다.
또한, 제 1 즉 하부 전극 디바이스 및/또는 제 2 즉 상부 전극 디바이스가 제 1 금속화 영역 또는 제 2 금속화 영역에 대해 공간적인 횡방향으로 이격되도록 형성된다. 이로 인해, 특히 각각의 전극 디바이스와 금속화 영역 또는 액세스 라인 디바이스의 공간적 및/또는 전기적 절연이 이루어진다.
부가로, 제 1 즉 하부 전극 디바이스 및/또는 제 2 즉 상부 전극 디바이스가 제 1 금속화 영역 또는 제 2 금속화 영역에 대해 전기 절연되도록 형성될 수 있고, 이를 위해 특히 전기 절연 스페이서가 제 1 즉 하부 전극 디바이스와 제 1 금속화 영역 및/또는 제 2 즉 상부 전극 디바이스와 제 2 금속화 영역 간의 사이 영역에 제공된다.
이러한 조치에 의해, 각각의 전극 디바이스와 금속화 영역의 공간적 이격 및/또는 전기 절연이 이루어진다.
본 발명에 따른 방법의 또 다른 실시예에서는 제 1 즉 하부 전극 디바이스 또는 제 2 즉 상부 전극 디바이스가 제 1 금속화 영역 또는 제 2 금속화 영역과 전기 접촉되도록 형성되고, 이것을 위해 특히 제 1 즉 하부 전극 디바이스 또는 제 2 즉 상부 전극 디바이스가 제 1 금속화 영역 또는 제 2 금속화 영역과 일체로 형성된다.
이러한 조치에 의해 제조 공정이 더욱 간소화되는데, 그 이유는 정확히 하나의 전극 디바이스가 상응하는 금속화 영역 또는 상응하는 액세스 라인 디바이스와 동시에 형성될 수 있기 때문이다. 그러나, 항상 단 하나의 조합만이 실시될 수 있는데, 그 이유는 그렇치 않으면 2개의 전극 디바이스의, 따라서 커패시터 디바이스의 단락이 생기기 때문이다.
하기의 조치는 커패시터 디바이스를 형성하는데 필요한 프로세스 단계를 고유의 반도체 메모리 디바이스를 형성하기 위한 프로세스 시퀀스에 통합하기 위해 사용된다.
이를 위해 특히 제 1 즉 하부 전극 디바이스 및 제 1 금속화 영역 및/또는 제 2 즉 상부 전극 디바이스 및 제 2 금속화 영역이 공통 프로세스 단계에서, 공통 종속된 프로세스 시퀀스에서 또는 그와 같은 종류에서 형성된다.
제 1 즉 하부 전극 디바이스 및 제 1 금속화 영역 및/또는 제 2 즉 상부 전극 디바이스 및 제 2 금속화 영역은 각각 상응하는 금속화 영역 또는 그와 같은 종류의 디포지션 및 패터닝, 후속해서 패시베이션 영역 내에 매립 및 경우에 따라 후속해서 공통 표면 영역의 레벨로 평탄화 또는 폴리싱에 의해 형성되는 것이 특히 바람직하다.
이 경우, 나중에 한편으로는 전극 디바이스를 그리고 다른 한편으로는 액세스 라인 디바이스를 형성하는 금속화 영역이 먼저 형성된다. 그리고 나서, 상응하는 전기 절연 재료가 금속화 영역들 간의 사이 영역을 채우도록 디포짓됨으로써, 경우에 따라 분리되어 제공되는 각각의 금속화 영역이 패시베이션 영역 내로 매립된다. 경우에 따라 적절한 폴리싱 방법에 의해 전체 구조물이 공통 레벨 또는 공통 표면 영역까지 평탄화되어야 한다.
다른 한편으로는, 먼저 패시베이션 영역이 특히 상응하는 디포지션 방법에 의해 형성될 수 있다. 이 경우, 상기 디포짓된 패시베이션 영역에 상응하는 리세스가, 형성될 전극 디바이스 및 형성될 액세스 라인 디바이스 대신에 형성될 수 있다. 상기 리세스는 후속해서 도전성 물질, 바람직하게는 금속으로 채워진다.
이하, 장치와 관련한 본 발명의 목적에 대한 해결책을 설명한다:
전술한 반도체 메모리 디바이스, 특히 MRAM-메모리 장치 또는 그와 같은 종류에 있어서, 횡방향으로 연장된 재료 영역에 및/또는 그 일부로서 다수의 메모리 소자가 횡방향으로 서로 이격되어 형성된다. 또한, 하나 이상의 제 1 즉 하부 전극 디바이스 및 제 2 즉 상부 전극 디바이스 및 그 사이에 형성된 유전체를 포함하는 하나 이상의 커패시터 디바이스가 제공된다.
본 발명에 따른 반도체 장치는 제 1 즉 하부 전극 디바이스 및/또는 제 2 즉 상부 전극 디바이스가 메모리 소자를 가진 재료 영역의 바로 아래 또는 바로 위에 형성되고, 이로 인해 -적어도 동작 중에- 메모리 소자를 가진 재료 영역 중 적어도 일부가 각각의 유전체의 적어도 일부로서 제공되는 것을 특징으로 한다.
본 발명에 따른 반도체 메모리 디바이스의 기본 사상은 개별 메모리 소자를 수용하기 위해 제공된 재료 영역이 동시에, 형성될 커패시터 디바이스의 전극 디바이스 사이의 유전체로도 사용된다는 것이다.
본 발명에 따른 반도체 메모리 디바이스의 바람직한 실시예에 따라, 메모리 소자는 자기 저항성 메모리 소자로서, 특히 TMR-스택 소자 또는 그와 같은 종류로서 형성된다.
또한, 메모리 소자가 다층으로, 특히 강한 자성층과 약한 자성층 사이에 제공된 터널 층을 가지도록 형성된다. 특히, 터널층 반대편으로 배리어 층이 강한 자성층 및/또는 약한 자성층에 인접하게 형성된다.
이러한 2가지 조치에 의해, 본 발명에 따른 반도체 메모리 디바이스가 전형적인 MRAM-메모리 또는 그와 같은 종류에 사용된다.
특히, 메모리 소자의 제 1 콘택팅을 위해, 본 발명에 따른 반도체 메모리 디바이스의 또 다른 실시예에 따라, 메모리 소자가 제 1 금속화 영역 상에, 특히 제 1 액세스 라인 디바이스 상에 및/또는 특히 메모리 소자의 맨 밑 제 1 배리어 층이 형성되고, 상기 제 1 금속화 영역이 메모리 소자를 가진 재료 영역 바로 아래 제공된다.
본 발명에 따른 반도체 메모리 디바이스의 다른 실시예에서는, 특히 메모리 소자의 제 2 콘택팅을 위해, 제 2 금속화 영역이 특히 제 2 액세스 라인 디바이스로서 및/또는 각각의 메모리 소자, 특히 그 각각의 제 2 배리어 층과 접촉되도록 제공된다.
마지막에 언급한 2개의 조치에 의해, 커패시터 디바이스의 제 1 및 제 2 전극 디바이스를 형성하기 위한 단계가 제 1 및 제 2 금속화 영역, 특히 제 1 및 제 2 액세스 라인 디바이스를 형성하기 위한 과정과 함께 유전체를 형성하기 위한 프로세스에 통합되어 실시될 수 있다.
본 발명에 따른 반도체 메모리 디바이스의 다른 실시예에 따라, 제 1 즉 하부 전극 디바이스 및/또는 제 2 즉 상부 전극 디바이스가 제 1 금속화 영역 또는 제 2 금속화 영역과 함께 하나의 평면에 및/또는 공통 재료 영역에 놓이도록 형성된다.
또한, 제 1 즉 하부 전극 디바이스 및/또는 제 2 즉 상부 전극 디바이스가 제 1 금속화 영역 또는 제 2 금속화 영역에 대해 공간적인 횡방향으로 이격되도록 형성되는 것이 바람직하다. 이로 인해, 필요한 전기 절연이 간단하게 이루어진다.
또한, 제 1 즉 하부 전극 디바이스 및/또는 제 2 즉 상부 전극 디바이스가 제 1 재료 영역 또는 제 2 재료 영역에 대해 전기 절연되도록 형성되는 것이 바람직하다. 이를 위해, 특히 전기 절연 스페이서가 제 1 즉 하부 전극 디바이스와 제 1 금속화 영역간의 및/또는 제 2 즉 상부 전극 디바이스와 제 2 금속화 영역간의 사이 영역에 제공되는 것이 바람직하다.
또한, 제 1 즉 하부 전극 디바이스 또는 제 2 즉 상부 전극 디바이스가 제 1 금속화 영역 또는 제 2 금속화 영역과 도전 접촉되도록 형성되는 것도 가능하다. 이를 위해, 특히 제 1 즉 하부 전극 디바이스 또는 제 2 즉 상부 전극 디바이스가 제 1 금속화 영역 또는 제 2 금속화 영역과 일체로 형성된다.
본 발명의 상기 관점 및 다른 관점은 다음 설명에 나타난다:
특히 자기 메모리 셀(MRAM)은 새로운 타입의 전자 메모리 셀이다. 커패시터 디바이스 또는 그와 같은 종류와 같은 패시브 소자의 온-칩 실시의 필요성은 반도체 메모리 디바이스의 동작 신뢰도의 관점에서 주어진다. 본 발명은 부가의 프로세스 단계를 필요로 하지 않으면서, 용량성 소자를 고집적(deep sub-micrometer) 자기 메모리 셀에 매립하는 방법을 제공한다.
예컨대, 수직 구성을 가진 상응하는 커패시터 구조물이 상응하는 메모리 셀 어레이에 배치될 수 있다. 이 경우 하부 전극, 유전체 및 상부 전극의 시퀀스가 수직 방향으로 연장된다. 한편, 하부 금속층 평면(M2), 상부 금속층 평면(M3) 및 소위 TMR-층 구조가 상응하는 매립된 재료 영역 및 경우에 따라 하드 마스크(HM)와 함께 제공된다. 이러한 디자인은 커패시터 디바이스의 각각의 하부 또는 상부 전극에 대한 TMR-소자들 또는 TMR-스택들 간의 필요한 횡방향 간격 또는 이격을 형성함으로써 단락의 위험을 방지한다.
그러나, 제 2 금속층(M2)이 TMR-층 하부에서 상기 TMR-층과 절연되게 배치되고, 상기 금속층(M2)이 TMR-스택의 하부에서 절연되지 않게 배치되며 금속층(M3)이 TMR-층 상부에 절연되게 배치되는 다른 변형예, 및 금속층(M3)이 TMR-스택의 상부에 절연되지 않게 배치되는 배치도 가능하다.
상응하는 수평 레이아웃도 가능하다.
실제로, TMR-스택 또는 TMR-지지 영역이 2개의 금속층(M2, M3), 즉 커패시터 디바이스의 하부 및 상부 전극 디바이스에 접촉하지만 않으면, 모든 디자인 또는 레이아웃이 가능하다.
이하, 본 발명을 첨부한 도면을 기초로 본 발명에 따른 반도체 메모리 디바이스의 바람직한 실시예로 구체적으로 설명한다.
도 1 내지 3은 본 발명에 따른 반도체 메모리 디바이스 실시예의 개략적인 측단면도.
도 1 내지 3에서 동일한 도면 부호는 항상 동일한 구조물 또는 소자를 나타내므로, 반복 설명되지 않는다.
도 1은 본 발명에 따른 반도체 메모리 디바이스(1)의 제 1 실시예의 구성을 측단면도로 도시한다.
도 1의 실시예의 기본 구조물(10)은 실제 반도체 기판(11)으로 형성된다. 상기 반도체 기판(11)에는 경우에 따라 상응하는 CMOS 구조물이 형성되어 매립된다. 상기 CMOS 구조물은 제 1 패시베이션 영역(12)에 의해 커버된다. 상기 패시베이션 영역(12)에는 제 1 액세스 라인 디바이스(13)가 매립되어 형성된다. 상기 제 1 금속화 영역 즉 제 1 액세스 라인 디바이스(13)의 상부에는 각각 메모리 소자(20)가 형성된다. 상기 메모리 소자(20)는 다층으로 구성되며 제 1 즉 하부 배리어 층(21), 강한 자성층(22), 터널 배리어 층(23), 약한 자성층(24), 상부 배리어 층(25) 및 경우에 따라 보호층을 포함한다.
상부 배리어 층(25) 또는 메모리 소자(20)용 보호층에 인접해서, 각각 제 2 금속층(14) 즉 제 2 액세스 라인 디바이스(14)가 제공된다. 제 1 액세스 라인 디바이스(13) 및 제 2 액세스 라인 디바이스(14)는 예컨대 소위 비트 라인 또는 워드 라인으로 형성될 수 있다.
도 1의 실시예에서, 각각의 제 1 액세스 라인 디바이스(13)에 공간적으로 인접해서 커패시터 디바이스(40)의 제 1 전극 디바이스(43)가 형성된다. 상기 커패시터 디바이스(40)는 사이 영역(18) 및 상응하는 스페이서 소자(10f)에 의해 각각의 액세스 라인 디바이스(13)로부터 공간적으로 분리되고 전기 절연된다.
다른 한편으로, 제 2 액세스 라인 디바이스(14)는 제 2 패시베이션 영역(50)내에, 제 2 액세스 라인 디바이스(14)와 커패시터 디바이스(40)의 제 2 즉 상부 전극 디바이스(44) 사이에 제 2 사이 영역(58) 또는 상응하는 스페이서 소자(50f)가 마찬가지로 공간적 이격 및 전기 절연을 위해 제공되도록, 매립된다.
도 2의 실시예에서, 제 1 즉 하부 액세스 라인 디바이스(13)는 횡방향으로 확대되어 형성되므로, 이것이 동시에 커패시터 디바이스(40)의 제 1 즉 하부 전극 디바이스(43)의 기능을 할 수 있다.
도 3의 실시예에서는 제 1의 실시예와는 달리, 확대된 횡방향 폭을 가진 제 2 즉 상부 액세스 라인 디바이스(14)가 형성되므로, 이것이 동시에 또는 일체로 전극 디바이스(40)의 제 2 즉 상부 전극 디바이스(44)를 형성한다.
도 1 내지 도 3의 총 3개의 실시예에서, 메모리 소자(20)를 수용하기 위한 재료 영역(30)은 적어도 부분적으로, 제 1 전극 디바이스(43)와 제 2 전극 디바이스(44)사이에 커패시터 디바이스(40)용 상응하는 유전체 영역(45)을 제공하는 역할 을 한다.
Claims (21)
- MRAM 메모리 제조 방법에 있어서,- 횡방향으로 연장되는 재료 영역(30)에 자기 저항성 메모리 소자(20)로서 다수의 TMR 스택 소자들이 각각 서로 횡방향으로 이격되어 형성되고 및/또는 그 일부로서 형성되고,- 추가 및 별도의 전자 구성요소로서, 하나 이상의 제 1 즉 하부 전극 디바이스(43)와 제 2 즉 상부 전극 디바이스(44) 및 그 사이에 형성되는 유전체(45)를 각각 포함하는 하나 이상의 커패시터 디바이스(40)가 제공되며,- 상기 커패시터 디바이스(40)의 제 1 즉 하부 전극 디바이스(43)는 메모리 소자(20)를 구비하는 재료 영역(30)의 바로 아래에 형성되고, 상기 커패시터 디바이스(40)의 제 2 즉 상부 전극 디바이스(44)는 메모리 소자(20)를 구비하는 재료 영역(30)의 바로 위에 형성되고,- 이로 인해, 상기 메모리 소자(20)를 구비하는 재료 영역(30)의 적어도 일부가 상기 커패시터 디바이스(40)의 각각의 유전체(45)의 적어도 일부로서 제공되는 것을 특징으로 하는 MRAM 메모리 제조 방법.
- 삭제
- 제 1항에 있어서,상기 메모리 소자(20)가 다층으로 구성되고, 특히 강한 자성층(22)과 약한 자성층(24) 사이에 제공된 터널층(23)을 가지도록 구성되며, 특히 터널층(23)으로부터 대향하여, 배리어 층(21, 25)이 상기 강한 자성층(22) 및/또는 상기 약한 자성층(24)에 인접하게 형성되는 것을 특징으로 하는 MRAM 메모리 제조 방법.
- 제 1항 또는 제 3항에 있어서,특히 상기 메모리 소자(20)와의 제 1 콘택팅을 위해, 상기 메모리 소자(20)는 제 1 금속화 영역(13) 상에 형성되고, 특히 제 1 액세스 라인 디바이스(13) 상에 형성되고 및/또는 특히 각각의 경우에 상기 메모리 소자(20)의 제 1 배리어 층(21)이 바닥에 형성되어, 상기 제 1 금속화 영역(13)이 상기 메모리 소자(20)를 가진 상기 재료 영역(30) 바로 아래에 제공되는 것을 특징으로 하는 MRAM 메모리 제조 방법.
- 제 1항 또는 제 3항에 있어서,특히 상기 메모리 소자(20)와의 제 2 콘택팅을 위해, 제 2 금속화 영역(14)이 제공되는데, 특히 각각의 경우에 제 2 액세스 라인 디바이스(14)로서, 및/또는 특히 상기 각각의 메모리 소자(20), 특히 그 각각의 제 2 배리어 층(25)과 접촉되도록 제공되는 것을 특징으로 하는 MRAM 메모리 제조 방법.
- 제 4항에 있어서,상기 제 1 즉 하부 전극 디바이스(43) 및/또는 상기 제 2 즉 상부 전극 디바이스(44)는, 상기 제 1 금속화 영역(13) 및 상기 제 2 금속화 영역(14)과 함께, 하나의 평면에 및/또는 각각의 공통 재료 영역에 놓이도록 형성되는 것을 특징으로 하는 MRAM 메모리 제조 방법.
- 제 4항에 있어서,상기 제 1 즉 하부 전극 디바이스(43) 및/또는 상기 제 2 즉 상부 전극 디바이스(44)는, 상기 제 1 금속화 영역(13) 또는 상기 제 2 금속화 영역(14)과 공간적인 횡방향으로 이격되어 형성되는 것을 특징으로 하는 MRAM 메모리 제조 방법.
- 제 4항에 있어서,- 상기 제 1 즉 하부 전극 디바이스(43) 및/또는 상기 제 2 즉 상부 전극 디바이스(44)는 각각 상기 제 1 금속화 영역(13) 및 상기 제 2 금속화 영역(14)으로부터 전기 절연되어 형성되고,- 이를 위해, 특히 전기 절연 스페이서 소자(10f, 50f)는, 상기 제 1 즉 하부 전극 디바이스(43)와 상기 제 1 금속화 영역(13), 그리고 상기 제 2 즉 상부 전극 디바이스(44)와 상기 제 2 금속화 영역(14) 사이의 중간 영역(18, 58)에 제공되는 것을 특징으로 하는 MRAM 메모리 제조 방법.
- 제 4항에 있어서,- 상기 제 1 즉 하부 전극 디바이스(43) 또는 상기 제 2 즉 상부 전극 디바이스(44)는 각각 상기 제 1 금속화 영역(43) 또는 상기 제 2 금속화 영역(44)과 전기 접촉되도록 형성되고,- 이를 위해, 특히 상기 제 1 즉 하부 전극 디바이스(43) 또는 상기 제 2 즉 상부 전극 디바이스(44)는 각각 상기 제 1 금속화 영역(13) 또는 상기 제 2 금속화 영역(14)과 함께, 한 부분 및/또는 일체로 형성되는 것을 특징으로 하는 MRAM 메모리 제조 방법.
- 제 1항 또는 제 3항에 있어서,상기 제 1 즉 하부 전극 디바이스(43)와 상기 제 1 금속화 영역(13) 및/또는 상기 제 2 즉 상부 전극 디바이스(44)와 상기 제 2 금속화 영역(14)은 각각 공통 프로세스 단계에서, 공통 종속된 프로세스 시퀀스에서 또는 그와 같은 종류에서 형성되는 것을 특징으로 하는 MRAM 메모리 제조 방법.
- 제 1항 또는 제 3항에 있어서,상기 제 1 즉 하부 전극 디바이스(43)와 상기 제 1 금속화 영역(13) 및/또는 상기 제 2 즉 상부 전극 디바이스(44)와 상기 제 2 금속화 영역(14)은 각각 상응하는 금속화 영역들 또는 그와 같은 종류의 디포지션 및 패터닝, 후속해서 상응하는 패시베이션 영역에의 매립 및 경우에 따라서는 후속해서 공통 표면 영역의 레벨로의 평탄화에 의해 형성되는 것을 특징으로 하는 MRAM 메모리 제조 방법.
- 제 1항 또는 제 3항에 있어서,상기 제 1 즉 하부 전극 디바이스(43)와 상기 제 1 금속화 영역(13) 및/또는 상기 제 2 즉 상부 전극 디바이스(44)와 상기 제 2 금속화 영역(14)은 각각 패시베이션 영역의 디포지션, 상응하는 리세스의 형성 및 상응하는 금속화 영역으로 리세스의 충전에 의해 형성되는 것을 특징으로 하는 MRAM 메모리 제조 방법.
- MRAM 메모리에 있어서,- 횡방향으로 연장되는 재료 영역(30)에 및/또는 그 일부로서, 자기 저항성 메모리 소자(20)로서 다수의 TMR 스택 소자가 각각 서로 횡방향으로 이격되어 형성되고,- 추가 및 별도의 전자 구성요소로서, 하나 이상의 제 1 즉 하부 전극 디바이스(43)와 제 2 즉 상부 전극 디바이스(44) 및 그 사이에 형성된 유전체(45)를 각각 포함하는 하나 이상의 커패시터 디바이스(40)가 제공되며,- 상기 커패시터 디바이스(40)의 제 1 즉 하부 전극 디바이스(43)는 메모리 소자(20)를 구비하는 재료 영역(30)의 바로 아래에 형성되고, 상기 커패시터 디바이스(40)의 제 2 즉 상부 전극 디바이스(44)는 메모리 소자(20)를 구비하는 재료 영역(30)의 바로 위에 형성되고,- 이로 인해, 상기 메모리 소자(20)를 구비하는 재료 영역(30)의 적어도 일부가 상기 커패시터 디바이스(40)의 각각의 유전체(45)의 적어도 일부로서 제공되는 것을 특징으로 하는 MRAM 메모리.
- 삭제
- 제 13항에 있어서,상기 메모리 소자(20)가 다층으로 구성되고, 특히 강한 자성층(22)과 약한 자성층(24) 사이에 제공된 터널층(23)을 가지도록 구성되며, 특히 터널층(23)으로부터 대향하여, 배리어 층(21, 25)이 상기 강한 자성층(22) 및/또는 상기 약한 자성층(24)에 인접하게 형성되는 것을 특징으로 하는 MRAM 메모리.
- 제 13항 또는 제 15항에 있어서,특히 상기 메모리 소자(20)와의 제 1 콘택팅을 위해, 상기 메모리 소자(20)는 제 1 금속화 영역(13) 상에 형성되고, 특히 제 1 액세스 라인 디바이스(13) 상에 형성되고 및/또는 특히 각각의 경우에 상기 메모리 소자(20)의 제 1 배리어 층(21)이 바닥에 형성되어, 상기 제 1 금속화 영역(13)이 상기 메모리 소자(20)를 가진 상기 재료 영역(30) 바로 아래에 제공되는 것을 특징으로 하는 MRAM 메모리.
- 제 13항 또는 제 15항에 있어서,특히 상기 메모리 소자(20)와의 제 2 콘택팅을 위해, 제 2 금속화 영역(14)이 제공되는데, 특히 각각의 경우에 제 2 액세스 라인 디바이스(14)로서, 및/또는 특히 상기 각각의 메모리 소자(20), 특히 그 각각의 제 2 배리어 층(25)과 접촉되도록 제공되는 것을 특징으로 하는 MRAM 메모리.
- 제 15항에 있어서,상기 제 1 즉 하부 전극 디바이스(43) 및/또는 상기 제 2 즉 상부 전극 디바이스(44)는, 상기 제 1 금속화 영역(13) 및 상기 제 2 금속화 영역(14)과 함께, 하나의 평면에 및/또는 각각의 공통 재료 영역에 놓이도록 형성되는 것을 특징으로 하는 MRAM 메모리.
- 제 15항에 있어서,상기 제 1 즉 하부 전극 디바이스(43) 및/또는 상기 제 2 즉 상부 전극 디바이스(44)는 각각 상기 제 1 금속화 영역(13) 또는 상기 제 2 금속화 영역(14)과 공간적인 횡방향으로 이격되어 형성되는 것을 특징으로 하는 MRAM 메모리.
- 제 15항에 있어서,- 상기 제 1 즉 하부 전극 디바이스(43) 및/또는 상기 제 2 즉 상부 전극 디바이스(44)는 각각 상기 제 1 금속화 영역(13) 및 상기 제 2 금속화 영역(14)으로부터 전기 절연되어 형성되고,- 이를 위해, 특히 전기 절연 스페이서 소자(10f, 50f)는, 상기 제 1 즉 하부 전극 디바이스(43)와 상기 제 1 금속화 영역(13), 그리고 상기 제 2 즉 상부 전극 디바이스(44)와 상기 제 2 금속화 영역(14) 사이의 중간 영역(18, 58)에 제공되는 것을 특징으로 하는 MRAM 메모리.
- 제 15항에 있어서,- 상기 제 1 즉 하부 전극 디바이스(43) 또는 상기 제 2 즉 상부 전극 디바이스(44)는 각각 상기 제 1 금속화 영역(13) 또는 상기 제 2 금속화 영역(14)과 전기 접촉되도록 형성되고,- 이를 위해, 특히 상기 제 1 즉 하부 전극 디바이스(43) 또는 상기 제 2 즉 상부 전극 디바이스(44)는 각각 상기 제 1 금속화 영역(13) 또는 상기 제 2 금속화 영역(14)과 함께, 한 부분 및/또는 일체로 형성되는 것을 특징으로 하는 MRAM 메모리.
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