KR100604762B1 - 액정 디스플레이 패널 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 액정 디스플레이 패널 및 그 제조 방법에 관한 것으로서, 스토리지 캐패시터를 채널 하부에 형성함으로써 개구율을 향상시키는 액정 디스플레이 패널 및 그 제조 방법에 관한 것이다.
본 발명에서는 스토리지 캐패시터가 채널 하부에 위치되므로 캐패시터를 형성하는 상부 전극과 하부 전극과의 컨택을 효율적으로 하는 방법을 제시하였다. 스토리지 캐패시터의 전극 중 하나를 박막 트랜지스터의 채널과 나란히 형성하는 종래 기술에 비하여 본 발명에 따라 형성되는 캐패시터의 전극이 기판에 가깝게 위치되므로 컨택 전극을 한번에 형성하지 않고 여러 번에 걸쳐서 형성하였다.
액정 패널, 하부 기판

Description

액정 디스플레이 패널 및 그 제조 방법{LIQUID CRYSTAL PANEL AND MANUFACTURING METHOD THEREOF}

도 1은 종래 기술에 의한 폴리 실리콘 박막 트랜지스터 액정 디스플레이 패널의 하부기판의 단면도이다.

도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따르는 박막 트랜지스터의 하부 기판 제조 방법을 설명하기 위한 절단면도이다.

도 3은 본 발명의 일 실시예에 의한 박막 트랜지스터의 하부 기판 구조를 설명하기 위한 절단면도이다.

도 4a 내지 도 4f는 본 발명의 일 실시예에 의한 박막 트랜지스터의 제조 공정을 도시하는 절단면도이다.

도 5는 본 발명의 일 실시예에 의한 박막 트랜지스터의 하부 기판 구조를 설명하기 위한 절단면도이다.

도 6a 내지 도 6f는 본 발명의 일 실시예에 의한 박막 트랜지스터의 제조 공정을 도시하는 절단면도이다.

도 7은 본 발명의 일 실시예에 의한 박막 트랜지스터의 하부 기판 구조를 설명하기 위한 절단면도이다.

*** 도면의 주요부분에 대한 부호 설명 ***

101: 투명기판 102: 스토리지 캐패시터 하부 전극

103: 캐패시터 절연막 104: 스토리지 캐패시터 상부 전극

105: 제 1 층간 절연막 106: 박막 트랜지스터 채널

107: 게이트 절연막 108: 게이트 전극

109: 제 2 층간 절연막 121: 제 1 컨택 전극

122: 제 2 컨택 전극 131: 공통 전극

132: 소스 전극 133: 드레인 전극

141: 상부 BM 142: 연결 전극

114: 화소 전극

본 발명은 프로젝션 디스플레이 장치에 사용되는 고온 폴리 실리콘 박막 트랜지스터를 이용한 액정 디스플레이(TFT-LCD) 패널 및 그 제조방법에 관한 것으로, 더욱 상세히 설명하면, 스토리지 캐패시터가 차지하는 광의 비투과 영역을 최소화하여 화면의 개구율을 향상시킬 수 있도록 한 액정 디스플레이 패널 및 그 제조방법에 관한 것이다.

일반적으로 R(빨강), G(초록), B(파랑) 삼원색을 이용해서 디스플레이를 하는 박막 트랜지스터 액정 디스플레이 패널의 각 화소에 상이 표시되는 과정에서 각 화소 사이로 빛 누설이 생겨 다른 화소에 영향을 미치게 되어 선명도가 떨어지게 된다. 이를 해결하기 위해 누설되는 빛을 차단하고 화소의 선명도를 높이기 위하여 빛을 차단하는 블랙매트릭스를 화소 사이에 구비하여 화면의 선명도를 높인다. 또한, 박막 트랜지스터의 채널 부분에 빛이 유입되면 박막 트랜지스터의 채널부에서 광전류가 발생하게 되어 누설전류가 발생하게 되는데, 박막 트랜지스터의 상부와 하부에 블랙매트릭스를 위치하도록 하여 누설전류의 발생을 억제한다.

하지만, 블랙매트릭스의 영역이 넓어지면 화면의 선명도는 높아지지만 휘도는 떨어지게 된다. 박막 트랜지스터 액정 디스플레이의 전체 화면에서 빛을 투과시키는 부분이 차지하는 비율을 개구율이라 하는데, 개구율은 액정 디스플레이 패널의 성능을 결정하는 중요한 요소이다. 영역의 증가는 이러한 개구율의 감소를 가지고 온다.

도 1은 종래 기술에 의한 폴리 실리콘 박막 트랜지스터 액정 디스플레이 패널의 하부기판의 단면도이다. 도 1을 참조해서 설명하면, 박막 트랜지스터 액정 디스플레이 패널의 하부 기판은 투명기판(1)의 상부에 불투명막을 증착하고 패터닝하여 블랙매트릭스(2)를 형성하고, 투명기판(1)과 블랙매트릭스(2)의 상부에 제 1층간 절연막(3)을 증착하고, 절연막(3) 위에 반도체막을 증착하고 패터닝하여 반도체막으로 이루어진 활성층(4)을 형성한다. 또한, 활성층(4)의 상부에 게이트 절 연막(5)을 증착한다. 제 1 층간 절연막(3) 및 게이트 절연막(5)을 개방하여 블랙매트릭스(2)와 접촉하는 컨택홀을 형성하고, 상기 컨택홀에 도전성 물질을 주입하고 패터닝하여 제 1 연결 전극(18)을 형성한다. 또한 게이트 절연막(5) 상부에 도전성 물질을 증착하고 패터닝하여 게이트 전극(6) 및 캐패시터 상부 전극(6')을 형성한다. 이때 제 1 연결 전극(18), 게이트 전극(6) 및 캐패시터 상부 전극(6')은 동일한 재질로 이루어진다. 이후 활성층(4)은 게이트전극 (6) 형성 후 이온주입공정에 의해 불순물이 주입되고 활성화 된다.

제 1 연결 전극(18), 게이트 전극(6), 캐패시터 상부전극(6')과 게이트 절연막(5) 상부에 제 2 층간 절연막(7)을 증착한다. 캐패시터 상부 전극(6')과 게이트 절연막 및 활성층이 액정 셀에 전송된 데이터가 일정 시간 유지되도록 하는 스토리지 캐패시터를 구성한다.

제 2 층간 절연막(7)의 소정 영역을 개방하여 제 1 연결 전극(18) 및 캐패시터 상부 전극(6')과 각각 연결되는 컨택홀을 구비하고, 제 2 층간 절연막 및 게이트 절연막의 소정 영역을 게이트 전극을 사이에 두고 각각 개방하여 활성층과 접촉되는 컨택홀을 형성한다. 형성된 컨택홀에 금속 물질을 충진하여, 제 1 연결전극(18)과 접속하는 제 1 공통 전극(19), 활성층의 소스 영역과 접촉하는 소스 전극(8), 활성층의 드레인 영역과 접촉하는 드레인 전극(8') 및 캐패시터 상부 전극(6')과 접촉하는 제 2 공통 전극(14)을 각각 형성한다.

제 1 공통 전극(19), 소스 전극(8), 드레인 전극(8'), 제 2 연결 전극(14) 및 제 2 층간 절연막(7) 상부를 덮는 제 3 층간 절연막(9)을 층착한 후 평탄화한 다. 평탄화된 제 3 층간 절연막(9)의 소정 영역을 개방하여 드레인 전극(8') 및 제 2 공통 전극(14)와 각각 접속하는 컨택홀을 형성하고, 상기 컨택홀을 도전성 금속으로 충진하여 드레인 전극(8')과 연결되는 제 2 연결 전극(10) 및 광차단재로 충진되고 패턴 형성되는 상부 블랙매트릭스(12)를 형성한다.

다음으로 상부 블랙매트릭스(12), 제 2 연결 전극(10) 및 제 3 층간 절연막(9) 상부에 제 4 층간 절연막()을 층착하고 평탄화한 후 제 2 연결 전극(10)과 접촉하는 컨택홀을 형성한다. 마지막으로 ITO와 같은 투명한 도전성 막을 증착하고 패터닝하여 픽셀 전극(14)을 형성하여 완성한다.

하지만, 상기의 방법으로 구성된 폴리 실리콘 박막 트랜지스터 액정 디스플레이 패널은 많은 장점에도 불구하고 해결되어야 할 몇 가지 문제점을 가지고 있다. 예를 들어 종래의 폴리 실리콘 박막 트랜지스터 액정표시소자에서, 스토리지 캐패시터는 용량을 향상시키기 위해 큰 사이즈의 캐패시터를 형성할 필요가 있다. 이 경우 상기 스토리지 캐패시터는 블랙매트릭스와 함께 백라이트의 빛을 차단하여 화면의 개구율을 떨어뜨리는 문제점이 있으며, 그 결과 개구율이 저하되는 문제점을 초래한다.

특히 최근들어 폴리 실리콘 박막 트랜지스터 액정표시소자는 소형화 및 높은 해상도를 위하여 점차 픽셀 사이즈가 작아지는 추세에 있는바, 이에 따라 스토리지 캐패시터의 소요 면적은 액정표시소자의 개구율에 치명적인 영향을 미치게 되었다.

따라서, 본 발명의 목적은 반사된 빛을 차단하여 선명도를 높이는 블랙매트릭스 하부 영역에 스토리지 캐패시터 하부 전극을 형성하고, 스토리지 캐패시터 하부 전극이 드레인 전극과 활성층의 손실없이 전기적으로 연결되는 컨택 구조를 갖는 액정 디스플레이 패널 및 그 제조 방법을 제시하고자 하는 것이다.

본 발명의 또 다른 목적은 반사된 빛을 차단하여 선명도를 높이는 블랙매트릭스 하부 영역에 스토리지 캐패시터 하부 전극을 형성하고, 스토리지 캐패시터 상부 전극의 단차를 제거하여 높은 항복 전압을 갖는 캐패시터를 구비하는 액정 디스플레이 패널 및 그 제조 방법에 관한 것이다.

본 발명의 상기 목적은 박막 트랜지스터를 스위칭 소자로 구비하는 하부 기판과 공통 전극을 구비하는 상부 기판 사이에 액정 물질을 개재하여 액정 물질 배열을 변화시켜 빛을 투과 또는 차단하는 액정 디스플레이 패널에 있어서, 상기 하부 기판이, 투명 기판과 투명 기판의 상부에 도전성 막으로 증착되고 패터닝되어 형성되는 스토리지 캐패시터 제 1 전극과 상기 투명 기판 및 상기 스토리지 캐패시터 제 1 전극 상에 소정 두께로 증착되는 캐패시터 절연막 및 상기 캐패시터 절연막 상부에 상기 스토리지 캐패시터 제 1 전극과 대향되게 위치되고, 박막 트랜지스터 채널부로 입사되는 빛을 차단하는 불투명한 도전성 물질로 구비되는 캐패시터 제 2 전극으로 구성되는 스토리지 캐패시터와 캐패시터 절연막 및 상기 캐패시터 제 2 전극 상에 증착되는 제 1 층간 절연막과 제 1 층간 절연막 상부에 실리콘과 같은 반도체막으로 패턴 형성되는 박막 트랜지스터 채널과 제 1 층간 절연막 및 상기 박막 트랜지스터 채널을 덮도록 형성되는 게이트 절연막과 게이트 절연막으로부터 상기 캐패시터 제 1 전극 및 제 2 전극까지 각각 컨택홀을 형성하고, 박막 트랜지스터 채널 상부의 상기 게이트 절연막에 제 1 도전성 물질로 패턴 형성되는 게이트 전극과 박막 트랜지스터 채널 상부의 상기 게이트 절연막에 제 1 도전성 물질로 패턴 형성되는 게이트 전극과 게이트 절연막으로부터 상기 캐패시터 제 1 전극 및 제 2 전극까지 각각 컨택홀을 형성하고, 상기 제 1 도전성 물질을 상기 컨택홀에 충진하여 상기 캐패시터 제 1 전극 및 제 2 전극과 각각 전기적으로 접촉하는 제 1 컨택 전극 및 제 2 컨택 전극과 1 컨택 전극, 제 2 컨택 전극, 게이트 전극 및 게이트 절연막 상부에 증착되는 제 2 층간 절연막과 제 2 층간 절연막의 일부 영역을 개방하여 상기 제 1 컨택 전극, 제 2 컨택 전극, 채널의 소스 및 드레인과 각각 연결되는 컨택홀을 형성하고, 상기 컨택홀에 금속을 충진하여 제 1 컨택 전극과 접촉하는 공통 전극, 상기 채널의 소스와 접촉하는 소스 전극, 상기 채널의 드레인 및 상기 제 2 컨택 전극과 동시에 접촉하는 드레인 전극과 공통 전극, 소스 전극, 드레인 전극 및 제 2 층간 절연막 상에 증착되는 제 3 층간 절연막 및 제 3 층간 절연막의 일부 영역을 개방하여 드레인 전극에 접촉하는 컨택홀을 형성하고 상기 드레인 전극과 전기적으로 접촉하는 투명 도전 물질로 구성되는 화소 전극을 구비하는 것을 특징으로 하는 액정 디스플레이 패널에 의해서 달성 가능하다.

본 발명의 상기 목적은 박막 트랜지스터를 스위칭 소자로 구비하는 하부 기판과 공통 전극을 구비하는 상부 기판 사이에 액정 물질을 개재하여 액정 물질 배열을 변화시켜 빛을 투과 또는 차단하는 액정 디스플레이 패널에 있어서, 상기 하부 기판이 투명 기판과 투명 기판의 상부에 도전성 막으로 증착되고 패터닝되어 형성되는 스토리지 캐패시터 제 1 전극과 상기 투명 기판 및 상기 스토리지 캐패시터 제 1 전극 상에 소정 두께로 증착되는 캐패시터 절연막 및 상기 캐패시터 절연막 상부에 상기 스토리지 캐패시터 제 1 전극과 대향되게 위치되고, 박막 트랜지스터 채널부로 입사되는 빛을 차단하는 불투명한 도전성 물질로 구비되는 캐패시터 제 2 전극으로 구성되는 스토리지 캐패시터와 캐패시터 절연막 및 상기 캐패시터 제 2 전극 상에 증착되는 제 1 층간 절연막과 제 1 층간 절연막의 일부 영역을 개봉하여 캐패시터 제 2 전극 및 캐패시터 제 1 전극과 접촉하는 컨택홀을 형성하고, 제 1 층간 절연막 상부에 실리콘과 같은 반도체막으로 패턴 형성되는 박막 트랜지스터 채널과 상기 컨택홀을 상기 박도체막으로 충진하여 상기 캐패시터 제 2 전극 및 캐패시터 제 1 전극과 각각 접촉하는 제 1 컨택 전극 및 제 2 컨택 전극과 제 1 컨택 전극, 제 2 컨택 전극, 박막 트랜지스터 채널 및 제 1 층간 절연막 상부에 증착되는 게이트 절연막과 박막 트랜지스터 채널 상부의 상기 게이트 절연막에 제 1 도전성 물질로 패턴 형성되는 게이트 전극과 게이트 절연막 및 상기 게이트 전극 상부에 증착되는 제 2 층간 절연막과 제 2 층간 절연막으로부터 상기 제 1 컨택 전극 및 제 2 컨택 전극, 상기 채널의 소스 및 드레인에 접촉되는 컨택홀을 각각 형성하고, 도전성 물질을 상기 컨택홀에 충진하여 상기 제 1 컨택 전극과 접촉하는 공통 전극, 상기 소스와 접촉하는 소스 전극, 상기 드레인 및 상기 제 2 컨택 전극과 전기적으로 접촉하는 드레인 전극과 공통 전극, 소스 전극, 드레인 전극 및 제 2 층간 절연막 상에 증착되는 제 3 층간 절연막 및 제 3 층간 절연막의 일부 영역을 개방하여 드레인 전극에 접촉하는 컨택홀을 형성하고 상기 드레인 전극과 전기적으로 접촉하는 투명 도전 물질로 구성되는 화소 전극을 구비하는 것을 특징으로 하는 액정 디스플레이 패널에 의해서도 달성 가능하다.

또한 본 발명의 목적은 박막 트랜지스터를 스위칭 소자로 구비하는 하부 기판과 공통 전극을 구비하는 상부 기판 사이에 액정 물질을 개재하여 액정 물질 배열을 변화시켜 빛을 투과 또는 차단하는 액정 디스플레이 패널에 있어서, 상기 하부 기판이 투명 기판과 투명 기판의 상부에 도전성 막으로 증착되고 패터닝되어 형성되는 스토리지 캐패시터 제 1 전극과 상기 투명 기판 및 상기 스토리지 캐패시터 제 1 전극 상에 소정 두께로 증착되는 캐패시터 절연막 및 상기 캐패시터 절연막 상부에 상기 스토리지 캐패시터 제 1 전극과 대향되게 위치되고, 박막 트랜지스터 채널부로 입사되는 빛을 차단하는 불투명한 도전성 물질로 구비되는 캐패시터 제 2 전극으로 구성되는 스토리지 캐패시터와 캐패시터 절연막 및 상기 캐패시터 제 2 전극 상에 증착되는 제 1 층간 절연막과 제 1 층간 절연막 상부에 반도체막으로 패턴 형성되는 박막 트랜지스터 채널과 박막 트랜지스터 채널 및 상기 제 1 층간 절연막 상부에 증착되는 게이트 절연막과 박막 트랜지스터 채널 상부의 상기 게이트 절연막에 제 1 도전성 물질로 패턴 형성되는 게이트 전극과 게이트 절연막 상의 일부 영역으로부터 상기 캐패시터 제 1 전극 및 상기 캐패시터 제 2 전극까지 개방되는 복수 개 컨택홀과 복수 개 컨택홀을 통하여 상기 캐패시터 제 1 전극 및 제 2 전극의 일부, 게이트 전극 및 게이트 절연막 상부에 형성되는 제 2 층간 절연막과 제 2 층간 절연막으로부터 상기 채널의 소스 및 드레인과 접촉되도록 형성되는 컨택홀과, 도전성 물질을 상기 캐패시터 제 1 전극 및 제 2 전극과 접촉되는 컨택홀 및 상기 소스 및 드레인과 접촉하는 컨택홀에 충진하여 형성되는 상기 캐패시터 제 2 전극과 접촉하는 공통 전극, 상기 소스와 접촉하는 소스 전극, 상기 드레인 및 상기 캐패시터 제 1 전극과 전기적으로 접촉하는 드레인 전극과 공통 전극, 소스 전극, 드레인 전극 및 제 2 층간 절연막 상에 증착되는 제 3 층간 절연막 및 제 3 층간 절연막의 일부 영역을 개방하여 드레인 전극에 접촉하는 컨택홀을 형성하고 상기 드레인 전극과 전기적으로 접촉하는 투명 도전 물질로 구성되는 화소 전극을 구비하는 것을 특징으로 하는 액정 디스플레이 패널에 의해서도 달성 가능하다.

본 발명은 첨부한 도면을 참조하면서, 종래의 기술과 비교하여, 하기의 설명으로부터 좀더 명확하게 이해될 것이다.

도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따르는 박막 트랜지스터의 하부 기판 제조 방법을 설명하기 위한 절단면도이다. 투명 기판(101) 상에 도핑된 폴리 실리콘(Doped Poly-Si) 또는 금속 실리사이드(Metal Silicide)와 같은 도전성 막을 증착한 후 패터닝하여 스토리지 캐패시터 하부 전극(102)을 형성한다. 다음 으로 열산화 또는 화학 기상 증착법(CVD; Chemical Vaporized Deposition)을 이용하여 절연막을 증착하여 캐패시터 절연막(103)을 형성한 후, 캐패시터 절연막(103) 상부에 텅스텐 실리사이드(WSix) 등의 금속 실리사이트막을 증착하고 패터닝하여 박막 트랜지스터의 채널부로 입사되는 빛을 차단하는 하부 BM(Black Matrix) 역할을 함과 동시에 스토리지 캐패시터 상부 전극(104)을 형성한다(도 2a). 따라서 BM(Black Matrix)는 빛을 차단하는 불투명한 특성과 동시에 도전성을 지녀야 하며, 주로 용융점이 높은 금속이나 실리사이드막으로 형성한다.

캐패시터 상부 전극(104) 및 캐패시터 절연막(103) 상부에 제 1 층간 절연막(105)을 증착한 후, 제 1 층간 절연막(105) 상에 폴리 실리콘과 같은 반도체막을 증착 및 패터닝하여 박막 트랜지스터의 채널 영역(106)을 형성한 후, 제 1 층간 절연막(105) 및 채널 영역(106) 상부에 게이트 절연막(107)을 형성한다(도 2b).

채널 영역을 형성하는 방법에 대해 보다 구체적으로 설명하기로 한다. 이에 대한 설명은 도 2의 구조외의 본 발명에서 제안되는 박막 트랜지스터에 적용되는 것이다. 일반적으로 화소 구동용 박막 트랜지스터로는 스위칭 속도를 향상시키기 위하여 채널 영역(106)을 다결정 실리콘(p-Si)으로 형성하는 다결정 실리콘 박막 트랜지스터를 주로 사용하고 있다. 다결정 실리콘 박막은 비정질 실리콘 반도체 박막을 증착시킨 후 이를 다결정 처리를 하는 것으로서, 대략 500 내지 1000℃에서 어닐링하는 고상 결정화 방법(SPC : Solid Phase Crystallization), 대략 400℃ 이하의 저온에서 결정화가 가능하여 용융점이 낮은 기판 사용이 가능한 레이저를 이용한 레이저 결정화법(Laser Crystallization), 금속에 의한 결정 성장 특성 변화 를 이용한 금속 유도 결정화 방법 등을 사용하고 있다. 게이트 전극을 형성한 후에 소스와 드레인을 형성하기 위하여 이온 주입(Ion Implantation)을 통하여 채널 이외의 소스 및 드레인 전극 역할을 하는 부분을 도핑한다. 화소 구동용 박막 트랜지스터는 일반적으로 LDD(Lightly Doped Drain) 구조를 사용한다.

다음으로 스토리지 캐패시터 상부 전극(104) 및 스토리지 캐패시터 하부 전극(102)과 각각 접촉하는 컨택홀을 형성한 후, 도전성 막을 충진하여 스토리지 캐패시터 상부 전극(104) 및 하부 전극(102)을 위한 제 1 컨택 전극(121) 및 제 2 컨택 전극(122)를 형성한다. 이때 제 1 컨택 전극(121) 및 제 2 컨택 전극(122)는 게이트 전극(108)을 구성하는 도전 재료와 동일한 것을 이용하고, 제 1 컨택 전극(121) 및 제 2 컨택 전극(122)을 형성함과 동시에 도전성 재료를 증착하고 패터닝하여 게이트 전극(108)을 형성한다(도 2c).

이후 제 1 컨택 전극(121), 제 2 컨택 전극(122), 게이트 전극(108) 및 게이트 절연막(107)을 덮는 제 2 층간 절연막(109)을 증착한다. 다음으로 제 1 컨택 전극(121), 채널 영역의 소스 영역, 드레인 영역 및 제 2 컨택 전극(122)와 접촉하는 컨택홀을 형성한 후, 각각 컨택홀에 금속을 충진하고 패터닝하여 제 1 컨택 전극(121)과 접촉하는 공통전극(131), 소스 영역과 접촉하는 소스 전극(132), 드레인 영역 및 제 2 컨택 전극(122)와 접촉하는 드레인 전극(133)을 형성한다. 이때 공통전극(131), 소스 전극(132) 및 드레인 전극(133)은 동일한 도전성 금속을 이용하여 충진하는 것이 바람직하다(도 2d).

다음으로 공통전극(131), 소스 전극(132), 드레인 전극(133) 및 제 2 층간 절연막 상부를 덮는 제 3 층간 절연막(111)을 증착한 후 평탄화한다. 평탄화된 제 3 층간 절연막 상에 공통전극(131) 및 드레인 전극(133)과 각각 접촉하는 컨택홀을 형성한 후 금속을 충진하고 패터닝하여 상부 BM(Upper Black Matrix, 141) 및 화소 전극과 연결하기 위한 연결 전극(142)을 형성한다(도 2e).

다음으로 상부 BM(141), 연결 전극(142) 및 제 3 층간 절연막(111) 상부에 제 4 층간 절연막(113)을 증착한 후, 연결 전극(142)과 접촉하는 컨택홀을 형성한 후, 화소 전극(114)을 형성한다(도 2f). 화소 전극은 투명한 도전체로서 통상적으로 ITO(Indium Tin Oxide)로 형성된다.

상기에 제시된 단계 중에서 도 2e 단계에 제시된 연결 전극(142)과 상부 BM(141)을 형성하는 단계는 디스플레이 특성을 향상시키기 위한 것으로서 반드시 필요한 단계는 아니다. 상부 BM은 채널 영역에 입사되는 빛을 차단하는 부가적인 기능을 하는 요소이며, 연결 전극(142)은 드레인 전극(133)과 화소 전극(114)를 연결하는 중간 매개체의 기능을 하게 된다.

도 3은 본 발명의 일 실시예에 의한 박막 트랜지스터의 하부 기판 구조를 설명하기 위한 절단면도로서, 제조 공정은 도 2a 내지 도 2f에 제시된 방법을 그대로 따르고 있다. 도 2f에 제시된 하부 기판 구조와 도 3에 제시된 하부 기판 구조의 차이점은 스토리지 캐패시터 상부 전극을 구성하는 하부 BM(104)이 스토리지 캐패시터 하부 전극(102) 상부 영역에만 형성됨으로써 스토리지 캐패시터 상부 전극에 단차가 형성되지 않는 구성을 갖는 것이다. 따라서 종래 단차를 갖는 스토리지 캐 패시터 상부 전극에 비해 절연 파괴 전압(breakdown voltage)을 높일 수 있는 구조를 지니게 된다.

또 다른 실시예로서, 도 2f 및 도 3에 도시된 하부 기판의 구조에서 캐패시터 상부 전극과 하부 전극의 접촉 방법을 교체함으로써 제시될 수 있다. 즉, 도 2f 및 도 3에서는 캐패시터 하부 전극(102)이 제 2 컨택 전극(122)를 통하여 드레인 전극(133)과 연결되고 캐패시터 상부 전극(104)은 제 1 컨택 전극(121)를 통하여 공통 전극(131)과 연결되는 구조를 제시하였으나, 또 다른 실시예로는 캐패시터 상부 전극(104)이 제 2 컨택 전극(122)을 통하여 드레인 전극(133)과 연결되고, 캐패시터 하부 전극(102)은 제 1 컨택 전극(121)를 통하여 공통 전극(131)과 연결되는 구조를 갖는 액정 패널을 들 수 있다.

도 4a 내지 도 4f는 본 발명의 일 실시예에 의한 박막 트랜지스터의 제조 공정을 도시하는 절단면도이다. 투명 기판(101) 상에 도핑된 폴리 실리콘(Doped Poly-Si) 또는 금속 실리사이드(Metal Silicide)와 같은 도전성 막을 증착한 후 패터닝하여 스토리지 캐패시터 하부 전극(102)을 형성한다. 다음으로 열산화 또는 화학 기상 증착법(CVD; Chemical Vaporized Deposition)을 이용하여 절연막을 증착하여 캐패시터 절연막(103)을 형성한 후, 캐패시터 절연막(103) 상부에 텅스턴 실리사이드(WSix) 등의 금속 실리사이트막을 증착하고 패터닝하여 박막 트랜지스터의 채널부로 입사되는 빛을 차단하는 하부 BM(Black Matrix)(104)을 형성한다. 이때 하부 BM(104)를 도전성 재질로 구성함으로써 동시에 스토리지 캐패시터 상부 전극(104) 기능을 하도록 한다(도 4a).

캐패시터 상부 전극(104) 및 캐패시터 절연막(103) 상부에 제 1 층간 절연막(105)을 증착한 후, 캐패시터 상부 전극(104) 및 하부 전극(102)과 접촉하는 컨택홀을 형성한다. 다음으로 제 1 층간 절연막(105) 상에 폴리 실리콘과 같은 반도체막을 증착함과 동시에 상기에서 형성된 컨택홀에 반도체막을 충진하고 패터닝하여 캐패시터 상부 전극(104)와 접촉하는 제 1 컨택 전극(121) 및 캐패시터 하부 전극(102)와 접촉하는 제 2 컨택 전극(122)을 각각 형성한다. 이와 동시에 제 1 층간 절연막(105) 상에 증착된 폴리 실리콘을 패터닝하여 박막 트랜지스터의 채널 영역(106)을 형성한다(도 4b). 이때 제 1 컨택 전극(121) 및 제 2 컨택 전극(122)은 박막 트랜지스터의 채널 영역(106)을 구성하는 폴리 실리콘을 사용하는 것이 바람직하다.

제 1 컨택 전극(121), 제 2 컨택 전극(122), 채널 영역(106) 및 제 1 층간 절연막(105) 상부에 게이트 절연막(107)을 형성한다. 게이트 절연막(107) 상에 도전성 막을 증착하고 패터닝하여 게이트 전극(108)을 형성한다. 형성된 게이트 절연막(107)과 게이트 전극(108) 상부에 제 2 층간 절연막(109)을 증착시킨다(도 4c).

다음으로 제 2 층간 절연막의 일정 부분이 오픈 되도록 하여, 제 1 컨택 전극(121), 채널 영역의 소스 영역, 드레인 영역 및 제 2 컨택 전극(122)와 접촉하는 컨택홀을 형성한 후, 각각 컨택홀에 금속을 충진하고 패터닝하여 제 1 컨택 전극(121)과 접촉하는 공통전극(131), 소스 영역과 접촉하는 소스 전극(132), 드레인 영역 및 제 2 컨택 전극(122)와 접촉하는 드레인 전극(133)을 형성한다. 이때 공통전극(131), 소스 전극(132) 및 드레인 전극(133)은 동일한 도전성 금속을 이용하여 충진하는 것이 바람직하다(도 4d).

다음으로 공통전극(131), 소스 전극(132), 드레인 전극(133) 및 제 2 층간 절연막 상부를 덮는 제 3 층간 절연막(111)을 증착한 후 평탄화한다. 평탄화된 제 3 층간 절연막 상에 공통전극(131) 및 드레인 전극(133)과 각각 접촉하는 컨택홀을 형성한 후 금속을 충진하고 패터닝하여 상부 BM(Upper Black Matrix, 141) 및 화소 전극과 연결하기 위한 연결 전극(142)을 형성한다(도 4e).

다음으로 상부 BM(141), 연결 전극(142) 및 제 3 층간 절연막(111) 상부에 제 4 층간 절연막(113)을 증착하고 평탄화 한 후, 연결 전극(142)와 접촉하는 컨택홀을 형성한 후, 화소 전극(114)을 형성한다(도 4f).

상기에 제시된 단계 중에서 도 4e 단계에 제시된 연결 전극(142)과 상부 BM(141)을 형성하는 단계는 디스플레이 특성을 향상시키기 위한 것으로서 반드시 필요한 단계는 아니다. 상부 BM은 채널 영역에 입사되는 빛을 차단하는 부가적인 기능을 하는 요소이며, 연결 전극(142)은 드레인 전극(133)과 화소 전극(114)를 연결하는 중간 매개체의 기능을 하게 된다.

도 5는 본 발명의 일 실시예에 의한 박막 트랜지스터의 하부 기판 구조를 설명하기 위한 절단면도로서, 제조 공정은 도 4a 내지 도 4f에 제시된 방법을 그대로 따르고 있다. 도 4f에 제시된 하부 기판 구조와 도 5에 제시된 하부 기판 구조의 차이점은 스토리지 캐패시터 상부 전극을 구성하는 하부 BM(104)가 스토리지 캐패시터 하부 전극(102) 상부 영역에만 형성됨으로써 스토리지 캐패시터 상부 전극에 단차가 형성되지 않는 구성을 갖는 것이다. 따라서 종래 단차를 갖는 스토리지 캐패시터 상부 전극에 비해 항복 전압(break through voltage)을 높일 수 있는 구조를 지니게 된다.

또 다른 실시예로서, 도 4f 및 도 5에 도시된 하부 기판의 구조에서 캐패시터 상부 전극과 하부 전극의 접촉 방법을 교체함으로써 제시될 수 있다. 즉, 도 4f 및 도 5에서는 캐패시터 하부 전극(102)이 제 2 컨택 전극(122)을 통하여 드레인 전극(133)과 연결되고 캐패시터 상부 전극(104)은 제 1 컨택 전극(121)을 통하여 공통 전극(131)과 연결되는 구조를 제시하였으나, 또 다른 실시예로는 캐패시터 상부 전극(104)이 제 2 컨택 전극(122)을 통하여 드레인 전극(133)과 연결되고, 캐패시터 하부 전극(102)은 제 1 컨택 전극(121)을 통하여 공통 전극(131)과 연결되는 구조를 갖는 액정 패널을 들 수 있다.

도 6a 내지 도 6f는 본 발명의 일 실시예에 의한 박막 트랜지스터의 제조 공정을 도시하는 절단면도이다. 투명 기판(101) 상에 도핑된 폴리 실리콘(Doped Poly-Si) 또는 금속 실리사이드(Metal Silicide)와 같은 도전성 막을 증착한 후 패터링하여 스토리지 캐패시터 하부 전극(102)을 형성한다. 다음으로 열산화 또는 화학 기상 증착법(CVD; Chemical Vaporized Deposition)을 이용하여 절연막을 증착하여 캐패시터 절연막(103)을 형성한 후, 캐패시터 절연막(103) 상부에 텅스턴 실리사이드(WSix) 등의 금속 실리사이트막을 증착하고 패터닝하여 박막 트랜지스터의 채널부로 입사되는 빛을 차단하는 하부 BM(Black Matrix)(104)을 형성한다. 이때 하부 BM(104)를 도전성 재질로 구성함으로써 하부 BM의 역할과 동시에 스토리지 캐패시터 상부 전극(104) 기능을 하도록 한다(도 6a).

캐패시터 상부 전극(104) 및 캐패시터 절연막(103) 상부에 제 1 층간 절연막(105)을 증착한 후, 제 1 층간 절연막(105) 상에 폴리 실리콘과 같은 반도체막을 증착 및 패터닝하여 박막 트랜지스터의 채널 영역(106)을 형성한 후, 제 1 층간 절연막(105) 및 채널 영역(106) 상부에 게이트 절연막(107)을 형성한다(도 6b).

채널 영역(106) 상부의 게이트 절연막(107) 상에 도전성 막을 증착하고 패터닝하여 게이트 전극(108)을 형성한 후, 캐패시터 상부 전극(104) 및 캐패시터 하부 전극(102)의 일정 부분이 개방되도록 컨택홀을 형성한다. 게이트 절연막(107), 게이트 전극 및 형성된 컨택홀을 덮도록 제 2 층간 절연막(109)을 증착시킨다(도 6c).

다음으로 제 2 층간 절연막(109)의 일정 부분이 오픈 되도록 하여, 캐패시터 상부 전극(104), 박막 트랜지스터 채널의 소스 영역, 드레인 영역 및 캐패시터 하부 전극(102)과 각각 접촉하는 컨택홀을 형성한 후, 컨택홀에 금속을 충진하고 패터닝하여 캐패시터 상부 전극(104)와 접촉하는 공통전극(131), 소스 영역과 접촉하는 소스 전극(132), 드레인 영역 및 캐패시터 하부 전극(102)와 접촉하는 드레인 전극(133)을 형성한다. 이때 공통전극(131), 소스 전극(132) 및 드레인 전극(133)은 동일한 도전성 금속을 이용하여 충진하는 것이 바람직하다(도 6d).

본 발명에서는 도 6c에서 제시된 공정 단계에서 게이트 산화막(107)을 형성한 후에 캐패시터 제 1 전극(102) 및 캐패시터 제 2 전극(104)을 오픈하기 위한 오픈 공정이 한 번 실시되고, 도 6d에서 제 2 층간 절연막(109)을 형성한 후에 캐패시터 제 1 전극(102) 및 캐패시터 제 2 전극(104)을 오픈하기 위한 두 번째의 오픈 공정이 실시되는데 이는 제 1 층간 절연막과 제 2 층간 절연막이 적층된 상태에서 한 번의 오픈 공정으로 캐패시터 제 1 전극(102) 및 캐패시터 제 2 전극(104)과 접촉하는 컨택홀을 원할하게 형성할 수 없기 때문이다.

다음으로 공통전극(131), 소스 전극(132), 드레인 전극(133) 및 제 2 층간 절연막 상부를 덮는 제 3 층간 절연막(111)을 증착한 후 평탄화한다. 평탄화된 제 3 층간 절연막 상에 공통전극(131) 및 드레인 전극(133)과 각각 접촉하는 컨택홀을 형성한 후 금속을 충진하고 패터닝하여 상부 BM(Upper Black Matrix, 141) 및 화소 전극과 연결하기 위한 연결 전극(142)을 형성한다(도 6e).

다음으로 상부 BM(141), 연결 전극(142) 및 제 3 층간 절연막(111) 상부에 제 4 층간 절연막(113)을 증착한 후, 연결 전극(142)와 접촉하는 컨택홀을 형성한 후, 화소 전극(114)을 형성한다(도 6f).

상기에 제시된 단계 중에서 도 6e 단계에 제시된 연결 전극(142)과 상부 BM(141)을 형성하는 단계는 디스플레이 특성을 향상시키기 위한 것으로서 반드시 필요한 단계는 아니다. 상부 BM은 채널 영역에 입사되는 빛을 차단하는 부가적인 기능을 하는 요소이며, 연결 전극(142)은 드레인 전극(133)과 화소 전극(114)를 연결하는 중간 매개체의 기능을 하게 된다.

도 7은 본 발명의 일 실시예에 의한 박막 트랜지스터의 하부 기판 구조를 설명하기 위한 절단면도로서, 제조 공정은 도 6a 내지 도 6f에 제시된 방법을 그대로 따르고 있다. 도 6f에 제시된 하부 기판 구조와 도 7에 제시된 하부 기판 구조의 차이점은 스토리지 캐패시터 상부 전극을 구성하는 하부 BM(104)가 스토리지 캐패시터 하부 전극(102) 상부 영역에만 형성됨으로써 스토리지 캐패시터 상부 전극에 단차가 형성되지 않는 구성을 갖는 것이다. 따라서 종래 단차를 갖는 스토리지 캐패시터 상부 전극에 비해 절연 파괴 전압(breakdown voltage)을 높일 수 있는 구조를 지니게 된다.

또 다른 실시예로서, 도 6f 및 도 7에 도시된 하부 기판의 구조에서 캐패시터 상부 전극과 하부 전극의 접촉 방법을 교체함으로써 제시될 수 있다. 즉, 도 6f 및 도 7에서는 캐패시터 하부 전극(102)이 드레인 전극(133)과 연결되고 캐패시터 상부 전극(104)은 공통 전극(131)과 연결되는 구조를 제시하였으나, 또 다른 실시예로는 캐패시터 상부 전극(104)이 드레인 전극(133)과 연결되고, 캐패시터 하부 전극(102)은 공통 전극(131)과 연결되는 구조를 갖는 액정 패널을 들 수 있다.

상기에 제시된 제조 방법에 의해 제조된 박막 트랜지스터 하부 기판은 상부 기판과 합착된 후, 액정이 주입을 완료하면 박막 트랜지스터 액정 기판이 완성된다.

본 발명에 따른 액정 디스플레이 패널 및 그 제조방법에 의하면, 박막 트랜지스터의 채널 영역으로 입사되는 빛을 차단하여 선명도를 높이는 블랙매트릭스와 스토리지 캐패시터를 박막 트랜지스터의 채널 하단부에 구성하고, 스토리지 캐패시터의 상단에 액정셀을 제어하는 박막 트랜지스터를 형성하여 블랙매트릭스와 박막 트랜지스터에 의해 빛이 차단되는 면적을 줄여 전체화면에서 빛을 발하는 영역이 차지하는 비율인 개구율을 향상시킨다. 따라서, 개구율의 향상으로 인하여 박막 트랜지스터 액정 디스플레이 패널의 선명도와 상관없이 밝기를 향상시켜 고화질의 액정 패널을 이용하는 디스플레이 장치를 제조할 수 있게 되었다.

종래 기술에서는 스토리지 캐패시터 전극 중 하나를 박막 트랜지스터의 채널과 나란히 형성하였으나, 본 발명에 따른 액정 패널의 캐패시터 전극은 박막 트랜지스터의 채널 하부, 즉 투명 기판에 가깝게 위치하는 액정 패널을 제시하였다. 따라서 본 발명에 따른 액정 패널에 형성되는 캐패시터 전극은 박막 트랜지스터의 채널 영역의 손상없이 컨택을 형성하기 위해서 적어도 두 번에 나누어 컨택홀을 형성하고, 이에 충진되는 금속 재질을 도 2f 및 도 3의 실시예에서는 게이트 전극을 형성하는 물질과 동일한 물질을 충진하고 게이트 전극을 제조하는 공정의 일부로서 형성하였으며, 도 4f 및 도 5의 실시예에서는 채널을 형성하는 폴리 실리콘을 충진하고 채널을 제조하는 공정의 일부로서 형성하였으며, 도 6f 및 도 7의 실시예에서는 소스 전극 및 드레인 전극을 형성하는 금속을 충진하고 소스 전극 및 드레인 전극을 제조하는 공정의 일부로서 형성하였다. 따라서 캐패시터 전극과의 컨택을 형성하는데 부가되는 공정을 최소화하여 패널 생산시 리드 타임을 줄일 수 있게 하였다.

또한 본 발명에 제시된 액정 패널은 스토리지 캐패시터 상부 전극의 단차가 없도록 함으로써 절연 파괴 전압이 높은 캐패시터를 구비하는 액정 디스플레이 패널을 제시할 수 있게 되었다.

여기에 기술된 본 발명의 실시예에 대해 여러 가지 변형이 본 발명을 실현하는데 있어 채용될 수 있는 것으로 이해되어져야 한다. 따라서, 다음의 청구범위가 본 발명의 범위를 규정하는 것으로, 그리고 이들 청구범위 내의 방법 및 구성들 그리고 그들의 등가적인 것들이 청구범위에 의해 포함되는 것으로 의도된다.

Claims (18)

  1. 박막 트랜지스터를 스위칭 소자로 구비하는 하부 기판과 공통 전극을 구비하는 상부 기판 사이에 액정 물질을 개재하여 액정 물질 배열을 변화시켜 빛을 투과 또는 차단하는 액정 디스플레이 패널에 있어서, 상기 하부 기판이,
    투명 기판;
    상기 투명 기판의 상부에 도전성 막으로 증착되고 패터닝되어 형성되는 스토리지 캐패시터 제 1 전극과 상기 투명 기판 및 상기 스토리지 캐패시터 제 1 전극 상에 증착되는 캐패시터 절연막 및 상기 캐패시터 절연막 상부에 상기 스토리지 캐패시터 제 1 전극과 대향되게 위치되고, 입사되는 빛을 차단하는 불투명한 도전성 물질로 구비되는 캐패시터 제 2 전극으로 구성되는 스토리지 캐패시터;
    상기 캐패시터 절연막 및 상기 캐패시터 제 2 전극 상에 증착되는 제 1 층간 절연막;
    상기 제 1 층간 절연막 상부에 반도체막으로 패턴 형성되는 박막 트랜지스터 채널;
    상기 제 1 층간 절연막 및 상기 박막 트랜지스터 채널을 덮도록 형성되는 게이트 절연막;
    상기 박막 트랜지스터 채널 상부의 상기 게이트 절연막에 제 1 도전성 물질로 패턴 형성되는 게이트 전극;
    상기 게이트 절연막으로부터 상기 캐패시터 제 1 전극 및 제 2 전극까지 각각 컨택홀을 형성하고, 상기 제 1 도전성 물질을 상기 컨택홀에 충진하여 상기 캐패시터 제 1 전극 및 제 2 전극과 각각 전기적으로 접촉하는 제 1 컨택 전극 및 제 2 컨택 전극;
    상기 1 컨택 전극, 제 2 컨택 전극, 게이트 전극 및 게이트 절연막 상부에 증착되는 제 2 층간 절연막;
    상기 제 2 층간 절연막의 일부를 개방하여 상기 제 1 컨택 전극, 제 2 컨택 전극, 채널의 소스 및 드레인과 각각 연결되는 컨택홀을 형성하고, 상기 컨택홀에 금속을 충진함으로써 형성되는 제 1 컨택 전극과 접촉하는 공통 전극, 상기 채널의 소스와 접촉하는 소스 전극, 상기 채널의 드레인 및 상기 제 2 컨택 전극과 동시에 접촉하는 드레인 전극;
    상기 공통 전극, 소스 전극, 드레인 전극 및 제 2 층간 절연막 상에 증착되는 제 3 층간 절연막; 및
    상기 제 3 층간 절연막의 일부를 개방하여 드레인 전극에 접촉하는 컨택홀을 형성하고 상기 드레인 전극과 전기적으로 접촉하는 투명 도전 물질로 구성되는 화소 전극을 구비하는 것을 특징으로 하는 액정 디스플레이 패널.
  2. 박막 트랜지스터를 스위칭 소자로 구비하는 하부 기판과 공통 전극을 구비하는 상부 기판 사이에 액정 물질을 개재하여 액정 물질 배열을 변화시켜 빛을 투과 또는 차단하는 액정 디스플레이 패널에 있어서, 상기 하부 기판이,
    투명 기판;
    상기 투명 기판의 상부에 도전성 막으로 증착되고 패터닝되어 형성되는 스토리지 캐패시터 제 2 전극과 상기 투명 기판 및 상기 스토리지 캐패시터 제 2 전극 상에 증착되는 캐패시터 절연막 및 상기 캐패시터 절연막 상부에 상기 스토리지 캐패시터 제 2 전극과 대향되게 위치되고, 입사되는 빛을 차단하는 불투명한 도전성 물질로 구비되는 캐패시터 제 1 전극으로 구성되는 스토리지 캐패시터;
    상기 캐패시터 절연막 및 상기 캐패시터 제 1 전극 상에 증착되는 제 1 층간 절연막;
    상기 제 1 층간 절연막 상부에 반도체막으로 패턴 형성되는 박막 트랜지스터 채널;
    상기 제 1 층간 절연막 및 상기 박막 트랜지스터 채널을 덮도록 형성되는 게이트 절연막;
    상기 박막 트랜지스터 채널 상부의 상기 게이트 절연막에 제 1 도전성 물질로 패턴 형성되는 게이트 전극;
    상기 게이트 절연막으로부터 상기 캐패시터 제 2 전극 및 제 1 전극까지 각각 컨택홀을 형성하고, 상기 제 1 도전성 물질을 상기 컨택홀에 충진함으로써 형성되는 상기 캐패시터 제 2 전극 및 제 1 전극과 각각 전기적으로 접촉하는 제 1 컨택 전극 및 제 2 컨택 전극;
    상기 1 컨택 전극, 제 2 컨택 전극, 게이트 전극 및 게이트 절연막 상부에 증착되는 제 2 층간 절연막;
    상기 제 2 층간 절연막의 일부를 개방하여 상기 제 1 컨택 전극, 제 2 컨택 전극, 채널의 소스 및 드레인과 각각 연결되는 컨택홀을 형성하고, 상기 컨택홀에 금속을 충진하여 제 1 컨택 전극과 접촉하는 공통 전극, 상기 채널의 소스와 접촉하는 소스 전극, 상기 채널의 드레인 및 상기 제 2 컨택 전극과 동시에 접촉하는 드레인 전극;
    상기 공통 전극, 소스 전극, 드레인 전극 및 제 2 층간 절연막 상에 증착되는 제 3 층간 절연막; 및
    상기 제 3 층간 절연막의 일부를 개방하여 드레인 전극에 접촉하는 컨택홀을 형성하고 상기 드레인 전극과 전기적으로 접촉하는 투명 도전 물질로 구성되는 화소 전극을 구비하는 것을 특징으로 하는 액정 디스플레이 패널.
  3. 제 1항 또는 제 2항에 있어서,
    상기 제 3 층간 절연막의 일부를 개방하여 공통 전극에 접촉하는 컨택홀을 형성하고, 상기 컨택홀에 충진되어 상기 공통 전극과 전기적으로 접촉되며 산란되는 빛을 차단하도록 패턴 형성되는 광 차단막을 더 구비하는 것을 특징으로 하는 액정 디스플레이 패널.
  4. 제 1항에 있어서,
    상기 캐패시터 제 2 전극은 상기 캐패시터 제 1 전극의 상부 영역 내에서만 형성되는 것을 특징으로 하는 액정 디스플레이 패널.
  5. 제 2항에 있어서,
    상기 캐패시터 제 1 전극은 상기 캐패시터 제 2 전극의 상부 영역 내에서만 형성되는 것을 특징으로 하는 액정 디스플레이 패널.
  6. 박막 트랜지스터를 스위칭 소자로 구비하는 하부 기판과 공통 전극을 구비하는 상부 기판 사이에 액정 물질을 개재하여 액정 물질 배열을 변화시켜 빛을 투과 또는 차단하는 액정 디스플레이 패널에 있어서, 상기 하부 기판이,
    투명 기판;
    상기 투명 기판의 상부에 도전성 막으로 증착되고 패터닝되어 형성되는 스토리지 캐패시터 제 1 전극과 상기 투명 기판 및 상기 스토리지 캐패시터 제 1 전극 상에 증착되는 캐패시터 절연막 및 상기 캐패시터 절연막 상부에 상기 스토리지 캐패시터 제 1 전극과 대향되게 위치되고, 입사되는 빛을 차단하는 불투명한 도전성 물질로 구비되는 캐패시터 제 2 전극으로 구성되는 스토리지 캐패시터;
    상기 캐패시터 절연막 및 상기 캐패시터 제 2 전극 상에 증착되는 제 1 층간 절연막;
    상기 제 1 층간 절연막 상부에 반도체막으로 패턴 형성되는 박막 트랜지스터 채널;
    상기 제 1 층간 절연막의 일부를 개봉하여 캐패시터 제 2 전극 및 캐패시터 제 1 전극과 접촉하는 컨택홀 및 상기 컨택홀을 상기 반도체막으로 충진함으로써 형성되는 상기 캐패시터 제 2 전극 및 캐패시터 제 1 전극과 각각 접촉하는 제 1 컨택 전극 및 제 2 컨택 전극;
    상기 제 1 컨택 전극, 제 2 컨택 전극, 박막 트랜지스터 채널 및 제 1 층간 절연막 상부에 증착되는 게이트 절연막;
    상기 박막 트랜지스터 채널 상부의 상기 게이트 절연막에 제 1 도전성 물질로 패턴 형성되는 게이트 전극;
    상기 게이트 절연막 및 상기 게이트 전극 상부에 증착되는 제 2 층간 절연막;
    상기 제 2 층간 절연막으로부터 상기 제 1 컨택 전극 및 제 2 컨택 전극, 상기 채널의 소스 및 드레인에 접촉되는 컨택홀을 각각 형성하고, 도전성 물질을 상기 컨택홀에 충진하여 상기 제 1 컨택 전극과 접촉하는 공통 전극, 상기 소스와 접촉하는 소스 전극, 상기 드레인 및 상기 제 2 컨택 전극과 전기적으로 접촉하는 드레인 전극;
    상기 공통 전극, 소스 전극, 드레인 전극 및 제 2 층간 절연막 상에 증착되는 제 3 층간 절연막; 및
    상기 제 3 층간 절연막의 일부를 개방하여 드레인 전극에 접촉하는 컨택홀을 형성하고 상기 드레인 전극과 전기적으로 접촉하는 투명 도전 물질로 구성되는 화소 전극을 구비하는 것을 특징으로 하는 액정 디스플레이 패널.
  7. 박막 트랜지스터를 스위칭 소자로 구비하는 하부 기판과 공통 전극을 구비하는 상부 기판 사이에 액정 물질을 개재하여 액정 물질 배열을 변화시켜 빛을 투과 또는 차단하는 액정 디스플레이 패널에 있어서, 상기 하부 기판이,
    투명 기판;
    상기 투명 기판의 상부에 도전성 막으로 증착되고 패턴되어 형성되는 스토리지 캐패시터 제 2 전극과 상기 투명 기판 및 상기 스토리지 캐패시터 제 2 전극 상에 증착되는 캐패시터 절연막 및 상기 캐패시터 절연막 상부에 상기 스토리지 캐패시터 제 2 전극과 대향되게 위치되고, 입사되는 빛을 차단하는 불투명한 도전성 물질로 구비되는 캐패시터 제 1 전극으로 구성되는 스토리지 캐패시터;
    상기 캐패시터 절연막 및 상기 캐패시터 제 1 전극 상에 증착되는 제 1 층간 절연막;
    상기 제 1 층간 절연막 상부에 반도체막으로 패턴 형성되는 박막 트랜지스터 채널;
    상기 제 1 층간 절연막의 일부를 개방하여 캐패시터 제 1 전극 및 캐패시터 제 2 전극과 접촉하는 컨택홀 및 상기 컨택홀을 상기 도핑된 실리콘으로 충진하여 상기 캐패시터 제 1 전극 및 캐패시터 제 2 전극과 각각 접촉하는 제 1 컨택 전극 및 제 2 컨택 전극;
    상기 제 1 컨택 전극, 제 2 컨택 전극, 박막 트랜지스터 채널 및 제 1 층간 절연막 상부에 증착되는 게이트 절연막;
    상기 박막 트랜지스터 채널 상부의 상기 게이트 절연막에 제 1 도전성 물질로 패턴 형성되는 게이트 전극;
    상기 게이트 절연막 및 상기 게이트 전극 상부에 증착되는 제 2 층간 절연막;
    상기 제 2 층간 절연막으로부터 상기 제 1 컨택 전극 및 제 2 컨택 전극, 상기 채널의 소스 및 드레인에 접촉되는 컨택홀을 각각 형성하고, 도전성 물질을 상기 컨택홀에 충진하여 형성되는 상기 제 1 컨택 전극과 접촉하는 공통 전극, 상기 소스와 접촉하는 소스 전극, 상기 드레인 및 상기 제 2 컨택 전극과 전기적으로 접촉하는 드레인 전극;
    상기 공통 전극, 소스 전극, 드레인 전극 및 제 2 층간 절연막 상에 증착되는 제 3 층간 절연막; 및
    상기 제 3 층간 절연막의 일부를 개방하여 드레인 전극에 접촉하는 컨택홀을 형성하고 상기 드레인 전극과 전기적으로 접촉하는 투명 도전 물질로 구성되는 화소 전극을 구비하는 것을 특징으로 하는 액정 디스플레이 패널.
  8. 제 6항 또는 제 7항에 있어서,
    상기 제 3 층간 절연막의 일부를 형성하고, 상기 컨택홀에 충진되어 상기 공통 전극과 전기적으로 접촉되며 산란되는 빛을 차단하도록 패턴 형성되는 광 차단막을 더 구비하는 것을 특징으로 하는 액정 디스플레이 패널.
  9. 제 6항에 있어서,
    상기 캐패시터 제 2 전극은 상기 캐패시터 제 1 전극의 상부 영역 내에서만 형성되는 것을 특징으로 하는 액정 디스플레이 패널.
  10. 제 7항에 있어서,
    상기 캐패시터 제 1 전극은 상기 캐패시터 제 2 전극의 상부 영역 내에서만 형성되는 것을 특징으로 하는 액정 디스플레이 패널.
  11. 박막 트랜지스터를 스위칭 소자로 구비하는 하부 기판과 공통 전극을 구비하는 상부 기판 사이에 액정 물질을 개재하여 액정 물질 배열을 변화시켜 빛을 투과 또는 차단하는 액정 디스플레이 패널에 있어서, 상기 하부 기판이,
    투명 기판;
    상기 투명 기판의 상부에 도전성 막으로 증착되고 패터닝되어 형성되는 스토리지 캐패시터 제 1 전극과 상기 투명 기판 및 상기 스토리지 캐패시터 제 1 전극 상에 증착되는 캐패시터 절연막 및 상기 캐패시터 절연막 상부에 상기 스토리지 캐패시터 제 1 전극과 대향되게 위치되고, 입사되는 빛을 차단하는 불투명한 도전성 물질로 형성되는 캐패시터 제 2 전극으로 구성되는 스토리지 캐패시터;
    상기 캐패시터 절연막 및 상기 캐패시터 제 2 전극 상에 증착되는 제 1 층간 절연막;
    상기 제 1 층간 절연막 상부에 반도체막으로 패턴 형성되는 박막 트랜지스터 채널;
    상기 박막 트랜지스터 채널 및 상기 제 1 층간 절연막 상부에 증착되는 게이트 절연막;
    상기 박막 트랜지스터 채널 상부의 상기 게이트 절연막에 제 1 도전성 물질로 패턴 형성되는 게이트 전극;
    상기 게이트 절연막 상의 일부 영역으로부터 상기 캐패시터 제 1 전극 및 상기 캐패시터 제 2 전극까지 개방되는 복수 개 컨택홀;
    상기 복수 개 컨택홀을 통하여 상기 캐패시터 제 1 전극 및 제 2 전극의 일부, 게이트 전극 및 게이트 절연막 상부에 형성되는 제 2 층간 절연막;
    상기 제 2 층간 절연막으로부터 상기 채널의 소스 및 드레인과 접촉되도록 형성되는 컨택홀과, 도전성 물질을 상기 캐패시터 제 1 전극 및 제 2 전극과 접촉되는 컨택홀 및 상기 소스 및 드레인과 접촉하는 컨택홀에 충진하여 형성되는 상기 캐패시터 제 2 전극과 접촉하는 공통 전극, 상기 소스와 접촉하는 소스 전극, 상기 드레인 및 상기 캐패시터 제 1 전극과 전기적으로 접촉하는 드레인 전극;
    상기 공통 전극, 소스 전극, 드레인 전극 및 제 2 층간 절연막 상에 증착되는 제 3 층간 절연막; 및
    상기 제 3 층간 절연막의 일부를 개방하여 드레인 전극에 접촉하는 컨택홀을 형성하고 상기 드레인 전극과 전기적으로 접촉하는 투명 도전 물질로 구성되는 화소 전극을 구비하는 것을 특징으로 하는 액정 디스플레이 패널.
  12. 박막 트랜지스터를 스위칭 소자로 구비하는 하부 기판과 공통 전극을 구비하는 상부 기판 사이에 액정 물질을 개재하여 액정 물질 배열을 변화시켜 빛을 투과 또는 차단하는 액정 디스플레이 패널에 있어서, 상기 하부 기판이,
    투명 기판;
    상기 투명 기판의 상부에 도전성 막으로 증착되고 패터닝되어 형성되는 스토리지 캐패시터 제 2 전극과 상기 투명 기판 및 상기 스토리지 캐패시터 제 2 전극 상에 증착되는 캐패시터 절연막 및 상기 캐패시터 절연막 상부에 상기 스토리지 캐패시터 제 2 전극과 대향되게 위치되고, 산란되는 빛을 흡수하는 도전성 물질로 구비되는 캐패시터 제 1 전극으로 구성되는 스토리지 캐패시터;
    상기 캐패시터 절연막 및 상기 캐패시터 제 1 전극 상에 증착되는 제 1 층간 절연막;
    상기 제 1 층간 절연막 상부에 도핑된 실리콘으로 패턴 형성되는 박막 트랜지스터 채널;
    상기 박막 트랜지스터 채널 및 상기 제 1 층간 절연막 상부에 증착되는 게이트 절연막;
    상기 박막 트랜지스터 채널 상부의 상기 게이트 절연막에 제 1 도전성 물질로 패턴 형성되는 게이트 전극;
    상기 게이트 절연막 상의 일부 영역으로부터 상기 캐패시터 제 1 전극 및 상기 캐패시터 제 2 전극까지 개방되는 복수 개 컨택홀;
    상기 복수 개 컨택홀을 통하여 상기 캐패시터 제 1 전극 및 제 2 전극의 일부, 게이트 전극 및 게이트 절연막 상부에 형성되는 제 2 층간 절연막;
    상기 제 2 층간 절연막으로부터 상기 채널의 소스 및 드레인과 접촉되도록 형성되는 컨택홀과 도전성 물질을 상기 캐패시터 제 1 전극 및 제 2 전극과 접촉되는 컨택홀 및 상기 소스 및 드레인과 접촉하는 컨택홀에 충진하여 형성되는 상기 캐패시터 제 1 전극과 접촉하는 공통 전극, 상기 소스와 접촉하는 소스 전극, 상기 드레인 및 상기 캐패시터 제 2 전극과 전기적으로 접촉하는 드레인 전극;
    상기 공통 전극, 소스 전극, 드레인 전극 및 제 2 층간 절연막 상에 증착되는 제 3 층간 절연막; 및
    상기 제 3 층간 절연막의 일부를 개방하여 드레인 전극에 접촉하는 컨택홀을 형성하고 상기 드레인 전극과 전기적으로 접촉하는 투명 도전 물질로 구성되는 화소 전극을 구비하는 것을 특징으로 하는 액정 디스플레이 패널.
  13. 제 11항 또는 제 12항에 있어서,
    상기 제 3 층간 절연막의 일부를 개방하여 공통 전극에 접촉하는 컨택홀을 형성하고, 상기 컨택홀에 충진되어 상기 공통 전극과 전기적으로 접촉되며 산란되는 빛을 차단하도록 패턴 형성되는 광 차단막을 더 구비하는 것을 특징으로 하는 액정 디스플레이 패널.
  14. 제 11항에 있어서,
    상기 캐패시터 제 2 전극은 상기 캐패시터 제 1 전극의 상부 영역 내에서만 형성되는 것을 특징으로 하는 액정 디스플레이 패널.
  15. 제 12항에 있어서,
    상기 캐패시터 제 1 전극은 상기 캐패시터 제 2 전극의 상부 영역 내에서만 형성되는 것을 특징으로 하는 액정 디스플레이 패널.
  16. 박막 트랜지스터를 스위칭 소자로 구비하는 하부 기판과 공통 전극을 구비하는 상부 기판 사이에 액정 물질을 개재하여 액정 물질 배열을 변화시켜 빛을 투과 또는 차단하는 액정 디스플레이 패널의 제조 방법에 있어서, 상기 하부 기판을 형성하는 단계가,
    투명 기판 상부에 도전성 막으로 증착되고 패터닝되어 형성되는 스토리지 캐패시터 제 1 전극과 상기 투명 기판 및 상기 스토리지 캐패시터 제 1 전극 상에 증착되는 캐패시터 절연막 및 상기 캐패시터 절연막 상부에 상기 스토리지 캐패시터 제 1 전극과 대향되게 위치되고, 입사되는 빛을 차단하는 불투명한 도전성 물질로 구비되는 캐패시터 제 2 전극으로 구성되는 스토리지 캐패시터를 형성하는 제 1 단계;
    상기 캐패시터 절연막 및 상기 캐패시터 제 2 전극 상에 제 1 층간 절연막을 증착하는 제 2단계;
    상기 제 1 층간 절연막 상부에 반도체막을 증착하고 패턴하여 박막 트랜지스터 채널을 형성하는 제 3단계;
    상기 제 1 층간 절연막 및 상기 박막 트랜지스터 채널을 덮는 게이트 절연막을 형성하는 제 4단계;
    상기 게이트 절연막으로부터 상기 캐패시터 제 1 전극 및 제 2 전극까지 각각 컨택홀을 형성하는 제 5단계;
    상기 박막 트랜지스터 채널 상부의 상기 게이트 절연막에 제 1 도전성 물질로 게이트 전극을 패턴 형성하고, 상기 제 1 도전성 물질을 형성된 상기 컨택홀에 충진하여 상기 캐패시터 제 1 전극 및 제 2 전극과 각각 전기적으로 접촉하는 제 1 컨택 전극 및 제 2 컨택 전극형성하는 제 6단계;
    상기 1 컨택 전극, 제 2 컨택 전극, 게이트 전극 및 게이트 절연막 상부에 제 2 층간 절연막을 증착하는 제 7단계;
    상기 제 2 층간 절연막의 일부를 개방하여 상기 제 1 컨택 전극, 제 2 컨택 전극, 채널의 소스 및 드레인과 각각 연결되는 컨택홀을 형성하고, 상기 컨택홀에 금속을 충진하여 제 1 컨택 전극과 접촉하는 공통 전극, 상기 채널의 소스와 접촉하는 소스 전극, 상기 채널의 드레인 및 상기 제 2 컨택 전극과 동시에 접촉하는 드레인 전극을 형성하는 제 8단계;
    상기 공통 전극, 소스 전극, 드레인 전극 및 제 2 층간 절연막 상에 제 3 층간 절연막을 증착시키는 제 9단계; 및
    상기 제 3 층간 절연막의 일부를 개방하여 드레인 전극에 접촉하는 컨택홀을 형성하고 상기 드레인 전극과 전기적으로 접촉하는 투명 도전 물질로 구성되는 화소 전극을 형성하는 제 10단계로 구비되는 것을 특징으로 하는 액정 디스플레이 패널 제조 방법.
  17. 박막 트랜지스터를 스위칭 소자로 구비하는 하부 기판과 공통 전극을 구비하는 상부 기판 사이에 액정 물질을 개재하여 액정 물질 배열을 변화시켜 빛을 투과 또는 차단하는 액정 디스플레이 패널의 제조 방법에 있어서, 상기 하부 기판을 형성하는 단계가,
    투명 기판 상부에 도전성 막으로 증착되고 패터닝되어 형성되는 스토리지 캐패시터 제 1 전극과 상기 투명 기판 및 상기 스토리지 캐패시터 제 1 전극 상에 증착되는 캐패시터 절연막 및 상기 캐패시터 절연막 상부에 상기 스토리지 캐패시터 제 1 전극과 대향되게 위치되고, 입사되는 빛을 차단하는 불투명한 도전성 물질로 구비되는 캐패시터 제 2 전극으로 구성되는 스토리지 캐패시터를 형성하는 제 1 단계;
    상기 캐패시터 절연막 및 상기 캐패시터 제 2 전극 상에 제 1 층간 절연막을 증착하는 제 2단계;
    상기 제 1 층간 절연막 상부에 반도체막을 증착하고 패턴하여 박막 트랜지스터 채널을 형성하는 제 3단계;
    상기 제 1 층간 절연막 및 상기 박막 트랜지스터 채널을 덮는 게이트 절연막을 형성하는 제 4단계;
    상기 게이트 절연막으로부터 상기 캐패시터 제 1 전극 및 제 2 전극까지 각각 컨택홀을 형성하는 제 5단계;
    상기 박막 트랜지스터 채널 상부의 상기 게이트 절연막에 제 1 도전성 물질로 게이트 전극을 패턴 형성하고, 상기 제 1 도전성 물질을 형성된 상기 컨택홀에 충진하여 상기 캐패시터 제 1 전극 및 제 2 전극과 각각 전기적으로 접촉하는 제 1 컨택 전극 및 제 2 컨택 전극형성하는 제 6단계;
    상기 1 컨택 전극, 제 2 컨택 전극, 게이트 전극 및 게이트 절연막 상부에 제 2 층간 절연막을 증착하는 제 7단계;
    상기 제 2 층간 절연막의 일부를 개방하여 상기 제 1 컨택 전극, 제 2 컨택 전극, 채널의 소스 및 드레인과 각각 연결되는 컨택홀을 형성하고, 상기 컨택홀에 금속을 충진하여 제 1 컨택 전극과 접촉하는 공통 전극, 상기 채널의 소스와 접촉하는 소스 전극, 상기 채널의 드레인 및 상기 제 2 컨택 전극과 동시에 접촉하는 드레인 전극을 형성하는 제 8단계;
    상기 공통 전극, 소스 전극, 드레인 전극 및 제 2 층간 절연막 상에 제 3 층간 절연막을 증착시키는 제 9단계;
    상기 제 3 층간 절연막의 일부를 개방하여 상기 공통 전극 및 상기 드레인 전극과 각각 접촉하는 컨택홀을 형성하고, 도전성 물질을 컨택홀에 충진하여 상기 공통 전극과 접촉하는 상부 블랙 매트릭스 및 상기 드레인 전극과 접속하는 연결 전극을 형성하는 제 10단계; 및
    상부 블랙 매트릭스, 연결 전극 및 제 3 층간 절연막 상에 제 4 층간 절연막을 증착시킨 후, 상기 제 4 층간 절연막의 일부를 개방하여 연결 전극에 접촉하는 컨택홀을 형성하고 상기 연결 전극과 전기적으로 접촉하는 투명 도전 물질로 구성되는 화소 전극을 형성하는 제 11단계로 구비되는 것을 특징으로 하는 액정 디스플레이 패널 제조 방법.
  18. 박막 트랜지스터를 스위칭 소자로 구비하는 하부 기판과 공통 전극을 구비하는 상부 기판 사이에 액정 물질을 개재하여 액정 물질 배열을 변화시켜 빛을 투과 또는 차단하는 액정 디스플레이 패널의 제조 방법에 있어서, 상기 하부 기판을 형성하는 단계가
    투명 기판의 상부에 도전성 막으로 증착되고 패터닝되어 형성되는 스토리지 캐패시터 제 1 전극과 상기 투명 기판 및 상기 스토리지 캐패시터 제 1 전극 상에 증착되는 캐패시터 절연막 및 상기 캐패시터 절연막 상부에 상기 스토리지 캐패시터 제 1 전극과 대향되게 위치되고, 입사되는 빛을 차단하는 불투명한 도전성 물질로 구비되는 캐패시터 제 2 전극으로 구성되는 스토리지 캐패시터를 형성하는 제 1단계;
    상기 캐패시터 절연막 및 상기 캐패시터 제 2 전극 상에 제 1 층간 절연막을 증착시키는 제 2단계;
    상기 제 1 층간 절연막의 일부를 개봉하여 캐패시터 제 2 전극 및 캐패시터 제 1 전극과 접촉하는 컨택홀을 형성하는 제 3단계;
    상기 제 1 층간 절연막 상부에 반도체막을 증착 패턴하여 박막 트랜지스터 채널을 패턴 형성하고, 상기 컨택홀에 상기 반도체막으로 충진하여 상기 캐패시터 제 2 전극 및 캐패시터 제 1 전극과 각각 접촉하는 제 1 컨택 전극 및 제 2 컨택 전극을 형성하는 제 4단계;
    상기 제 1 컨택 전극, 제 2 컨택 전극, 박막 트랜지스터 채널 및 제 1 층간 절연막 상부에 게이트 절연막을 증착하는 제 5단계;
    상기 박막 트랜지스터 채널 상부의 상기 게이트 절연막에 제 1 도전성 물질로 게이트 전극을 패턴 형성하는 제 6단계;
    상기 게이트 절연막 및 상기 게이트 전극 상부에 제 2 층간 절연막을 증착시키는 제 7단계;
    상기 제 2 층간 절연막으로부터 상기 제 1 컨택 전극 및 제 2 컨택 전극, 상기 채널의 소스 및 드레인에 접촉되는 컨택홀을 각각 형성하고, 도전성 물질을 상기 컨택홀에 충진하여 상기 제 1 컨택 전극과 접촉하는 공통 전극, 상기 소스와 접촉하는 소스 전극, 상기 드레인 및 상기 제 2 컨택 전극과 전기적으로 접촉하는 드레인 전극을 형성하는 제 8단계;
    상기 공통 전극, 소스 전극, 드레인 전극 및 제 2 층간 절연막 상에 제 3 층간 절연막을 증착시키는 제 9단계; 및
    상기 제 3 층간 절연막의 일부를 개방하여 드레인 전극에 접촉하는 컨택홀을 형성하고 상기 드레인 전극과 전기적으로 접촉하는 투명 도전 물질로 구성되는 화소 전극을 형성하는 제 10단계를 구비하는 것을 특징으로 하는 액정 디스플레이 패널 제조 방법.
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