KR101463026B1 - 액정표시장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 액정표시장치 및 그 제조방법은 고해상도 구조의 액정표시장치에 있어서, 공통전극이 차지하는 면적을 최대로 하여 개구율을 향상시키는 한편 드레인전극과 화소전극라인 사이에 연결전극을 삽입하여 상기 연결전극과 상, 하부 콘택홀을 통해 상기 드레인전극과 화소전극라인을 전기적으로 접속시킴으로써 고해상도 구조에서의 콘택홀의 접속불량을 방지하기 위한 것으로, 제 1 기판을 제공하는 단계; 상기 제 1 기판 위에 버퍼층을 형성하는 단계; 상기 버퍼층이 형성된 제 1 기판 위에 액티브패턴을 형성하는 단계; 상기 액티브패턴이 형성된 제 1 기판 위에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 위에 제 1 게이트전극과 제 2 게이트전극을 포함하는 게이트라인을 형성하는 단계; 상기 제 1 게이트전극과 제 2 게이트전극을 포함하는 게이트라인이 형성된 제 1 기판 위에 제 2 절연막을 형성하는 단계; 상기 제 1 절연막과 제 2 절연막의 일부 영역을 선택적으로 제거하여 상기 액티브패턴의 소오스영역의 일부를 노출시키는 제 1 콘택홀 및 상기 액티브패턴의 드레인영역의 일부를 노출시키는 제 2 콘택홀을 형성하는 단계; 상기 제 2 절연막 위에 형성하되, 상기 제 1 콘택홀을 통해 상기 소오스영역과 전기적으로 접속하는 소오스전극 및 상기 제 2 콘택홀을 통해 상기 드레인영역과 전기적으로 접속하는 드레인전극을 형성하는 단계; 상기 제 2 절연막 위에 형성하되, 상기 게이트라인과 교차하여 화소영역을 정의하며, 그 일부는 상기 소오스전극을 포함하는 데이터라인을 형성하는 단계; 상기 소오스전극과 드레인전극 및 데이터라인이 형성된 제 1 기판 위에 제 3 절연막을 형성하는 단계; 상기 제 3 절연막의 일부 영역을 선택적으로 제거하여 상기 드레인전극의 일부를 노출시키는 제 3 콘택홀을 형성하는 단계; 상기 제 3 절연막 위에 형성하되, 상기 제 3 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 연결전극을 형성하며, 상기 연결전극을 제외하는 화소영역 전체에 공통전극을 형성하는 단계; 상기 연결전극과 공통전극이 형성된 제 1 기판 위에 제 4 절연막을 형성하는 단계; 상기 제 4 절연막의 일부 영역을 선택적으로 제거하여 상기 연결전극의 일부를 노출시키는 적어도 하나의 제 4 콘택홀을 형성하는 단계; 상기 제 4 절연막 위에 형성하되, 상기 제 4 콘택홀을 통해 상기 연결전극과 전기적으로 접속하는 화소전극라인을 형성하며, 상기 화소영역 내에 그 일단이 상기 화소전극라인에 연결되는 적어도 하나의 화소전극을 형성하는 단계; 및 상기 화소전극라인과 화소전극이 형성된 제 1 기판과 제 2 기판을 합착하는 단계를 포함하며, 상기 액티브패턴은 그 일부가 상기 게이트라인을 거쳐 상기 화소영역으로 연장되고 다른 일부가 상기 게이트라인을 거쳐 상기 데이터라인 하부로 연장되도록 형성하는 한편, 상기 제 3 콘택홀과 제 4 콘택홀은 서로 다른 위치에 위치하도록 형성하는 것을 특징으로 한다.
이와 같이 구성된 상기 본 발명의 액정표시장치 및 그 제조방법은 상기 연결전극과 화소전극라인의 접속을 위한 상부 콘택홀과 상기 연결전극과 드레인전극의 접속을 위한 하부 콘택홀의 위치를 달리하여 형성함으로써 상기 상, 하부 콘택홀의 크기를 줄일 수 있게 되어 실질적으로 개구영역이 확대됨에 따라 개구율이 향상되는 것을 특징으로 한다.
고해상도, 공통전극, 연결전극, 드레인전극, 화소전극라인, 개구율

Description

액정표시장치 및 그 제조방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 액정표시장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 다결정 실리콘 박막 트랜지스터를 구비한 액정표시장치에 있어서, 고해상도 구조를 채택하면서 개구율을 향상시킨 액정표시장치 및 그 제조방법에 관한 것이다.
최근의 정보화 사회에서 디스플레이는 시각정보 전달매체로서 그 중요성이 더 한층 강조되고 있으며, 향후 주요한 위치를 점하기 위해서는 저소비전력화, 박형화, 경량화, 고화질화 등의 요건을 충족시켜야 한다. 현재 평판 디스플레이(Flat Panel Display; FPD)의 주력 제품인 액정표시장치(Liquid Crystal Display; LCD)는 디스플레이의 이러한 조건들을 만족시킬 수 있는 성능뿐만 아니라 양산성까지 갖추었기 때문에, 이를 이용한 각종 신제품 창출이 급속도로 이루어지고 있으며 기존의 브라운관(Cathode Ray Tube; CRT)을 점진적으로 대체할 수 있는 핵심부품 산업으로서 자리 잡았다.
일반적으로, 액정표시장치는 매트릭스(matrix) 형태로 배열된 액정셀들에 화상정보에 따른 데이터신호를 개별적으로 공급하여, 상기 액정셀들의 광투과율을 조 절함으로써 원하는 화상을 표시할 수 있도록 한 표시장치이다.
상기 액정표시장치에 주로 사용되는 구동 방식인 능동 매트릭스(Active Matrix; AM) 방식은 비정질 실리콘 박막 트랜지스터(Amorphous Silicon Thin Film Transistor; a-Si TFT)를 스위칭소자로 사용하여 화소부의 액정을 구동하는 방식이다.
상기 비정질 실리콘 박막 트랜지스터는 저온 공정이 가능하여 저가의 절연기판을 사용할 수 있기 때문에 활발히 이용되고 있다.
그러나, 일반적으로 상기 비정질 실리콘 박막 트랜지스터의 전기적 이동도로는 1MHz 이상의 고속 동작을 요구하는 주변회로에 이용하는데는 한계가 있다. 이에 따라 전계효과 이동도(field effect mobility)가 상기 비정질 실리콘 박막 트랜지스터에 비해 큰 다결정 실리콘(Polycrystalline Silicon; poly-Si) 박막 트랜지스터를 이용하여 유리기판 위에 화소부와 구동회로부를 동시에 집적하는 연구가 활발히 진행되고 있다.
상기 다결정 실리콘 박막 트랜지스터 기술은 낮은 감광도와 높은 전계효과 이동도를 가지고 있어 구동회로를 기판에 직접 제작할 수 있다는 장점이 있다.
이동도의 증가는 구동 화소수를 결정하는 구동회로부의 동작 주파수를 향상시킬 수 있으며 이로 인한 표시장치의 고정세화가 용이해진다. 또한, 화소부의 신호 전압의 충전 시간의 감소로 전달 신호의 왜곡이 줄어들어 화질 향상을 기대할 수 있다.
이하, 도 1을 참조하여 액정표시장치의 구조에 대해서 자세히 살펴본다.
도 1은 일반적인 액정표시장치의 구조를 개략적으로 나타내는 평면도로서, 어레이 기판에 구동회로부를 집적시킨 구동회로 일체형 액정표시장치를 나타내고 있다.
도면에 도시된 바와 같이, 액정표시장치는 크게 컬러필터 기판(5)과 어레이 기판(10) 및 상기 컬러필터 기판(5)과 어레이 기판(10) 사이에 형성된 액정층(미도시)으로 이루어져 있다.
상기 어레이 기판(10)은 단위 화소들이 매트릭스 형태로 배열된 화상표시 영역인 화소부(35)와 상기 화소부(35)의 외곽에 위치한 데이터 구동회로부(31)와 게이트 구동회로부(32)로 구성된 구동회로부(30)로 이루어져 있다.
이때, 도면에는 도시하지 않았지만, 상기 어레이 기판(10)의 화소부(35)는 상기 기판(10) 위에 종횡으로 배열되어 복수개의 화소영역을 정의하는 복수개의 게이트라인과 데이터라인, 상기 게이트라인과 데이터라인의 교차영역에 형성된 스위칭소자인 박막 트랜지스터 및 상기 화소영역에 형성된 화소전극으로 구성된다.
상기 박막 트랜지스터는 화소전극에 신호전압을 인가하고 차단하는 스위칭소자로 전계에 의하여 전류의 흐름을 조절하는 일종의 전계 효과 트랜지스터(Field Effect Transistor; FET)이다.
상기 어레이 기판(10)의 구동회로부(30)는 상기 컬러필터 기판(5)에 비해 돌출된 어레이 기판(10)의 화소부(35) 외곽에 위치하는데, 상기 돌출된 어레이 기판(10)의 일측 장(長)변에 데이터 구동회로부(31)가 위치하며, 상기 돌출된 어레이 기판(10)의 일측 단(短)변에 게이트 구동회로부(32)가 위치하게 된다.
이때, 상기 데이터 구동회로부(31)와 게이트 구동회로부(32)는 입력되는 신호를 적절하게 출력시키기 위하여 인버터(inverter)인 CMOS(Complementary Metal Oxide Semiconductor) 구조의 박막 트랜지스터를 사용하게 된다.
상기 게이트 구동회로부(32)와 데이터 구동회로부(31)는 각각 게이트라인과 데이터라인을 통해 화소전극에 주사신호 및 데이터신호를 공급하기 위한 장치로써, 외부신호 입력단(미도시)과 연결되어 있어 상기 외부신호 입력단을 통하여 들어온 외부신호를 조절하여 상기 화소전극에 출력하는 역할을 한다.
또한, 상기 컬러필터 기판(5)의 화소부(35)에는 컬러를 구현하는 컬러필터(미도시)와 상기 어레이 기판(10)에 형성된 화소전극의 대향전극인 공통전극(미도시)이 형성되어 있다.
이와 같이 구성된 상기 컬러필터 기판(5)과 어레이 기판(10)은 스페이서(spacer)(미도시)에 의해 일정하게 이격되도록 셀갭(cell gap)이 마련되고, 화소부(35)의 외곽에 형성된 실 패턴(seal pattern)(미도시)에 의해 합착되어 단위 액정표시패널을 이루게 된다. 이때, 상기 컬러필터 기판(5)과 어레이 기판(10)의 합착은 상기 컬러필터 기판(5) 또는 어레이 기판(10)에 형성된 합착키를 통해 이루어진다.
상기와 같이 구성되는 구동회로 일체형 액정표시장치는 다결정 실리콘 박막 트랜지스터를 이용하므로 소자 특성이 탁월하여 화상 품질이 우수하며, 고정세화가 가능하고 전력의 소비가 적다는 장점을 가지고 있다.
현재 고해상도의 액정표시장치가 요구되고 있는 상황에서 화소의 크기를 줄 이는 위해서는 여러 문제를 해결하여야 한다. 예를 들어, 고해상도 구조를 구현하기 위해서는 줄어든 화소의 크기에 대응하여 화소 내의 개구영역을 충분히 확보하여야 하는 한편 콘택홀의 크기 등 개구영역을 감소시키는 구성요소가 차지하는 면적을 줄이는 노력이 필요하다.
또한, 상기 액정표시장치의 제조공정은 기본적으로 박막 트랜지스터를 포함하는 어레이 기판의 제작에 다수의 마스크공정(즉, 포토리소그래피(photolithography)공정)을 필요로 하므로 생산성 면에서 상기 마스크수를 줄이는 방법이 요구되어지고 있다.
상기 포토리소그래피공정은 마스크에 그려진 패턴을 박막이 증착된 기판 위에 전사시켜 원하는 패턴을 형성하는 일련의 공정으로 감광액 도포, 노광, 현상공정 등 다수의 공정으로 이루어지며, 다수의 포토리소그래피공정은 생산 수율을 떨어뜨리는 단점이 있다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 다결정 실리콘 박막 트랜지스터를 이용하여 화소부와 구동회로부를 동시에 집적한 액정표시장치 및 그 제조방법을 제공하는데 목적이 있다.
본 발명의 다른 목적은 고해상도를 구현한 액정표시장치 및 그 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 개구율을 향상시킨 액정표시장치 및 그 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 상기 고해상도 구조에서의 콘택홀의 접속불량을 방지한 액정표시장치 및 그 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.
상기한 목적을 달성하기 위하여, 본 발명의 액정표시장치는 제 1 기판 위에 형성된 버퍼층; 상기 버퍼층이 형성된 제 1 기판 위에 형성되며, 소오스영역과 드레인영역 및 채널영역으로 구분되는 액티브패턴; 상기 액티브패턴이 형성된 제 1 기판 위에 형성된 제 1 절연막; 상기 제 1 절연막 위에 형성되며, 제 1 게이트전극과 제 2 게이트전극을 포함하는 게이트라인; 상기 제 1 게이트전극과 제 2 게이트전극을 포함하는 게이트라인이 형성된 제 1 기판 위에 형성된 제 2 절연막; 상기 제 1 절연막과 제 2 절연막의 일부 영역이 선택적으로 제거되어 상기 액티브패턴의 소오스영역의 일부를 노출시키는 제 1 콘택홀 및 상기 액티브패턴의 드레인영역의 일부를 노출시키는 제 2 콘택홀; 상기 제 2 절연막 위에 형성되며, 상기 제 1 콘택홀을 통해 상기 소오스영역과 전기적으로 접속하는 소오스전극 및 상기 제 2 콘택홀을 통해 상기 드레인영역과 전기적으로 접속하는 드레인전극; 상기 제 2 절연막 위에 형성되며, 상기 게이트라인과 교차하여 화소영역을 정의하며, 그 일부는 상기 소오스전극을 포함하는 데이터라인; 상기 소오스전극과 드레인전극 및 데이터라인이 형성된 제 1 기판 위에 형성된 제 3 절연막; 상기 제 3 절연막의 일부 영역이 선택적으로 제거되어 상기 드레인전극의 일부를 노출시키는 제 3 콘택홀; 상기 제 3 절연막 위에 형성되며, 상기 제 3 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 연결전극 및 상기 연결전극을 제외하는 화소영역 전체에 형성된 공통전극; 상기 연결전극과 공통전극이 형성된 제 1 기판 위에 형성된 제 4 절연막; 상기 제 4 절연막의 일부 영역이 선택적으로 제거되어 상기 연결전극의 일부를 노출시키는 적어도 하나의 제 4 콘택홀; 상기 제 4 절연막 위에 형성되며, 상기 제 4 콘택홀을 통해 상기 연결전극과 전기적으로 접속하는 화소전극라인 및 상기 화소영역 내에 형성되며 그 일단이 상기 화소전극라인에 연결되는 적어도 하나의 화소전극; 및 상기 화소전극라인과 화소전극이 형성된 제 1 기판과 대향하여 합착하는 제 2 기판을 포함하며, 상기 액티브패턴은 그 일부가 상기 게이트라인을 거쳐 상기 화소영역으로 연장되고 다른 일부가 상기 게이트라인을 거쳐 상기 데이터라인 하부로 연장되는 한편, 상기 제 3 콘택홀과 제 4 콘택홀은 서로 다른 위치에 위치하는 것을 특징으로 한다.
본 발명의 액정표시장치의 제조방법은 제 1 기판을 제공하는 단계; 상기 제 1 기판 위에 버퍼층을 형성하는 단계; 상기 버퍼층이 형성된 제 1 기판 위에 액티브패턴을 형성하는 단계; 상기 액티브패턴이 형성된 제 1 기판 위에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 위에 제 1 게이트전극과 제 2 게이트전극을 포함하는 게이트라인을 형성하는 단계; 상기 제 1 게이트전극과 제 2 게이트전극을 포함하는 게이트라인이 형성된 제 1 기판 위에 제 2 절연막을 형성하는 단계; 상기 제 1 절연막과 제 2 절연막의 일부 영역을 선택적으로 제거하여 상기 액티브패턴의 소오스영역의 일부를 노출시키는 제 1 콘택홀 및 상기 액티브패턴의 드레인영역의 일부를 노출시키는 제 2 콘택홀을 형성하는 단계; 상기 제 2 절연막 위에 형성하되, 상기 제 1 콘택홀을 통해 상기 소오스영역과 전기적으로 접속하는 소오스전극 및 상기 제 2 콘택홀을 통해 상기 드레인영역과 전기적으로 접속하는 드레인전극을 형성하는 단계; 상기 제 2 절연막 위에 형성하되, 상기 게이트라인과 교차하여 화소영역을 정의하며, 그 일부는 상기 소오스전극을 포함하는 데이터라인을 형성하는 단계; 상기 소오스전극과 드레인전극 및 데이터라인이 형성된 제 1 기판 위에 제 3 절연막을 형성하는 단계; 상기 제 3 절연막의 일부 영역을 선택적으로 제거하여 상기 드레인전극의 일부를 노출시키는 제 3 콘택홀을 형성하는 단계; 상기 제 3 절연막 위에 형성하되, 상기 제 3 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 연결전극을 형성하며, 상기 연결전극을 제외하는 화소영역 전체에 공통전극을 형성하는 단계; 상기 연결전극과 공통전극이 형성된 제 1 기판 위에 제 4 절연막을 형성하는 단계; 상기 제 4 절연막의 일부 영역을 선택적으로 제거하여 상기 연결전극의 일부를 노출시키는 적어도 하나의 제 4 콘택홀을 형성하는 단계; 상기 제 4 절연막 위에 형성하되, 상기 제 4 콘택홀을 통해 상기 연결전극과 전기적으로 접속하는 화소전극라인을 형성하며, 상기 화소영역 내에 그 일단이 상기 화소전극라인에 연결되는 적어도 하나의 화소전극을 형성하는 단계; 및 상기 화소전극라인과 화소전극이 형성된 제 1 기판과 제 2 기판을 합착하는 단계를 포함하며, 상기 액티브패턴은 그 일부가 상기 게이트라인을 거쳐 상기 화소영역으로 연장되고 다른 일부가 상기 게이트라인을 거쳐 상기 데이터라인 하부로 연장되도록 형성하는 한편, 상기 제 3 콘택홀과 제 4 콘택홀은 서로 다른 위치에 위치하도록 형성하는 것을 특징으로 한다.
상술한 바와 같이, 본 발명에 따른 액정표시장치 및 그 제조방법은 드레인전극과 화소전극라인 사이에 연결전극을 삽입하여 상기 연결전극과 상, 하부 콘택홀 을 통해 상기 드레인전극과 화소전극라인을 전기적으로 접속시킴으로써 고해상도 구조에서의 콘택홀의 접속불량을 방지할 수 있게 된다. 그 결과 수율이 향상되어 제조비용이 감소되는 효과를 제공한다.
또한, 본 발명에 따른 액정표시장치 및 그 제조방법은 공통전극이 차지하는 면적을 최대로 하는 동시에 상기 상, 하부 콘택홀의 위치를 달리하여 형성함으로써 좀 더 넓은 개구영역을 확보할 수 있게 된다. 그 결과 휘도가 증가함에 따라 액정표시장치의 화질이 향상되는 효과를 제공한다.
또한, 본 발명에 따른 액정표시장치 및 그 제조방법은 전술한 바와 같이 드레인전극과 화소전극라인 사이에 연결전극을 삽입하여 단차를 줄이며 상기 연결전극과 화소전극라인의 접속을 위한 하부 콘택홀의 크기를 줄임으로써 셀 얼룩이 감소되게 된다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시장치의 제조방법의 바람직한 실시예를 상세히 설명한다.
도 2는 본 발명의 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도로써, 화소부의 박막 트랜지스터를 포함하는 하나의 화소를 나타내고 있다.
실제의 액정표시장치에서는 N개의 게이트라인과 M개의 데이터라인이 교차하여 MxN개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 한 화소를 나타내고 있다.
이때, 본 실시예는 횡전계방식(In Plane Switching; IPS)의 액정표시장치를 예를 들어 설명하고 있으나 본 발명이 이에 한정되는 것은 아니며, 본 발명은 트위스티드 네마틱(Twisted Nematic; TN)방식의 액정표시장치에도 적용될 수 있다.
도면에 도시된 바와 같이, 본 발명의 실시예의 어레이 기판(110)에는 상기 어레이 기판(110) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(116)과 데이터라인(117)이 형성되어 있다. 또한, 상기 게이트라인(116)과 데이터라인(117)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 상기 화소영역 내에는 횡전계를 발생시켜 액정(미도시)을 구동시키는 공통전극(108)과 적어도 하나의 화소전극(118)이 형성되어 있다.
상기 박막 트랜지스터는 상기 게이트라인(116)의 일부를 구성하는 제 1 게이트전극(121)과 제 2 게이트전극(121'), 상기 데이터라인(117)의 일부를 구성하는 소오스전극(122) 및 연결전극(108')과 화소전극라인(118l)을 통해 상기 화소전극(118)에 전기적으로 접속된 드레인전극(123)으로 구성되어 있다. 또한, 상기 박막 트랜지스터는 상기 게이트전극(121)에 공급되는 게이트 전압에 의해 상기 소오스전극(122)과 드레인전극(123) 간에 전도채널(conductive channel)을 형성하는 액티브패턴(124)을 포함한다.
이때, 상기 본 발명의 실시예의 액티브패턴(124)은 다결정 실리콘 박막으로 이루어지며, 상기 액티브패턴(124)은 그 일부가 상기 게이트라인(116)을 거쳐 화소영역으로 연장되고 다시 게이트라인(116)을 거쳐 상기 데이터라인(117) 하부로 연장됨에 따라 "∩" 형태가 되게 된다. 이와 같이 본 발명의 실시예의 경우에는 상기 "∩" 형태의 액티브패턴(124)이 게이트라인(116)을 두 번 지나감에 따라 제 1 게이트전극(121)과 제 2 게이트전극(121')의 더블 게이트전극(121, 121')이 형성되게 된다.
다만, 본 발명이 상기 "∩" 형태의 액티브패턴(124) 및 더블 게이트 구조에 한정되는 것은 아니며, 본 발명은 상기 액티브패턴의 형태 및 게이트 구조에 관계없이 적용 가능하다.
전술한 바와 같이 상기 화소영역 내에는 횡전계를 발생시키기 위한 공통전극(108)과 적어도 하나의 화소전극(118)이 형성되어 있다.
이때, 상기 본 발명의 실시예에 따른 공통전극(108)은 상기 공통전극(108)과 동일한 층에 형성된 상기 연결전극(108')을 제외한 모든 화소영역에 걸쳐 형성됨에 따라 액정표시장치의 개구율을 향상시킬 수 있게 된다.
상기 소오스전극(122) 및 드레인전극(123)은 제 1 절연막(미도시)과 제 2 절연막(미도시)에 형성된 제 1 콘택홀(140a) 및 제 2 콘택홀(140b)을 통해 상기 액티브패턴(124)의 소오스영역 및 드레인영역과 각각 전기적으로 접속하게 된다. 또한, 상기 제 2 콘택홀(140b)을 통해 상기 액티브패턴(124)의 드레인영역과 전기적으로 접속하는 상기 드레인전극(123)은 제 3 절연막(미도시)에 형성된 제 3 콘택홀(140c)을 통해 상기 연결전극(108')과 전기적으로 접속하게 된다.
또한, 상기 제 3 콘택홀(140c)을 통해 상기 드레인전극(123)과 전기적으로 접속하는 상기 연결전극(108')은 제 4 절연막(미도시)에 형성된 제 4 콘택홀(140d)을 통해 상기 화소전극라인(118l)과 전기적으로 접속하게 되며, 상기 다수개의 화 소전극(118)은 그 일단이 상기 화소전극라인(118l)에 연결됨으로써 상기 드레인전극(123)을 통해 전달된 화소신호를 인가 받게 된다.
이와 같이 본 발명의 실시예의 경우에는 상기 연결전극(108')을 통해 상, 하부에 위치하는 드레인전극(123)과 화소전극라인(118l)이 전기적으로 접속하게 되는데, 이는 고해상도를 구현하기 위해 화소의 크기를 최소화하여야 하기 때문이다.
즉, 고해상도를 구현하기 위해서는 화소의 크기를 최소화하여야 하며, 이를 위해 콘택홀의 크기도 최소화하여야 하는데, 상기 제 3 절연막과 제 4 절연막에 하나의 콘택홀을 형성하여 하부 드레인전극(123)과 상부 화소전극라인(118l)을 전기적으로 접속하는 경우에는 접속불량이 발생하지 않도록 상기 콘택홀의 크기가 커지게 되는 문제가 발생한다.
이에 따라 본 발명의 실시예는 상기 제 3 절연막과 제 4 절연막 사이에 연결전극(108')을 형성하여 상기 연결전극(108')을 통해 상기 하부 드레인전극(123)과 상부 화소전극라인(118l)을 전기적으로 접속하도록 하게 되며, 이때 상기 연결전극(108')과 드레인전극(123)은 상기 제 3 절연막에 형성된 제 3 콘택홀(140c)을 통해 전기적으로 접속하도록 하는 한편 상기 연결전극(108')과 화소전극라인(118l)은 상기 제 4 절연막에 형성된 제 4 콘택홀(140d)을 통해 전기적으로 접속하도록 한다.
여기서, 본 발명의 실시예의 경우에는 상기 제 3 콘택홀(140c)과 제 4 콘택홀(140d)을 서로 다른 위치에 위치하도록 형성하는 것을 특징으로 한다. 이는 상기 제 3 콘택홀(140c)과 제 4 콘택홀(140d)이 동일한 위치에 형성하는 경우에는 상기 제 3 콘택홀(140c)의 크기를 크게 해야 상기 제 3 콘택홀(140c) 안에 상기 제 4 콘택홀(140d)이 형성될 수 있으며, 그 결과 상기 제 3 콘택홀(140c)과 제 4 콘택홀(140d)이 차지하는 면적이 증가하게 되기 때문이다.
이하, 이와 같이 구성된 상기 어레이 기판의 제조공정을 도면을 참조하여 상세히 설명한다.
도 3a 내지 도 3h는 도 2에 도시된 어레이 기판의 II-II'선에 따른 제조공정을 순차적으로 나타내는 단면도로써, n 채널의 TFT가 형성되는 화소부의 어레이 기판을 제조하는 과정을 예를 들어 나타내고 있다. 이때, 회로부에는 상기 n 채널의 TFT와 p 채널의 TFT가 모두 형성되거나 단일 채널의 TFT가 형성될 수 있다.
또한, 도 4a 내지 도 4h는 도 2에 도시된 어레이 기판의 제조공정을 순차적으로 나타내는 평면도이다.
도 3a 및 도 4a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 어레이 기판(110) 위에 버퍼층(111)과 비정질 실리콘 박막을 형성한 다음, 상기 비정질 실리콘 박막을 결정화하여 다결정 실리콘 박막을 형성한다.
이때, 상기 버퍼층(111)은 상기 어레이 기판(110) 내에 존재하는 나트륨(natrium; Na) 등의 불순물이 공정 중에 상부층으로 침투하는 것을 차단하는 역할을 한다.
여기서, 상기 비정질 실리콘 박막을 형성하는 대표적인 방법으로는 저압 화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD)방법과 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)방법이 있다. 또한, 상기 비정질 실리콘 박막의 결정화로 여러 가지 결정화방법을 이용할 수 있으며, 레이저를 이용하는 레이저 어닐링방법을 이용하는 경우에는 펄스(pulse) 형태의 레이저를 이용한 엑시머 레이저 어닐링(Eximer Laser Annealing; ELA)방법이 주로 이용되나, 그레인(grain)을 수평방향으로 성장시켜 결정화특성을 향상시킨 순차적 수평결정화(Sequential Lateral Solidification; SLS)방법을 이용할 수도 있다.
이후, 상기 다결정 실리콘 박막을 포토리소그래피공정(제 1 마스크공정)을 이용하여 패터닝하여 "∩" 형태의 액티브패턴(120)을 형성한다.
이때, 전술한 바와 같이 본 발명은 상기 "∩" 형태의 액티브패턴(120) 구조에 한정되는 것은 아니며, 본 발명은 상기 박막 트랜지스터의 액티브패턴(120) 구조에 관계없이 적용 가능하다.
이후, 도 3b 및 도 4b에 도시된 바와 같이, 상기 액티브패턴(120)이 형성된 어레이 기판(110) 전면에 제 1 절연막(115a)과 제 1 도전막을 형성한 후, 포토리소그래피공정(제 2 마스크공정)을 이용하여 상기 제 1 도전막을 선택적으로 패터닝함으로써 상기 어레이 기판(110)에 상기 제 1 도전막으로 이루어진 제 1 게이트전극(121)과 제 2 게이트전극(121')을 포함하는 게이트라인(116)을 형성한다.
이때, 상기 제 1 도전막으로 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo) 및 몰리브덴 합금 등과 같은 저저항 불투명 도전물질을 사용할 수 있다. 또한, 상기 제 1 도전막은 상기 저저항 도전물질이 두 가지 이상 적층된 다층구조로 형성할 수 있다.
그리고, 상기 제 1 게이트전극(121)과 제 2 게이트전극(121')을 포함하는 게이트라인(116)을 마스크로 상기 어레이 기판(110) 전면에 고농도의 n+ 이온을 주입하여 액티브패턴(124)의 소정영역에 소오스영역(124a)과 드레인영역(124b)을 형성한다. 이때, 상기 제 1 게이트전극(121)과 제 2 게이트전극(121') 사이에는 n+ 이온이 주입된 n+ 영역(124d)이 형성되게 되며, 상기 소오스영역(124a)과 n+ 영역(124d) 사이 및 상기 드레인영역(124b)과 n+ 영역(124d)에는 전도채널을 형성하는 채널영역(124c, 124c')이 형성되게 된다. 물론 상기 n+ 이온 대신에 p+ 이온을 주입하여 p+의 소오스영역과 드레인영역 및 p+ 영역을 형성할 수도 있다.
이때, 도면에는 도시하지 않았지만, 오프 상태의 전류, 즉 누설전류를 감소시키기 위해 상기 액티브패턴(124)이 소정영역에 n- 이온이 주입된 엘디디(Lightly Doped Drain; LDD)영역이 형성될 수도 있다.
다음으로, 도 3c 및 도 4c에 도시된 바와 같이, 상기 제 1 게이트전극(121)과 제 2 게이트전극(121')을 포함하는 게이트라인(116)이 형성된 어레이 기판(110) 전면에 제 2 절연막(115b)을 형성한 후, 포토리소그래피공정(제 3 마스크공정)을 통해 상기 제 1 절연막(115a)과 제 2 절연막(115b)의 일부 영역을 선택적으로 제거하여 상기 소오스영역(124a)의 일부를 각각 노출시키는 제 1 콘택홀(140a) 및 상기 드레인영역(124b)의 일부를 노출시키는 제 2 콘택홀(140b)을 형성한다.
여기서, 상기 제 2 절연막(115b)은 실리콘질화막(SiNx)/실리콘산화막(SiO2)의 이중막을 적용할 수 있다. 이때에는 상기 SiO2 증착 후 활성화 열처리를 하며, SiNx 증착 후 수소화 열처리를 할 수 있다. 또는, SiNx/SiO2를 모두 증착 후 한번의 열처리를 통해 수소화 및 활성화를 동시에 할 수도 있다.
또한, 상기 제 2 절연막(115b)은 SiNx 단일막 혹은 SiO2/SiNx/SiO2의 삼중막 등이 다양하게 적용될 수 있다.
이후, 도 3d 및 도 4d에 도시된 바와 같이, 상기 어레이 기판(110) 전면에 제 2 도전막을 형성한 후 포토리소그래피공정(제 4 마스크공정)을 이용하여 상기 제 2 도전막을 선택적으로 패터닝함으로써 상기 제 1 콘택홀(140a)을 통해 상기 소오스영역(124a)과 전기적으로 접속하는 소오스전극(122)을 형성하며, 상기 제 2 콘택홀(140b)을 통해 상기 드레인영역(124b)과 전기적으로 접속하는 드레인전극(123)을 형성한다.
이때, 상기 제 4 마스크공정을 이용하여 상기 제 2 도전막을 선택적으로 패터닝함으로써 상기 게이트라인(116)과 교차하여 화소영역을 정의하는 데이터라인(117)을 형성하게 되며, 상기 소오스전극(122)은 상기 데이터라인(117)의 일부를 구성하게 된다.
이때, 상기 제 2 도전막은 상기 소오스전극(122)을 포함하는 데이터라인(117) 및 드레인전극(123)을 구성하기 위해 알루미늄, 알루미늄 합금, 텅스텐, 구리, 크롬, 몰리브덴 등과 같은 저저항 불투명 도전물질로 이루어질 수 있다.
그리고, 도 3e 및 도 4e에 도시된 바와 같이, 상기 어레이 기판(110) 전면에 제 3 절연막(115c)을 형성한 후, 포토리소그래피공정(제 5 마스크공정)을 통해 상 기 제 3 절연막(115c)의 일부 영역을 선택적으로 제거하여 상기 드레인전극(123)의 일부를 노출시키는 제 3 콘택홀(140c)을 형성한다.
다음으로, 도 3f 및 도 4f에 도시된 바와 같이, 상기 어레이 기판(110) 전면에 제 3 도전막을 형성한 후 포토리소그래피공정(제 6 마스크공정)을 이용하여 상기 제 3 도전막을 선택적으로 패터닝함으로써 상기 제 3 콘택홀(140c)을 통해 상기 드레인전극(123)과 전기적으로 접속하는 연결전극(108')을 형성한다.
이때, 상기 제 6 마스크공정을 이용하여 상기 제 3 도전막을 선택적으로 패터닝함으로써 상기 연결전극(108')을 제외한 화소 전체에 본 발명의 실시예에 따른 공통전극(108)이 형성되게 된다.
이때, 상기 제 3 도전막은 상기 연결전극(108')과 공통전극(108)을 구성하기 위해 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 투과율이 뛰어난 투명한 도전물질로 이루어질 수 있다.
이후, 도 3g 및 도 4g에 도시된 바와 같이, 상기 어레이 기판(110) 전면에 제 4 절연막(115d)을 형성한 후, 포토리소그래피공정(제 7 마스크공정)을 통해 상기 제 4 절연막(115d)의 일부 영역을 선택적으로 제거하여 상기 연결전극(108')의 일부를 노출시키는 적어도 하나의 제 4 콘택홀(140d)을 형성한다.
이때, 전술한 바와 같이 상기 본 발명의 실시예의 경우에는 상기 제 3 콘택홀(140c)과 제 4 콘택홀(140d)을 서로 다른 위치에 위치하도록 형성하는 것을 특징으로 한다. 이는 상기 제 3 콘택홀(140c)과 제 4 콘택홀(140d)이 동일한 위치에 형성하는 경우에는 상기 제 3 콘택홀(140c)의 크기를 크게 해야 상기 제 3 콘택 홀(140c) 안에 상기 제 4 콘택홀(140d)이 형성될 수 있으며, 그 결과 상기 제 3 콘택홀(140c)과 제 4 콘택홀(140d)이 차지하는 면적이 증가하게 되기 때문이다.
그리고, 도 3h 및 도 4h에 도시된 바와 같이, 상기 어레이 기판(110) 전면에 제 4 도전막을 형성한 후 포토리소그래피공정(제 8 마스크공정)을 이용하여 상기 제 4 도전막을 선택적으로 패터닝함으로써 상기 제 4 콘택홀(140d)을 통해 상기 연결전극(108')과 전기적으로 접속하는 화소전극라인(118l)을 형성하는 한편 상기 어레이 기판(110)의 화소영역에 그 일단이 상기 화소전극라인(118l)에 연결된 다수개의 화소전극(118)을 형성한다.
이때, 상기 제 4 도전막은 상기 화소전극라인(118l)과 화소전극(118)을 구성하기 위해 인듐-틴-옥사이드 또는 인듐-징크-옥사이드와 같은 투과율이 뛰어난 투명한 도전물질로 이루어질 수 있다.
이와 같이 구성된 상기 본 발명의 실시예의 어레이 기판은 화상표시 영역의 외곽에 형성된 실런트에 의해 컬러필터 기판과 대향하여 합착되게 되는데, 이때 상기 컬러필터 기판에는 상기 박막 트랜지스터와 게이트라인 및 데이터라인으로 빛이 새는 것을 방지하는 블랙매트릭스와 적, 녹 및 청색의 컬러를 구현하기 위한 컬러필터가 형성되어 있다.
이때, 상기 컬러필터 기판과 어레이 기판의 합착은 상기 컬러필터 기판 또는 어레이 기판에 형성된 합착키를 통해 이루어진다.
이때, 본 발명은 액정표시장치뿐만 아니라 박막 트랜지스터를 이용하여 제작하는 다른 표시장치, 예를 들면 구동 트랜지스터에 유기전계발광소자(Organic Light Emitting Diodes; OLED)가 연결된 유기전계발광 디스플레이장치에도 이용될 수 있다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
도 1은 일반적인 구동회로 일체형 액정표시장치의 구조를 개략적으로 나타내는 평면도.
도 2는 본 발명의 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도.
도 3a 내지 도 3h는 도 2에 도시된 어레이 기판의 II-II'선에 따른 제조공정을 순차적으로 나타내는 단면도.
도 4a 내지 도 4h는 도 2에 도시된 어레이 기판의 제조공정을 순차적으로 나타내는 평면도.
** 도면의 주요부분에 대한 부호의 설명 **
108 : 공통전극 108' : 연결전극
110 : 어레이 기판 116 : 게이트라인
117 : 데이터라인 118 : 화소전극
118l : 화소전극라인 121 : 게이트전극
122 : 소오스전극 123 : 드레인전극
124 : 액티브패턴 140a~140d : 콘택홀

Claims (12)

  1. 제 1 기판을 제공하는 단계;
    상기 제 1 기판 위에 버퍼층을 형성하는 단계;
    상기 버퍼층이 형성된 제 1 기판 위에 액티브패턴을 형성하는 단계;
    상기 액티브패턴이 형성된 제 1 기판 위에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 위에 제 1 게이트전극과 제 2 게이트전극을 포함하는 게이트라인을 형성하는 단계;
    상기 제 1 게이트전극과 제 2 게이트전극을 포함하는 게이트라인이 형성된 제 1 기판 위에 제 2 절연막을 형성하는 단계;
    상기 제 1 절연막과 제 2 절연막의 일부 영역을 선택적으로 제거하여 상기 액티브패턴의 소오스영역의 일부를 노출시키는 제 1 콘택홀 및 상기 액티브패턴의 드레인영역의 일부를 노출시키는 제 2 콘택홀을 형성하는 단계;
    상기 제 2 절연막 위에 형성하되, 상기 제 1 콘택홀을 통해 상기 소오스영역과 전기적으로 접속하는 소오스전극 및 상기 제 2 콘택홀을 통해 상기 드레인영역과 전기적으로 접속하는 드레인전극을 형성하는 단계;
    상기 제 2 절연막 위에 형성하되, 상기 게이트라인과 교차하여 화소영역을 정의하며, 그 일부는 상기 소오스전극을 포함하는 데이터라인을 형성하는 단계;
    상기 소오스전극과 드레인전극 및 데이터라인이 형성된 제 1 기판 위에 제 3 절연막을 형성하는 단계;
    상기 제 3 절연막의 일부 영역을 선택적으로 제거하여 상기 드레인전극의 일부를 노출시키는 제 3 콘택홀을 형성하는 단계;
    상기 제 3 절연막 위에 형성하되, 상기 제 3 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 연결전극을 형성하며, 상기 연결전극을 제외하는 화소영역 전체에 공통전극을 형성하는 단계;
    상기 연결전극과 공통전극이 형성된 제 1 기판 위에 제 4 절연막을 형성하는 단계;
    상기 제 4 절연막의 일부 영역을 선택적으로 제거하여 상기 연결전극의 일부를 노출시키는 적어도 하나의 제 4 콘택홀을 형성하는 단계;
    상기 제 4 절연막 위에 형성하되, 상기 제 4 콘택홀을 통해 상기 연결전극과 전기적으로 접속하는 화소전극라인을 형성하며, 상기 화소영역 내에 그 일단이 상기 화소전극라인에 연결되는 적어도 하나의 화소전극을 형성하는 단계; 및
    상기 화소전극라인과 화소전극이 형성된 제 1 기판과 제 2 기판을 합착하는 단계를 포함하며,
    상기 액티브패턴은 그 일부가 상기 게이트라인을 거쳐 상기 화소영역으로 연장되고 다른 일부가 상기 게이트라인을 거쳐 상기 데이터라인 하부로 연장되도록 형성하는 한편,
    상기 제 3 콘택홀과 제 4 콘택홀은 서로 다른 위치에 위치하도록 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  2. 제 1 항에 있어서, 상기 액티브패턴은 다결정 실리콘 박막으로 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  3. 제 1 항에 있어서, 상기 액티브패턴은 "∩" 형태로 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  4. 제 3 항에 있어서, 상기 "∩" 형태의 액티브패턴은 상기 게이트라인을 두 번 지나감에 따라 상기 게이트라인에 상기 제 1 게이트전극과 제 2 게이트전극을 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  5. 제 1 항에 있어서, 상기 제 1 게이트전극과 제 2 게이트전극을 포함하는 게이트라인을 형성한 후에 상기 제 1 게이트전극과 제 2 게이트전극을 포함하는 게이트라인을 마스크로 상기 제 1 기판 전면에 고농도의 n+ 이온을 주입하여 상기 액티브패턴의 소정영역에 상기 소오스영역과 드레인영역을 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  6. 제 5 항에 있어서, 상기 제 1 게이트전극과 제 2 게이트전극을 포함하는 게이트라인을 형성한 후에 상기 제 1 게이트전극과 제 2 게이트전극 사이의 상기 액티브패턴의 소정영역에 n+ 이온을 주입하여 n+ 영역을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  7. 제 6 항에 있어서, 상기 소오스영역과 n+ 영역 및 상기 드레인영역과 n+ 영역 사이에 채널영역을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  8. 제 1 기판 위에 형성된 버퍼층;
    상기 버퍼층이 형성된 제 1 기판 위에 형성되며, 소오스영역과 드레인영역 및 채널영역으로 구분되는 액티브패턴;
    상기 액티브패턴이 형성된 제 1 기판 위에 형성된 제 1 절연막;
    상기 제 1 절연막 위에 형성되며, 제 1 게이트전극과 제 2 게이트전극을 포함하는 게이트라인;
    상기 제 1 게이트전극과 제 2 게이트전극을 포함하는 게이트라인이 형성된 제 1 기판 위에 형성된 제 2 절연막;
    상기 제 1 절연막과 제 2 절연막의 일부 영역이 선택적으로 제거되어 상기 액티브패턴의 소오스영역의 일부를 노출시키는 제 1 콘택홀 및 상기 액티브패턴의 드레인영역의 일부를 노출시키는 제 2 콘택홀;
    상기 제 2 절연막 위에 형성되며, 상기 제 1 콘택홀을 통해 상기 소오스영역과 전기적으로 접속하는 소오스전극 및 상기 제 2 콘택홀을 통해 상기 드레인영역과 전기적으로 접속하는 드레인전극;
    상기 제 2 절연막 위에 형성되며, 상기 게이트라인과 교차하여 화소영역을 정의하며, 그 일부는 상기 소오스전극을 포함하는 데이터라인;
    상기 소오스전극과 드레인전극 및 데이터라인이 형성된 제 1 기판 위에 형성된 제 3 절연막;
    상기 제 3 절연막의 일부 영역이 선택적으로 제거되어 상기 드레인전극의 일부를 노출시키는 제 3 콘택홀;
    상기 제 3 절연막 위에 형성되며, 상기 제 3 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 연결전극 및 상기 연결전극을 제외하는 화소영역 전체에 형성된 공통전극;
    상기 연결전극과 공통전극이 형성된 제 1 기판 위에 형성된 제 4 절연막;
    상기 제 4 절연막의 일부 영역이 선택적으로 제거되어 상기 연결전극의 일부를 노출시키는 적어도 하나의 제 4 콘택홀;
    상기 제 4 절연막 위에 형성되며, 상기 제 4 콘택홀을 통해 상기 연결전극과 전기적으로 접속하는 화소전극라인 및 상기 화소영역 내에 형성되며 그 일단이 상기 화소전극라인에 연결되는 적어도 하나의 화소전극; 및
    상기 화소전극라인과 화소전극이 형성된 제 1 기판과 대향하여 합착하는 제 2 기판을 포함하며,
    상기 액티브패턴은 그 일부가 상기 게이트라인을 거쳐 상기 화소영역으로 연장되고 다른 일부가 상기 게이트라인을 거쳐 상기 데이터라인 하부로 연장되는 한편,
    상기 제 3 콘택홀과 제 4 콘택홀은 서로 다른 위치에 위치하는 것을 특징으로 하는 액정표시장치.
  9. 제 8 항에 있어서, 상기 액티브패턴은 다결정 실리콘 박막으로 이루어진 것을 특징으로 하는 액정표시장치.
  10. 제 8 항에 있어서, 상기 액티브패턴은 "∩" 형태로 이루어진 것을 특징으로 하는 액정표시장치.
  11. 제 8 항에 있어서, 상기 제 1 게이트전극과 제 2 게이트전극 사이의 상기 액티브패턴의 소정영역에 형성되며, n+ 이온이 주입된 n+ 영역을 추가로 포함하는 것을 특징으로 하는 액정표시장치.
  12. 제 11 항에 있어서, 상기 채널영역은 상기 소오스영역과 n+ 영역 사이에 형성된 제 1 채널영역 및 상기 드레인영역과 n+ 영역 사이에 형성된 제 2 채널영역을 포함하는 것을 특징으로 하는 액정표시장치.
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