KR100591509B1 - 반도체 장치 - Google Patents

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Abstract

실리콘 겔이 케이스 내부에 주입될 경우, 그 겔은 경화하기 전에 액상이기 때문에, 그 겔은, 모세관 현상으로 인해, 제 1 전극의 전면과 수지부재의 후면 사이에 형성되는 미세한 갭을 따라 상승하려 한다. 그러나, 제 1 전극의 캐비티에서 갭은 더 넓어지기 때문에, 겔의 상승 이동은 캐비티의 높이에서 중단된다. 좀더 자세하게는, 겔이 제 1 전극 및 제 2 전극의 외부단자와의 접속부까지 도달하는 것이 방지된다. 또한, 겔의 상승 이동이 캐비티에 의해 방지될 수 있기 때문에, 제 1 전극 및 제 2 전극은 서로 근접하게 배치시킬 수 있다.
수지부재, 갭, 캐비티, 밀봉재

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1 은 본 발명의 일 실시형태에 따른 반도체 장치를 나타낸 부분 단면도.
도 2 내지 5 는, 각각, 변형 실시형태들을 나타낸 부분 단면도.
도 6 은 종래의 반도체 장치의 부분 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
11: 베이스 기판 12: 제 1 전극
12a, 13a, 14a: 개구부 13: 수지부재
14: 제 2 전극 15: 반도체 소자
16: 본딩 와이어 17: 케이스
18: 커버 19: 실리콘 겔
D1: 갭 P: 액면 높이
본 발명은 반도체 장치에 관한 것으로, 좀더 자세하게는, 반도체 전력 모듈과 같은 반도체 장치에 관한 것이다.
예를 들어, JP4-18468A 에 개시되어 있는 반도체 장치에서는, 반도체 소자, 전극 등을 베이스 기판 상에 배치하고, 본딩 와이어를 통해 소정 부분들 사이에서 접속을 형성하고, 이들 모두를 케이스 내에 수용하고, 그 케이스 내에 실리콘 겔을 주입하고 경화시켜, 그 케이스 내부의 소자 등을 보호한다.
그러나, 도 6 에 도시된 바와 같이, 전술한 바와 같은 밀봉형 반도체에서, 일 전극 (1) 은 베이스 기판 (2) 에 고정되고, 다른 전극 (3) 은 커버 (4) 와 일체로 형성되는 수지부재 (5) 에 의해 지지된다. 2 개의 전극 (1 및 3) 은 케이스 (6) 내에서 서로 근접하게 인출되어, 일 전극 (1) 과 수지부재 (5) 사이에 미세한 갭 (gap) D 가 형성된다. 어떤 경우에는, 경화하기 전에 겔 (7) 이 모세관 현상으로 인해 갭 D 를 따라 상승하여, 전극들 (1 및 3) 의 외부단자와의 접속 부분까지 도달하고 그 부분에 부착된다. 겔 (7) 이 전극들 (1 및 3) 의 외부단자와의 접속 부분에 부착될 경우, 겔 (7) 은 절연체이기 때문에, 전극들 (1 및 3) 과 외부단자 사이의 접속은 불량할 수도 있다.
여기서, 다른 전극을 지지하는 수지부재와 일 전극 사이에 형성되는 갭을 크게 설정함으로써, 그 갭을 따라 상승하는 수지부재의 이동이 방지될 수 있다. 그러나, 그러한 더 넓은 갭은 2 개의 전극 사이의 거리를 더 넓게 하여, 장치의 전체 사이즈를 증가시킨다.
본 발명은 상술한 문제를 해결하기 위한 것이다. 본 발명의 목적은 반도체 장치의 전체 사이즈를 증가시키지 않고 겔의 상승 이동을 방지할 수 있는 반도 체 장치를 제공하는 것이다.
본 발명에 의하면,
베이스 기판;
베이스 기판의 표면 상에 배치되는 반도체 소자;
내부에 반도체 소자를 수용하기 위하여 개방된 상부를 갖는 케이스;
케이스의 내부로부터 그 케이스의 상방까지 인출(引出)되는 제 1 전극;
제 1 전극에 대향하도록 배치되고, 제 1 전극과의 사이에 갭을 갖는 수지부재; 및
케이스 내부에 액상으로 주입된 후에 경화되는 절연 밀봉재를 구비하며,
수지부재와 제 1 전극 사이에 형성되는 갭을 부분적으로 확장함으로써, 경화 전의 밀봉재가 제 1 전극의 외부단자와의 접속부까지 모세관 현상으로 인해 상승하는 것을 방지하기 위해, 수지부재와 제 1 전극 중 적어도 일방에 캐비티가 형성되는 반도체 장치가 제공된다.
밀봉재가 케이스로 주입될 경우, 모세관 현상으로 인해, 그 밀봉재는 전극과 수지부재 사이에 형성되는 갭을 따라 상승하려 한다. 그러나, 갭이 캐비티에서 더 넓어지기 때문에, 밀봉재의 그러한 상승 이동은 캐비티의 높이에서 중단되고, 이에 따라, 밀봉재가 전극의 외부단자와의 접속부에 까지 도달하는 것이 방지된다.
이하, 본 발명의 일 실시형태를 첨부 도면을 참조하여 설명한다.
도 1 은 본 발명의 실시형태에 따른 반도체 장치의 부분 단면도를 나타낸 것이다. 그 반도체 장치는 전력 모듈 등으로서 이용된다. 그 반도체 장치는 베이스 기판 (11) 을 가진다. 베이스 기판 (11) 은 그 표면에 솔더링 (soldering) 된 제 1 전극 (12) 를 가진다. 제 1 전극 (12) 은 단면이 L-형상이다. 제 1 전극 (12) 근방에는 수지부재 (13) 가 배치되는데, 이 수지부재 (13) 는 제 1 전극에 일정한 간격으로 대향하도록 단면이 L-형상이다. 제 1 전극 (12) 의 전면과 수지부재 (13) 의 후면 사이에는 미세한 갭 (gap) 이 형성되어 있다. 단면이 L-형상인 제 2 전극 (14) 은 수지부재 (13) 의 전면에 고정되어 있다. 따라서, 제 1 전극 (12) 과 제 2 전극 (14) 은 근접하게 서로 대향하도록 배치되어 있다.
여기서, 제 1 전극 (12) 의 수직부는 그 전면 상에, 즉, 수지부재 (13) 에 대향하는 표면 상에 형성된 오목 캐비티 (12a) 를 가짐으로써, 제 1 전극 (12) 의 전면과 수지부재 (13) 의 후면에 형성된 갭이 캐비티 (12a) 에서 부분적으로 더 넓어진다. 캐비티 (12a) 는, 제 1 전극 (12) 의 폭방향으로 그루브 (groove) 와 같이 연장하도록 형성된다. 예를 들어, 제 1 전극 (12) 의 두께가 1 - 1.5 mm 정도이고, 제 1 전극 (12) 의 전면과 수지부재 (13) 의 후면 사이에 형성된 미세한 갭이 0.2 - 0.5 mm 정도일 경우, 제 1 전극 (12) 와 수지부재 (13) 사이의 캐비티 (12a) 에서의 갭 D1 은 1 mm 정도로 설정하는 것이 바람직하다.
반도체 소자 (15) 는 제 1 전극 (12) 과 일정한 간격으로 베이스 기판 (11) 의 표면 상에 배치되어 있다. 반도체 소자 (15) 의 표면 상의 전극과 제 2 전극 (14) 는 본딩 와이어 (16) 를 통해 접속되어 있다. 또한, 케이스 (17) 는 베이스 기판 (11) 의 주변부에 고정되어 있다. 베이스 기판 (11) 상에 배치되 는 제 1 전극 (12), 제 2 전극 (14), 반도체 소자 (15) 등은 케이스 (17) 내에 수용되어 있다. 케이스 (17) 는 그 위에 배치되는 커버 (18) 을 가진다. 수지부재 (13) 는 커버 (18) 와 일체로 형성되어, 제 2 전극 (14) 을 지지한다. 제 1 전극 (12) 및 제 2 전극 (14) 은 커버 (18) 에 형성된 개구부 (opening; 18a) 를 통해 케이스 (17) 의 외부로 인출되기 때문에, 커버 (18) 상방으로 돌출한 제 1 전극 (12) 및 제 2 전극 (14) 의 일부는 외부단자 (미도시) 와 접속될 수 있다. 케이스 (17) 내에 수용된 소자 등을 보호하기 위한 밀봉재로서의 실리콘 겔 (19) 은 소정 액면 높이 P 까지 케이스 (17) 에 주입되고 경화되어 있다.
제 1 전극 (12) 에 형성되는 캐비티 (12a) 의 높이는 겔 (19) 의 소정 액면 높이 보다 더 높고, 제 1 전극 (12) 및 제 2 전극 (14) 의 외부단자와의 접속부의 높이 보다는 더 낮음을 알 수 있다.
다음으로, 상기의 구성을 갖는 반도체 장치의 동작을 설명한다. 실리콘 겔 (19) 이 케이스 (17) 내부에 주입될 경우, 겔 (19) 는 경화하기 전에 액상이므로, 그 겔 (19) 은, 모세관 현상으로 인해, 제 1 전극 (12) 의 전면과 수지부재 (13) 의 후면 사이에 형성된 미세한 갭을 따라 상승하려 한다. 그러나, 그 갭이 제 1 전극 (12) 의 캐비티 (12a) 에서 더 넓어지기 때문에, 겔 (19) 의 상승 이동은 캐비티 (12a) 의 높이에서 중단된다. 좀더 자세하게는, 겔 (19) 이 제 1 전극 (12) 및 제 2 전극 (14) 의 외부단자와의 접속부까지 도달하는 것이 방지된다. 따라서, 제 1 전극 (12) 및 제 2 전극 (14) 의 외부단자와의 접속부에 겔 (19) 이 부착되기 때문에 발생하는, 제 1 전극 (12) 및 제 2 전극 (14) 의 외부단 자와의 불량 접속을 방지할 수 있다.
또한, 제 1 전극 (12) 과 제 2 전극 (14) 사이에 더 큰 거리를 만들 필요없이, 겔 (19) 의 상승 이동이 캐비티 (12a) 에 의해 방지될 수 있기 때문에, 제 1 전극 (12) 과 제 2 전극 (14) 은 서로 근접하게 배치될 수 있으며, 이는 전체 장치를 소형화시킬 수 있고 제 1 전극 (12) 및 제 2 전극 (14) 을 포함하는 회로에서 야기되는 인덕턴스를 저감할 수 있다.
비록 상술한 실시형태에서는 제 1 전극 (12) 이 그 내부에 형성되는 캐비티 (12a) 를 갖지만, 다른 방법으로는, 도 2 에 도시된 바와 같이, 제 1 전극 (12) 에 대향하는 수지부재 (13) 의 후면이 수지부재 (13) 의 폭방향으로 연장하는 계단형 캐비티 (13a) 를 가질 수도 있다. 제 1 전극 (12) 의 전면과 수지부재 (13) 의 후면 사이에 형성되는 미세한 갭이 캐비티 (13a) 에서 더 넓어지기 때문에, 겔 (19) 의 상승 이동은 캐비티 (13a) 의 높이에서 방지되며, 따라서, 상술한 실시형태와 유사한 효과가 발생할 수 있다.
또한, 도 3 에 도시된 바와 같이, 제 1 전극 (12) 및 수지부재 (13) 가 그 내부에 각각 형성되는 캐비티 (12a 및 13a) 를 가질 경우, 캐비티 (12a 및 13a) 에서 갭을 훨씬 더 넓게 할 수 있으므로, 겔의 상승 이동은 더 효율적으로 방지될 수 있다.
또한, 도 4 에 도시된 바와 같이, 두께가 허용하는 한, 제 1 전극 (12) 의 폭방향으로 연장하는 계단형 캐비티 (12a) 가 제 1 전극 (12) 에 형성되는 경우에도, 상술한 실시형태의 경우와 유사하게, 겔 (19) 의 상승 이동은 캐비티 (12a) 의 높이에서 방지될 수 있다.
또한, 도 2 및 3 의 수지부재 (13) 의 캐비티 (13a) 는 계단형이 아닌 그루브형으로서 형성될 수도 있다.
여기서, 전극 (12) 의 캐비티 (12a) 는 절삭 가공 또는 프레스 가공 등에 의해 형성될 수 있지만, 수지부재 (13) 의 캐비티 (13a) 는 절삭 가공, 몰딩 등에 의해 형성될 수 있다.
또한, 상술한 실시형태에서, 도 5 에 도시된 바와 같이, 제 2 전극 (14) 은, 그 제 2 전극 (14) 과 수지부재 (13) 사이에 갭이 형성되도록 배치될 수도 있다. 이 경우, 수지부재 (13) 에 대향하는 제 2 전극 (14) 의 후면 상에 캐비티 (12a 및 13a) 와 유사한 캐비티 (14a) 를 형성함으로써, 겔 (19) 의 상승 이동은 그 캐비티 (14a) 에 의해 방지될 수 있다. 이와 유사하게, 제 2 전극 (14) 에 대향하는 수지부재 (13) 의 전면 상에 캐비티를 형성함으로써, 겔 (19) 의 상승 이동을 방지할 수도 있다. 또한, 수지부재 (13) 의 전면 및 제 2 전극 (14) 의 후면 모두에 캐비티를 형성함으로써, 겔의 상승 이동이 더 효율적으로 방지될 수 있다.
상술한 실시형태들에서는, 실리콘 겔 (19) 이 밀봉재로서 사용되기 때문에, 겔 (19) 의 유연성이 반도체 장치의 진동을 흡수할 수 있다. 또한, 실리콘 겔 (19) 대신에 에폭시 수지 등이 밀봉재로서 사용되는 경우에도, 캐비티는, 모세관 현상으로 인한 밀봉재의 상승 이동을 방지하기 때문에, 상술한 실시형태와 동일한 효과를 획득할 수 있다.
수지부재 (13) 는 커버 (18) 에 고정되는 대신에 케이스 (17) 에 고정될 수 도 있다.
또한, 비록 상기 실시형태에서는 2 개의 전극이 서로 근접하게 배치되어 있는 경우를 설명하고 있지만, 3 개 이상의 전극이 서로 근접하게 배치되는 경우에도 유사한 효과를 획득할 수 있다.
본 발명에 의하면, 반도체 장치는 케이스 내부로부터 인출되는 제 1 전극, 및 제 1 전극에 대향하고 그 사이에 갭이 형성되도록 배치되는 수지부재를 구비하며, 그 반도체 장치에서, 수지부재와 제 1 전극 사이에 형성되는 갭을 부분적으로 확장함으로써, 경화하기 전에 밀봉재가 제 1 전극의 외부단자와의 접속부까지 모세관 현상으로 인해 상승하는 것을 방지하기 위해, 수지부재와 제 1 전극 중 적어도 일방에 캐비티가 형성된다. 이에 따라, 반도체 장치의 사이즈를 증가시키지 않고 겔의 상승 이동을 방지할 수 있다.
이와 같이, 본 발명에 의하면, 반도체 장치의 전체 사이즈를 증가시키지 않고 겔의 상승 이동을 방지할 수 있는 반도체 장치를 제공할 수 있다.

Claims (12)

  1. 베이스 기판;
    상기 베이스 기판의 표면 상에 배치되는 반도체 소자;
    상기 반도체 소자를 내부에 수용하기 위하여 개방된 상부를 갖는 케이스;
    상기 케이스 내부로부터 상기 케이스의 상방까지 인출(引出)되는 제 1 전극;
    상기 제 1 전극에 대향하도록 배치되고, 상기 제 1 전극과의 사이에 갭을 갖는 수지부재; 및
    상기 케이스 내부에 액상으로 주입된 후에 경화되는 절연 밀봉재를 구비하되,
    상기 수지부재와 상기 제 1 전극 사이에 형성되는 상기 갭을 부분적으로 확장함으로써, 경화 전의 상기 밀봉재가 상기 제 1 전극의 외부단자와의 접속부까지 모세관 현상으로 인해 상승하는 것을 방지하는 캐비티가 상기 수지부재와 상기 제 1 전극 중 적어도 일방에 형성되는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 캐비티의 높이는, 상기 제 1 전극의 외부단자와의 접속부의 높이 보다 낮고, 상기 케이스 내부에 주입되는 상기 밀봉재의 소정의 액면 높이 보다는 더 높은, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 전극은 상기 베이스 기판의 표면에 고정되고,
    상기 수지부재는 상기 케이스 상에 배치되는 커버에 고정되는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 전극은 상기 베이스 기판의 표면에 고정되고,
    상기 수지부재는 상기 케이스에 고정되는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 전극에 대향하고, 상기 제 1 전극과의 사이에 상기 수지부재를 가지며, 상기 수지부재의 전면과 접촉하도록 배치되는 제 2 전극을 더 구비하는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 전극에 대향하고, 상기 제 1 전극과의 사이에 상기 수지부재를 가지며, 상기 수지부재의 전면과의 사이에 갭이 형성되는 제 2 전극을 더 구비하되,
    상기 수지부재와 상기 제 2 전극 사이에 형성되는 갭을 부분적으로 확장하기 위해, 상기 수지부재와 상기 제 2 전극 중 적어도 일방에 또 다른 캐비티가 형성되는, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 캐비티는, 상기 수지부재와 상기 제 1 전극 중 적어도 일방의 폭방향으로 그루브형으로 연장하는, 반도체 장치.
  8. 제 1 항에 있어서,
    상기 캐비티는, 상기 수지부재와 상기 제 1 전극 중 적어도 일방의 폭방향으로 계단형으로 연장하는, 반도체 장치.
  9. 제 1 항에 있어서,
    상기 캐비티는 절삭 가공에 의해 형성되는, 반도체 장치.
  10. 제 1 항에 있어서,
    상기 밀봉재로서는 실리콘 겔이 사용되는, 반도체 장치.
  11. 제 1 항에 있어서,
    상기 캐비티는, 상기 제 1 전극과 상기 수지부재 각각에 형성되는, 반도체 장치.
  12. 제 1 항에 있어서,
    상기 제 1 전극과 상기 수지부재 사이에 형성되는 갭이 0.2 - 0.5 mm 정도일 경우, 상기 제 1 전극과 상기 수지부재 사이의 상기 캐비티에서의 갭은 1 mm 정도로 설정하는, 반도체 장치.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101529544B (zh) * 2006-09-29 2012-02-22 北陆电气工业株式会社 防水型按钮开关
US7768124B2 (en) * 2007-02-16 2010-08-03 Denso Corporation Semiconductor sensor having a flat mounting plate with banks
CN101446351B (zh) * 2007-11-27 2010-12-22 航天材料及工艺研究所 一种密封防护方法
JP4911725B2 (ja) * 2008-02-18 2012-04-04 三菱電機株式会社 半導体装置
JP5548467B2 (ja) * 2010-01-29 2014-07-16 本田技研工業株式会社 電子装置、および、電子装置の製造方法
JP5357667B2 (ja) * 2009-08-24 2013-12-04 本田技研工業株式会社 電子装置の製造方法
CN102484102A (zh) * 2009-08-24 2012-05-30 本田技研工业株式会社 电子器件以及电子器件的制造方法
CN102044794B (zh) * 2009-10-21 2012-12-19 泰科电子(上海)有限公司 端子密封结构
CN103633125A (zh) * 2012-08-22 2014-03-12 西安永电电气有限责任公司 电力半导体器件用电极
US20150001700A1 (en) * 2013-06-28 2015-01-01 Infineon Technologies Ag Power Modules with Parylene Coating
JP2015018971A (ja) * 2013-07-11 2015-01-29 富士通株式会社 放熱板、及び海中機器
JP6300751B2 (ja) 2015-03-25 2018-03-28 三菱電機株式会社 半導体装置
US10177057B2 (en) 2016-12-15 2019-01-08 Infineon Technologies Ag Power semiconductor modules with protective coating
EP4270466A1 (en) * 2022-04-25 2023-11-01 Infineon Technologies AG Power semiconductor module arrangements and methods for producing power semiconductor module arrangements

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58121652A (ja) * 1981-12-11 1983-07-20 Fuji Electric Co Ltd 混成集積回路装置
JPS62104145A (ja) 1985-10-31 1987-05-14 Mitsubishi Electric Corp 半導体装置
JP2999930B2 (ja) 1994-08-26 2000-01-17 三洋電機株式会社 混成集積回路装置およびその製造方法
US5956231A (en) * 1994-10-07 1999-09-21 Hitachi, Ltd. Semiconductor device having power semiconductor elements
JP3193852B2 (ja) * 1995-10-18 2001-07-30 株式会社東海理化電機製作所 センサチップ保護用キャップの固定構造
US6184544B1 (en) * 1998-01-29 2001-02-06 Rohm Co., Ltd. Semiconductor light emitting device with light reflective current diffusion layer
JP3562311B2 (ja) * 1998-05-27 2004-09-08 松下電器産業株式会社 リードフレームおよび樹脂封止型半導体装置の製造方法
JP3695260B2 (ja) * 1999-11-04 2005-09-14 株式会社日立製作所 半導体モジュール
JP2001210758A (ja) * 2000-01-28 2001-08-03 Mitsubishi Electric Corp 半導体パワーモジュール
JP4614038B2 (ja) 2001-09-25 2011-01-19 日本ケミコン株式会社 樹脂封止型電子部品
DE10237561C1 (de) * 2002-08-16 2003-10-16 Semikron Elektronik Gmbh Induktivitätsarme Schaltungsanordnung bzw. Schaltungsaufbau für Leistungshalbleitermodule

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