KR100586146B1 - 실리콘-온-인슐레이터(ｓｏｉ) 장치용 온-칩 디커플링트렌치 캐패시터(ｄｔｃ) 및 그 형성 방법 - Google Patents
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Abstract
반도체 제조 방법은 사용되는 실리콘 면적을 감소시키면서 저 노이즈로 견고한 회로 설계를 달성하기 위해서 SOI 위에 DTC를 집적시킨다. SOI 장치를 위한 DTC는 실리콘 기판 위의 매립형 산화물층(이 매립형 산화물층 위에 실리콘층이 있음)을 포함한다. 얕은 트렌치 절연부는 실리콘 층 내의 매립형 산화물까지 연장된다. 제 1 트렌치는 얕은 트렌치 절연부 내에 형성되고, 매립형 산화물층을 통해서 실리콘 기판 내부로 연장된다. 제 1 트렌치는 그 벽 내에 산화물 절연층이 형성되어 있고, 폴리실리콘으로 충진되어 DTC를 형성한다. 제 2 트렌치는 제 1 트렌치에 인접한 실리콘층 내에 형성되고, 매립형 산화물층을 통과하여 실리콘 기판 내부로 연장된다. 제 2 트렌치는 폴리실리콘으로 충진되고 DTC를 위한 기판 컨택트를 형성한다.
Description
도 1은 인버전의 게이트 산화물 두께의 함수로 나타낸 평탄 게이트 산화물 디캡의 그래프,
도 2a 내지 2c는 표준 평탄 디캡을 형성하는 반도체 제조 방법을 나타내는 단면도,
도 3a 및 3b는 제각기 평탄 및 트렌치 캐패시터 디캡의 비교를 나타내는 평면도 및 단면도,
도 4는 얕은 트렌치 디캡 캐패시터(STC)를 게이트 산화물, 트렌치 깊이 및 폭의 함수로서 나타내는 그래프,
도 5는 STC 및 평탄 캐패시터 사이의 비교를 나타내는 그래프,
도 6a 내지 도 6h는 본 발명에 따른 STC의 형성 방법을 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
4 : 얕은 트렌치 절연부 5 : 두꺼운 게이트 산화물
7 : 폴리실리콘 8 : 게이트 캐패시터 산화물층
22 : BOX층 26 : 트렌치
본 발명은 일반적으로 CMOS(complementary metal oxide semiconductor) 회로 내의 집적 회로(integrated circuit : IC) 구조물에 관한 것으로, 보다 구체적으로는, 매우 높은 성능의 CMOS 마이크로프로세서용으로서 실리콘 온 인슐레이터(SOI : silicon on insulator) 위, 또는 벌크 웨이퍼(bulk wafer) 위에 내장된 고 캐패시턴스, 저 누설(leakage) 디커플링 캐패시터(decoupling capacitor)를 집적하는 새로운 방법에 관한 것이다.
반도체 설계자의 목표는, 가능한 최소 전원을 소비하면서 계속적으로 증가되는 기능 조건을 갖는 고도로 신뢰성 있는, 초고성능 CMOS 마이크로프로세서를 설계하는 것이다. 이는 배터리(battery) 작동 수명이 결정적으로 중요한 저전력 배터리 구동형 장치에서 보다 더 중요해진다.
이 작동 모드에서, 회로 설계자는 칩 및 반도체 패키지(semiconductor package) 내에서 높은 신호 무결성(integrity)을 보장해야 하는 다수의 도전에 직면해 있다. 입력 및 출력(I/O) 핀(input and output pins)을 통한 동시적 스위칭(switching)은 지정된 시간 내에서, 신호의 무결성(integrity)을 심각하게 열화시키는 전류 "노이즈(noise)" 스파이크(spike)(δI)를 발생시킨다. 신호 무결성은 주로 전력 및 신호 라인 사이의 캐패시턴스 커플링(capacitance coupling)에 기인한 전력 및 접지면(ground planes) 상의 "노이즈"에 의해서 위협받고 있다. 이 노이즈는 클록 주파수(clock frequency) 또는 I/O 핀 카운트(pin count)가 증가됨에 따라서 더 심각해진다.
이러한 해로운 효과에 대한 시스템 신뢰도를 보장하기 위해서, 디캡(Decap)으로 알려진 디커플링 캐패시터(decoupling capacitor)를 전원 및 접지면에 추가하여, 노이즈에 대한 AC 접지(AC ground)를 제공하고, 안정한 DC 전압을 제공한다. 디캡의 값은 일반적으로 다음의 식에 의해 모델링된다.
디커플링 캐패시터(디캡)=전류 스파이크(δI)×시간/(전압 노이즈(Voltage Noise)(δV))
현재, 마이크로프로세서 위에 디캡을 내장하는 방법은, 반도체 프로세스 흐름 내에서 활용가능한 구조물, 즉 NFET(N-type field effect transistor), PFET(P-type field effect transistor) 또는 캐패시터를 이용하는 것으로서, 이들 전부는 위의 공식에서 예측되는 필수 캐패시턴스를 충족시키기 위해 이용되는 게이트 산화물(gate oxide : Tox)의 두께에 강하게 의존한다. 사전 설정된 실리콘 활성 영역 내에서 캐패시턴스값을 증가시키기 위해서, 산화물 두께가 축소됨에 따라, 그에 따른 게이트 전류 누설이 증가될 것이다. 게이트 산화물 스케일링(scaling)에 있어서 매 1Å마다 2.5∼3배만큼 게이트 누설 전류가 증가된다는 것이 실험적으로 결정되었다.
게이트 캐패시턴스를 증가시키고 전력 소모 및 프로세스의 복잡성과 비용이 증가되는 위험성을 감소시키기 위해서, 다수의 게이트 산화물을 갖는 프로세스를 설계할 수 있는데, 이는 다음을 제공한다.
· 고성능 NFET 및 PFET 장치를 위한 "얇은 게이트 산화물(thin gate oxide)"과,
· 제한된 누설값을 가지고 전력 소모를 감소시키지만, 감소된 캐패시턴스를 갖는 디캡 캐패시턴스를 위한 "두꺼운 게이트 산화물(thick gate oxide)"과,
· 다른 이용 가능한 방법으로서, 증가된 게이트 캐패시턴스와 균형을 이루지만, 게이트 누설 증가의 위험성을 갖는 "중간(intermediate)" 게이트 산화물을 도입하는 방법.
현 기술 수준의 마이크로프로세서 디캡은 0.5㎠ 내에 설계되어 1 마이크로 패럿(micro Farad)(1μF)만큼을 필요로 한다. 웨이퍼 위에 위치될 수 있는 칩의 개수는 감소되는 반면 상당한 양의 실리콘 면적 영역이 필요하게 되므로, 이윤이 감소하게 된다.
표 1은 여러 얇은 산화물값 및 두꺼운 산화물값을 이용하여 1㎌의 디캡 조건을 획득하는데 이용될 수 있는 사용가능한 마이크로프로세서 표면 면적의 예를 설명한다. 예로서, DG를 가지고 22Å의 "두꺼운 게이트 산화물", 10Å의 "얇은 게이트 산화물", 또는 "두꺼운 게이트 산화물"과 "얇은 게이트 산화물"이 복합된 영역 및 15Å의 "중간" 게이트 산화물을 나타내었다.
도 1은 전형적인 고성능 마이크로프로세서 설계에서 0.54㎠의 사용가능한 면적에 대해서 마이크로 패럿(㎌) 단위의 계산된 디캡값을 나노미터 단위의 게이트 산화물 두께의 함수로서 나타내었다. 견고한 신호 무결성을 갖는 디자인을 위해서는, 1㎌의 디캡 캐패시턴스가 요구되는데, 현재의 평탄 게이트 산화물 디캡 방법(planar gate oxide decap method) 및 제한된 실리콘 면적의 세트를 이용하면, 단지 0.6 내지 0.8㎌의 디캡 캐패시턴스만을 제공할 수 있다는 것을 주지하라.
도 2a는 SOI 위에 평탄 디캡을 형성하는 현행의 표준 방법에 대해 도시하는데, 이 방법은 캐패시터의 하부 플레이트(bottom plate)를 형성하는 실리콘 웨이퍼 위의 얇은 게이트 산화물에서 개시된다. 본 발명의 목적은 실리콘 온 인슐레이터(SOI)의 형성 그 자체에 있지는 않지만, 본 명세서에서는 본 발명의 바람직한 실시예의 명확한 이해를 위해서 설명되어 있다. 이러한 SOI 기판 웨이퍼를 형성하는 한 가지 방법은, 고에너지 상태에 있는 산소 종류를 주입하는 것을 통해 실리콘 기판(1) 내에 깊게 산소를 매립하고 산소 레벨의 상부에 있는 실리콘층(3)을 산소가 없는 상태로 유지한다. 이것에 후속하여 고온에서의 어닐링 단계(annealing step)를 실행하는데, 이것으로 얕은 실리콘층(실리콘 기판(1) 위의 BOX층(2)의 상부에 있는 층(3)) 아래에 매립형 실리콘 이산화물(buried silicon dioxide : BOX)층(2)을 형성한다.
실리콘층(3)은 얕은 트렌치 절연부(shallow trench insulation : STI)(4)에 의해 영역들로 분할되고, 포토레지스트를 이용하는 패터닝 및 본 기술 분야에서 잘 알려진 도핑(doping) 프로세스에 의해서, 개별 영역은 도시된 바와 같이 n형 또는 p형 영역이 된다. 다음에 구조물을 습식 세정하고(wet cleaned), 두꺼운 게이트 산화물(5)을 형성한다. 다음에 포토레지스트를 스펀 온(spun on)하고, 패터닝 및 현상하여 두꺼운 게이트 산화물을 보호한다. 다음에 노출된 면적을 습식 에칭하여 보호되지 않은 두꺼운 게이트 산화물을 제거한다. 다음으로 포토레지스트를 제거하고 얇은 게이트 산화물(6)을 성장시킨다.
도 2b는 게이트 상호 접속 폴리실리콘(gate interconnect polysilicon)을 증착하여 캐패시터의 상부 플레이트(top plate)를 형성하기 위한 표준 방법을 나타낸다. 보다 구체적으로는, 폴리실리콘(7)의 LPCVD(low pressure chemical vapor deposition)을 이용하여 전체 구조물을 150㎚의 두께로 피복한다. 다음에, PECVD(plasma enhanced chemical vapor deposition)에 의해서, 게이트 캐패시터 산화물층(8)을 50㎚의 두께로 증착한다. 반사 방지 코팅(anti-reflective coating : ARC)(9)를 90㎚의 두께로 증착한 후에, 포토레지스트층(10)을 240㎚의 두께로 증착한다. 포토레지스트층(10)을 패터닝하고, 노출 및 현상하여 70㎚의 폭을 갖는 레 지스트 라인(resist lines)의 형태로 마스크를 형성한다.
도 2c는 평탄 디캡 폴리실리콘 리소그래피 패턴을 도시한다. 명료성을 위해서 단일 핑거(fingers)의 폴리실리콘만을 도시하였으나, 실제적으로 디캡은 결함을 이유로 하여 복수 핑거의 폴리실리콘 라인을 가지도록 설계되어야 한다. 두꺼운 게이트 산화물(5) 및 얇은 게이트 산화물(6)을 에치백(etching back)한 후에, 포토레지스트(10) 및 반사 방지 코팅(9)을 제거하여 폴리실리콘 라인(11)을 잔류시킨다.
도 3a(1) 및 도 3b(2)는 제각기 도 2a, 도 2b 및 도 2c에 대해서 설명된 프로세스에 의해서 형성된 평탄 디캡 구조물을 개략적으로 나타내는 평면도 및 측면도를 도시한다. 평탄 디캡 구조물에서는 비교적 큰 활성 영역이 필요하다는 것을 도 3a로부터 곧바로 명확히 알 수 있을 것이다.
그러므로 본 발명의 목적은 종래의 평탄 디캡 캐패시터보다 더 작은 활성 실리콘 영역 내에서 증가된 캐패시턴스를 제공하는 새로운 디캡 트렌치 캐패시터(Decap Trench Capacitor : DTC)를 형성하기 위한 새로운 구조물 및 프로세스를 제공하는 것이다.
본 발명의 다른 목적은 사용되는 활성 실리콘 면적을 감소시키면서 낮은 노이즈로 견고한 회로 설계를 달성하기 위해서 SOI 위에 디캡 트렌치 캐패시터를 집적시키는 새로운 반도체 제조 방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 사용되는 실리콘 면적을 감소시키면서 견고한 회로 디자인을 달성하도록 SOI 위에 집적되는 새로운 반도체 디캡 트렌치 캐패시터(DTC)가 제공된다. SOI 장치용의 DTC는 실리콘 기판 위의 매립형 산화물층(이 매립형 산화물층 상에 실리콘층이 있음)을 포함한다. 얕은 트렌치 절연부는 실리콘층 내의 매립형 산화물층으로 연장된다. 제 1 트렌치는 얕은 트렌치 절연부 내에 형성되고, 매립형 산화물층을 통해서 실리콘 기판 내부로 연장된다. 제 1 트렌치는 그 벽(walls)에 형성되어 캐패시터를 위한 유전체로서 기능하는 산화물 절연층(oxide insulating layer)을 갖고, 다음에 이 트렌치는 폴리실리콘으로 충진되어 DTC를 형성한다. 제 2 트렌치는 제 1 트렌치에 인접한 실리콘층 내에 형성되고 매립형 산화물층을 통해서 실리콘 기판 내부로 연장된다. 제 2 트렌치는 폴리실리콘으로 충진되고 DTC를 위한 기판 컨택트(substrate contact)를 형성한다.
DTC는 SOI 기판의 상부에 마스크를 형성하는 제 1 리소그래피 단계로 개시되고, 그에 후속하여 에칭 단계를 수행하여 캐패시터 영역 및 기판 컨택트 영역을 정의하기 위해 매립형 산화물(BOX)을 통과하는 여러 깊이의 트렌치를 형성한다. 기판 컨택트 영역 내에 주입 단계(implant step)를 수행하여 기판에 대한 접촉 저항을 더 낮게 할 수 있다. 이에 후속하여 웨이퍼 표면 위, 및 트렌치 내부에 대한 얇은 산화 단계(thin oxidation step) 또는 증착 단계에 의해서, 요구되는 캐패시터를 위한 유전체의 기저(basis)를 형성한다. 제 2 리소그래피 단계를 수행하여 캐패시터 영역을 정의하고 기판 컨택트 영역을 노출시킨다. 습식 에칭 단계를 사용하여 캐패시터 영역 내의 산화물은 에칭하지 않으면서 기판 컨택트 영역 내부에 성장되거나 증착된 산화물을 에칭한다. 도전 재료(conductive material)(즉, 폴리실리콘)의 상부층을 증착하여 캐패시터 영역 및 기판 컨택트 영역을 충진하고 그 뒤에 화학 기계적 폴리싱(chemical mechanical polishing)을 수행한다. 폴리실리콘 표면은 기판 하부 플레이트 캐패시터(substrate bottom plate capacitor)로의 컨택트를 형성하는 것과 동시에, 캐패시터를 위한 상부 플레이트를 형성한다.
위에서 설명된 목적, 측면 및 이점과 그 외의 목적, 측면 및 이점은 도면을 참조하여 본 발명의 바람직한 실시예에 대한 이하의 세부적인 설명으로부터 더 용이하게 이해될 수 있을 것이다.
도 3a 및 도 3b를 다시 참조하면, 좌측에는 평탄 디캡을 형성하는 표준 방법으로 형성된 디캡과, 실리콘 온 인슐레이터(SOI) 타입 웨이퍼 위의 트렌치 디캡을 이용하는 새로운 개선된 방법으로 형성된 디캡과의 비교를 나타내는 평면도 및 단면도가 도시되어 있다. 도 3a의 우측에서 명확하게 확인되는 바와 같이, 트렌치 디캡 구조물은 종래의 평탄 디캡 구조물에 비해서 상당히 더 작은 실리콘 면적의 활성 영역을 점유한다.
도 4는 새롭게 개선된 내장형 DTC를 이용하여 제공될 수 있는 디캡값의 범위를 나타낸다. 예를 들면, 4㎚의 게이트 산화물 및 깊이가 0.75㎛이고 폭이 0.28㎛인 트렌치 캐패시터에서, 게이트 누설(gate leakage)에 기인하는 전력 소모의 증가없이 1.3㎌의 디캡값을 용이하게 제조할 수 있다. 1.5㎌를 초과하는 디캡으로 더 깊은 트렌치를 용이하게 제조할 수 있다.
도 5는 DTC 디캡을 형성하기 위한 새로운 방법에 의해 제공된 개선에 대한 디캡을 형성하는 평탄 방법 사이의 병렬식 비교를 나타내었다. 새로운 방법은 게이트 산화물 두께에 대한 감소된 의존도를 가지고 우수한 캐패시턴스값을 가지고 있음을 명확하게 나타낸다.
도 6a 내지 6h는 본 발명에 따라 DTC 디캡 캐패시터를 형성하는 방법을 도시한다. 도 2a 내지 도 2c에 도시된 종래의 평탄 디캡 방법에서와 같이, 이 프로세스는 매립형 산화물(BOX)층(22)이 그 내부에 형성되는 실리콘 기판에서 시작되어, 얇은 실리콘층(23)을 잔류시키고, 실리콘-온-인슐레이터(SOI) 장치를 형성한다.
도 6a는 얕은 트렌치 절연부(STI)의 형성에 대해서 도시한다. 먼저, 900℃에서 실리콘층(23) 위에 HOT 패드 산화물(24)을 8㎚ 두께로 형성한다. 다음에 785℃에서 LPCVD(low pressure chemical vapor deposition)를 이용하여, 실리콘 질화물(Si3N4)층(25)을 80㎚의 두께로 형성한다. 다음에 전체 구조물을 포토레지스트로 코팅하고 및 리소그래피로 패터닝한다. 다음에 포토레지스트를 현상하여 마스크를 형성한다. RIE(reactive ion etching)를 이용하여, 마스크의 개방된 영역을 매립형 산화물층(22) 아래까지 에칭하여 트렌치(26)를 형성한다. 포토레지스트를 제거하고, 트렌치(26) 내부에 산화물 라이너(oxide liner)(27)를 10㎚의 두께로 형성한다.
도 6b는 얕은 트렌치를 충진하는 프로세스를 도시한다. TEOS(tetraethoxysilane)(Si(OC2H5)에 의한 HCPCVD(high density plasma chemical vapor deposition)를 이용하여, 매립형 산화물층(22) 위에서 전체 두께가 180㎚가 될 때까지 연장되도록 트렌치(26)를 SiO2로 충진한다. 얕은 트렌치 산화물(28)을 질소 분위기 내에서 900℃로 어닐링한다. 이 구조물을 CMP(chemical/mechanical polish)로 처리하여, 실리콘 질화물층(25)의 레벨까지 여분의 산화물을 제거한다.
도 6c는 디캡 캐패시터의 형성 및 기판 컨택트 형성을 도시한다. 구조물을 포토레지스트로 코팅하고, 리소그래피로 패터닝하며, 현상하여 마스크를 형성한다. RIE(reactive ion etching)를 이용하여, 노출된 영역을 에칭하는 것에 의해 2개의 트렌치 또는 홀(29, 30)을 형성한다. 홀(29)은 산화물(28), 산화물 라이너(oxide liner)(27), 매립형 산화물층(22), 및 기판(21) 내부를 통과하여 연장된다. 이 홀은 디캡 캐패시터를 형성하는 데 이용될 것이다. 제 2 홀(30)은 실리콘 질화물층(25), 패드 산화물(pad oxide)(24), 실리콘층(23), 매립형 산화물층(22)을 통해 기판(21) 내부로 연장된다. 이 홀은 기판 컨택트를 형성하는 데 이용될 것이다. 에칭 후에, 포토레지스트 마스크를 제거한다. 이 홀들(29, 30)의 크기 및 깊이는 디캡 캐패시터용으로서 요구되는 캐패시턴스에 의존할 것이다. 도 3 및 도 4를 참조하라.
도 6d는 디캡 캐패시터 게이트 산화물(31)의 형성을 도시한다. 이 산화물층은 디캡 캐패시터의 유전체로서 기능한다. 산화물층(31)을 형성한 후에, 층의 두께를 측정한다. 리소그래피에 의해 패터닝되고 현상되어 홀(30)만을 노출시키는 포토레지스트로 마스크를 형성한다. 이 구조물을 플루오르화 수소산(hydrofluoric acid) 내에 디핑(dipped)하여 홀(30) 내의 기판 컨택트 영역 내에 있는 산화물을 세정하고 에칭한다.
도 6e는 홀(29, 30)의 폴리실리콘 충진물(32)을 도시한다. 이는 620℃에서 LPCVD(low pressure chemical vapor deposition)를 이용하여 구조물의 표면 위에 300㎚의 두께로 형성된 것이다.
도 6f는 CMP(chemical/mechanical polishing)를 수행하여 패드 실리콘 질화물(25)까지 폴리실리콘을 제거한 후의 구조물을 도시한다. 이에 후속하여 RIE(reactive ion etch) 및 희석된 플루오르화 수소산 내에서 540초 동안 산화물 습식 에칭을 수행한다.
도 6g는 실리콘 질화물 패드의 제거를 도시한다. 이는 120초 동안 뜨거운 포스폰산(phosphoric acid)을 이용하여 달성된다. 실리콘 질화물을 제거한 후에, 패드 산화물(24)을 측정한다. 프로세스 중 이 시점에서, 디캡 트렌치 캐패시터 폴리실리콘 컨택트(33) 및 기판 폴리실리콘 컨택트(34)는 구조물의 상부 표면에 돌출되어 있다.
당업자라면 프로세스 내의 이 시점에서, 얇은 게이트 산화물 및 폴리실리콘 상호 접속부를 갖는 N-채널 장치(N-channel device) 및 P-채널 장치를 형성하는 데 이용되는 표준 CMOS 프로세스를 수행할 수 있다는 것을 이해할 것이다. 그러나 이들 프로세스는 본 발명의 부분을 이루지 않기 때문에, 본 명세서에서는 설명하지 않는다.
도 6h는 게이트 희생 산화물(gate sacrificial oxide)의 형성에 대해 도시한다. 먼저, 패드 산화물(24)을 제거하고, 구조물을 세정한다. 다음에, 희생 산화물(sacrificial oxide)(35)을 형성한다. 희생 산화물은 표준 장치 설계를 위한 프로세스이고, 이는 본 발명과 아무 관련이 없지만, 연속성을 위해서 사용하였다. 본 발명의 바람직한 실시예에서는, 결함의 개선을 위해서 표면의 산화 및 습식 에칭에 의해서 실리콘 표면을 세정하는 것으로 구현하였다.
본 발명은 하나의 바람직한 실시예에 대해서 설명하였으나, 당업자라면 첨부된 청구항의 정신 및 범주를 벗어나지 않으면서 본 발명의 수정을 실행할 수 있다는 것을 인식할 것이다.
지금까지 본 발명을 설명하였고, 새로운 발명으로서 주장하고 특허증에 의해 보호받고자 하는 것은 아래와 같다.
본 발명에 따르면, 종래의 평탄 디캡 캐패시터보다 더 작은 활성 실리콘 영역 내에서 증가된 캐패시턴스를 제공하는 새로운 디캡 트렌치 캐패시터(DTC)를 형성하기 위한 새로운 구조물 및 프로세스를 제공하고, 사용되는 활성 실리콘 면적을 감소시키면서 낮은 노이즈로 견고한 회로 설계를 달성하기 위해서 SOI 위에 디캡 트렌치 캐패시터를 집적시키는 새로운 반도체 제조 방법을 제공한다.
Claims (9)
- 실리콘-온-인슐레이터 장치(silicon-on-insulator devices)용 온-칩 디커플링 트렌치 캐패시터(on-chip decoupling trench capacitor)로서,실리콘 기판 상의 매립형 산화물층(buried oxide layer)과,상기 매립형 산화물층 위의 실리콘층 - 상기 실리콘층은 그 내부에 상기 매립형 산화물층으로 연장되는 얕은 트렌치 절연부(shallow trench insulation)가 형성되어 있음 - 과,상기 얕은 트렌치 절연부 내에 형성되고 상기 매립형 산화물층을 통과하여 상기 실리콘 기판 내부로 연장되는 제 1 트렌치 - 상기 제 1 트렌치의 벽(walls) 상에 산화물 절연층(oxide insulating layer)을 형성한 후 폴리실리콘으로 충진하여 상기 디커플링 캐패시터를 형성함 - 와,상기 제 1 트렌치에 인접하여 상기 실리콘층 내에 형성되고, 상기 매립형 산화물층을 통과하여 상기 실리콘 기판 내부로 연장되는 제 2 트렌치 - 상기 제 2 트렌치는 폴리실리콘으로 충진되고, 상기 디커플링 캐패시터를 위한 기판 컨택트(substrate contact)를 형성함 -를 포함하는 온-칩 디커플링 트렌치 캐패시터.
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- 온-칩 디커플링 트렌치 캐패시터로서,실리콘 기판과,상기 실리콘 기판 상의 매립형 산화물층과,상기 매립형 산화물층으로 연장되는 얕은 트렌치 절연부를 구비하는 상기 매리형 산화물층 위의 실리콘층과,상기 얕은 트렌치 절연부와 상기 매립형 산화물층을 통해 상기 실리콘 기판 내로 연장되면서 그 안에 형성되는 트렌치 내에 위치하고, 상기 트렌치 내부를 피복하는 유전성 라이너(a dielectric liner)를 포함하는 디커플링 캐패시터와,상기 디커플링 캐패시터 트렌치에 인접하여 상기 실리콘층 내에 형성되고, 상기 매립형 산화물층을 통해 상기 실리콘 기판 내로 연장되는 상기 디커플링 캐패시터 트렌치를 위한 기판 컨택트 트렌치를 포함하는 온-칩 디커플링 트렌치 캐패시터.
- 제 5 항에 있어서,상기 디커플링 캐패시터 트렌치와 상기 디커플링 캐패시터 트렌치를 위한 기판 컨택트는 폴리실리콘으로 충진되는 온-칩 디커플링 트렌치 캐패시터.
- 온-칩 디커플링 트렌치 캐패시터로서,그 내부에 얕은 트렌치 절연부가 형성되어 있는 실리콘층과,상기 얕은 트렌치 절연부 내에 형성되고, 그 벽 상에 산화물 절연층을 형성한 후 폴리실리콘으로 충진하여 상기 디커플링 트렌치 캐패시터를 형성하는 제 1 트렌치와,상기 제 1 트렌치에 인접하여 상기 실리콘층 내에 형성되고, 폴리실리콘으로 충진되어 상기 디커플링 트렌치 캐패시터를 위한 기판 컨택트를 형성하는 제 2 트렌치를 포함하는 온-칩 디커플링 트렌치 캐패시터.
- 제 7 항에 있어서,상기 디커플링 트렌치 캐패시터는 실리콘-온-인슐레이터 장치를 위한 것으로서,실리콘 기판 상의 매립형 산화물층을 더 포함하되,상기 실리콘층은 상기 매립형 산화물층 위에 형성되고,상기 얕은 트렌치 절연부는 상기 매립형 산화물층으로 연장되며,상기 제 1 트렌치는 상기 매립형 산화물층을 통해 상기 실리콘 기판 내로 연장되고,상기 제 2 트렌치는 상기 매립형 산화물층을 통해 상기 실리콘 기판 내로 연장되는온-칩 디커플링 트렌치 캐패시터.
- 제 1 항, 제 5 항, 제 7 항, 제 8 항 중 어느 한 항에 있어서,상기 제 1 트렌치 또는 상기 디커플링 캐패시터 트렌치의 폭 및 깊이는 사전 결정된 캐패시턴스를 제공하도록 선택되는 온-칩 디커플링 트렌치 캐패시터.
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