KR100584818B1 - 반도체 장치의 제조 방법 및 그 제조 라인 - Google Patents

반도체 장치의 제조 방법 및 그 제조 라인 Download PDF

Info

Publication number
KR100584818B1
KR100584818B1 KR1020017013154A KR20017013154A KR100584818B1 KR 100584818 B1 KR100584818 B1 KR 100584818B1 KR 1020017013154 A KR1020017013154 A KR 1020017013154A KR 20017013154 A KR20017013154 A KR 20017013154A KR 100584818 B1 KR100584818 B1 KR 100584818B1
Authority
KR
South Korea
Prior art keywords
processing
semiconductor
less
manufacturing
wafer
Prior art date
Application number
KR1020017013154A
Other languages
English (en)
Other versions
KR20020010603A (ko
Inventor
이노우에준이치
아사카와데루오
스기야마가즈히코
Original Assignee
동경 엘렉트론 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동경 엘렉트론 주식회사 filed Critical 동경 엘렉트론 주식회사
Publication of KR20020010603A publication Critical patent/KR20020010603A/ko
Application granted granted Critical
Publication of KR100584818B1 publication Critical patent/KR100584818B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • H01L21/67225—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process comprising at least one lithography chamber
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/56—Apparatus specially adapted for continuous coating; Arrangements for maintaining the vacuum, e.g. vacuum locks
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/54—Apparatus specially adapted for continuous coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0405—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising semiconducting carbon, e.g. diamond, diamond-like carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67161—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67161—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers
    • H01L21/67173—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers in-line arrangement

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

본 발명은, 반도체 기판에 6 인치(150 ±3 ㎜ : SEAJ 규격) 이하의 직경을 갖는 반도체 웨이퍼를 이용하여 그 반도체 기판에 일련의 처리를 실시해서, 반도체 기판상에 집적 회로를 형성하는 반도체 장치의 제조 라인으로서, 제조 라인은 동일 사양인 2개의 서브라인 - 이들 서브라인의 각각은 성막 장치와 패턴 노광 장치와 에칭 장치와 테스트 장치를 포함하는 일련의 처리 장치에 의해 구성되고, 적어도 하나의 패턴 노광 장치 및 하나의 에칭 장치에 있어서는 0.3 ㎛ 이하의 미세 가공이 가능함 -과, 상기 2개의 서브라인 사이에서 처리 도중의 반도체 기판을 서로 반송하는 수단을 갖는 복수의 웨이퍼 사이즈에도 대응 가능한 반도체 장치의 제조 방법 및 그 제조 라인을 제공한다.

Description

반도체 장치의 제조 방법 및 그 제조 라인{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE AND MANUFACTURING LINE THEREOF}
본 발명은 반도체 기판상에 형성하는 구성 부위의 최소 가공 치수를 주로 0.3 ㎛ 이하로 실현하는, 성막·에칭 등을 행하는 프로세스 장치를 이용하여, 반도체 웨이퍼상에 반도체 집적 회로를 양호한 비용 효율로 제조하는 반도체 장치의 제조 방법 및 그 제조 라인에 관한 것이다.
최근, 반도체 메모리는, 웨이퍼 사이즈가 8 인치(200 ±4 ㎜ : SEAJ 규격)이고 64 MDRAM/0.25 ㎛(최소 가공 선폭)가 양산 전개되고 있으며, 새로이 256 MDRAM/0.18∼0.25 ㎛의 개발이 진행되고 있다. 지금까지의 기술 개발에서는 약 3년 간격마다 기억 용량이 약 4배 증가하는 경향에 있었다.
지금까지 디자인 룰의 쉬링크(shrink)(최소 가공 선폭의 축소)와 웨이퍼 사이즈의 대구경화를 동시에 실행하면, 웨이퍼 1매당 수량이 4배로 된다는 일반 규칙에 근거하여, 수익성이 향상되었다.
그러나, 미세화와 웨이퍼 사이즈의 대(大)구경화의 동시 진행은, 설비 투자 금액의 증대, 개발 기간의 장기화 등의 문제를 발생시키고, 특히 8 인치로부터 300 ㎜로의 변환 시기가 도래하고, 기억 용량에 대해서도 1 GDRAM의 제조가 그 목전에 들어와 있어, 현 상태에서는 큰 문제로 되어 있다.
웨이퍼 사이즈를 8 인치로부터 300 ㎜로 이행하는 경우에, 일관 라인을 구축한 때에는 설비 투자 금액이 약 2000억엔을 초과할 것이 예상되며, 개발 기간도 종래의 2배 이상이 예상되고 있다. 그 결과로서, 설비 투자 금액의 증가가 감가상각비의 증가를 초래하고, 또한 개발 기간의 장기화는 고정비(固定費)의 증가를 초래하여, 결과적으로 반도체 장치 메이커의 수익성의 저하를 야기시키게 된다. 이것을 개선하기 위해, 설비 가격 상승의 억제, COO 저감, 장치 스루풋(throughput) 향상 등이 필요로 되고 있다.
또한, 종래, 디자인 룰의 시링크와 웨이퍼 사이즈의 대구경화를 실시한 경우, 제조 장치의 비용이나 웨이퍼를 포함하는 원재료의 비용이 상승하기 때문에, 소품종, 다량 생산을 행하는 제조 라인을 구축하고 있었다.
그러나, 수요 경향에 있어서는, 예를 들어 아날로그 회로와 디지털 회로로 이루어지는 복수의 구성 부위를 하나의 기판상에 형성하는 혼재 LSI 등과 같이 다양성을 갖는 프로세스 기술이 요구되어, 다품종, 소량 생산으로 되어 오고 있다.
종래의 제조 라인은, 원래 제조하는 반도체 장치의 품종을 한정하고 있기 때문에, DRAM 등의 대량 생산에 적합하지만, 설정된 프로세스 공정과 대폭 다른 프로세스 공정에는 대응할 수 없거나, 그 프로세스 공정의 변경을 위해 대폭적인 배치 변경이나 개조가 필요하게 되어, 변경에 걸리는 작업 시간이나 그 비용에 대해서는 방대한 것으로 되어 있어, 투자 금액의 증대에 합당한 수익을 얻을 수 없게 되어 오고 있다.
발명의 개시
본 발명은, 반도체 기판상에 형성하는 구성 부위의 최소 가공 치수가 0.3 ㎛ 이하인 집적 회로를 반도체 웨이퍼상에 저비용으로 형성하며, 프로세스 공정의 변경에 용이하고 또한 유연하게 대응할 수 있고, 복수의 웨이퍼 사이즈에도 대응 가능한 반도체 장치의 제조 방법 및 그 제조 라인을 제공하는 것을 목적으로 한다.
본 발명은, 상기 목적을 달성하기 위해, 반도체 기판상에 형성하는 구성 부위의 최소 가공 치수가 0.3 ㎛ 이하인 가공 공정을 포함하는 반도체 장치의 제조 방법에 있어서, 상기 반도체 기판에 6 인치(150 ±3 ㎜ : SEAJ 규격) 이하의 직경을 갖는 반도체 웨이퍼를 이용하는 반도체 장치의 제조 방법을 제공한다.
또한, 반도체 기판에 일련의 처리를 실시하여 상기 반도체 기판상에 집적 회로를 형성하는 반도체 장치의 제조 라인으로서, 상기 제조 라인은 동일 사양인 2개의 서브라인을 구비하되, 상기 서브라인의 각각은 성막 장치, 패턴 노광 장치, 에칭 장치 및 테스트 장치를 포함하는 일련의 처리 장치에 의해 구성되고, 적어도 하나의 패턴 노광 장치 및 하나의 에칭 장치에 있어서는 0.3 ㎛ 이하의 미세 가공이 가능하고, 또한, 상기 2개의 서브라인의 사이에서 처리 도중인 반도체 기판을 서로 반송하는 수단을 갖는 제조 라인을 제공한다.
본 발명에 있어서는, 반도체 기판상에 형성하는 구성 부위의 최소 가공 치수 가 0.3 ㎛ 이하인 가공 공정을 포함하는 반도체 장치의 제조 방법에 있어서, 반도체 기판에 직경 6 인치 이하의 반도체 웨이퍼를 이용하여, 비용 저검 및 수량의 증량을 도모한다. 또한, 제조 라인에 배치되는 처리 장치 또는 처리 챔버를 반송계에 플러그인 접속해서 착탈 자유롭게 접속하여, 처리 장치의 교환, 추가 또는 분리가 용이하게 되고, 반송계를 임의로 고리 형상 접속이나 패스 라인을 개재시킨 병렬 접속함으로써, 제조 라인에 있어서의 처리 장치의 겸용을 대체하는 제조 라인이다.
본 발명을 실시하는데 있어서, 문제를 해결하기 위한 개략에 대해서 설명한다.
「표 1」은, 각 웨이퍼 구경에 있어서의 투자 금액과 메모리 용량의 상대적인 관계를 나타내고 있고, 도 11은 그것을 그래프화한 것이다.
Figure 112001026312234-pct00001
8(인치)/0.25 ㎛(64 MDRAM)의 일관 라인에 대한 투자 금액을 "1"(상대값)으로 해서, 각 웨이퍼 구경에 있어서의 메모리 용량에 대한 투자 금액의 관계를 나타내고 있다.
이 표로부터 명확한 바와 같이, 8 인치로부터 300 ㎜로 이행할 때의 변화율이 다른 것에 비해 현저하고, 300 ㎜로의 이행에 대한 투자 금액의 증대가 현저하다.
또한, 「표 2」에는 웨이퍼 구경(집적 회로 형성 영역의 면적)과 반도체 장치의 수량과의 관계를 나타내고 있고, 도 12는 그것을 그래프화한 것이다.
Figure 112001026312234-pct00002
이 표에 나타난 바와 같이, 수량(양품률을 100%로 한 경우의 웨이퍼 1매당으로부터 수확할 수 있는 칩 수)은 웨이퍼 구경에 비례하고 있고, 동일 수량을 제조하기 위해서는 이하의 제조 라인수가 필요하게 될 것으로 상정된다.
·300 ㎜ 1/2.21 = 0.45 1/2 라인
·8 인치 1/1 = 1 1 라인
·6 인치 1/0.56 = 1,76 2 라인
·5 인치 1/0.38 = 2,63 3 라인
(125 ±2 ㎜ : SEAJ 규격)
·4 인치 1/0.24 = 4,17 5 라인
(100 ±2 ㎜ : SEAJ 규격)
「표 3」에 각 웨이퍼 구경에 대한 투자 금액 상대값과 수량 상대값의 관계를 나타내고 있고, 도 13은 그것을 그래프화한 것이다.
Figure 112001026312234-pct00003
이 표에 있어서, 동일한 제조 프로세스에 의해 제조하는 것으로 하고, 투자 금액의 상대값보다 수량 상대값이 많은 경우에 수익성이 양호한 것으로 판단하면, 투자 금액에 대한 수익 개선을 기대할 수 있는 것은 300 ㎜로의 대구경화 또는 6 인치 이하의 소구경화이다. 또한, 이들을 실제로 동일 제조 프로세스에 의해 실시하는 것으로 가정하고, 웨이퍼 사이즈마다 투자 금액의 상대값과 생산량(수량)의 관계를 나타내면, 「표 4」로 된다. 도 14는 그것을 그래프화한 것이다.
Figure 112001026312234-pct00004
이 표로부터, 웨이퍼 사이즈를 300 ㎜와 같이 대구경화하는 것보다도, 6 인치, 5 인치 등과 같은 소구경화하는 쪽이 투자 효율이 양호하다는 것을 이해할 수 있다.
또한, 8 인치 이상의 웨이퍼 사이즈를 이용한 경우, 프로세스의 미스나 반송 오류 등에 의해서 파손된 경우에는, 1매당 수량이 크기 때문에, 양품률을 현저하게 떨어뜨리기도 한다. 이 경우에 있어서도, 1매당 수량이 적은 소구경 사이즈의 웨이퍼 쪽이 양품률에 영향을 적게 미치게 된다.
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법에 이용하는 반도체 제조 장치의 개념적인 구성예를 도시하는 도면,
도 2는 실시예 1에 있어서의 반도체 장치의 제조 방법에 이용되는 포토리소그래피 기술에 의한 레지스트 처리·노광 장치의 개념적인 구성을 도시하는 도면,
도 3은 실시예 1의 반도체 제조 방법에 이용되는 검사 장치의 개념적인 구성을 도시하는 도면,
도 4는 실시예 2에 따른 제조 라인(서브라인)의 개념적인 구성예를 도시하는 도면,
도 5는 실시예 2에 있어서의 플러그인 구성에 대해서 설명하기 위한 도면,
도 6은 실시예 3에 따른 제조 라인의 개념적인 구성예를 도시하는 도면,
도 7은 실시예 3에 있어서의 플러그인 구성에 대해서 설명하기 위한 도면,
도 8은 실시예 4에 따른 플러그인 구성된 독립된 2개의 서브라인을 갖는 제조 라인의 개념적인 구성예를 도시하는 도면,
도 9는 실시예 5에 따른 상호 접속된 2개의 서브라인을 갖는 제조 라인의 개념적인 구성예를 도시하는 도면,
도 10은 실시예 5에 있어서의 플러그인 구성에 대해서 설명하기 위한 도면,
도 11은 웨이퍼 구경에 있어서의 투자 금액과 메모리 용량의 상대적인 관계를 도시하는 도면,
도 12는 웨이퍼 구경(집적 회로 형성 영역의 면적)과 반도체 장치의 수량과의 관계를 도시하는 도면,
도 13은 각 웨이퍼 구경에 대한 투자 금액 상대값과 수량 상대값의 관계를 도시하는 도면,
도 14는 웨이퍼 사이즈마다 투자 금액의 상대값과 생산량(수량)의 관계를 도시하는 도면이다.
발명을 실시하기 위한 최선의 형태
이하, 본 발명에 따른 실시예에 대해서 상세하게 설명한다.
도 1에는 본 발명에 따른 반도체 장치의 제조 방법에 이용하는 반도체 제조 장치의 개념적인 구성예를 도시하여 설명한다.
본 실시예에서 이용하는 반도체 제조 장치는, 가공 공정에서 최소 가공 치수가 0.3 ㎛ 이하인 가공이 가능하고, 웨이퍼 직경이 6 인치 이하인 반도체 기판(웨이퍼)에 후술하는 프로세스 처리를 행하는 장치이다.
이 반도체 장치는, 전체를 제어하는 제어부(1)를 중심으로 하여, 웨이퍼(3)를 수납 가능한 캐리어 카세트(2)를 장전하고, 낱장식으로 웨이퍼(3)의 반입·반출을 행하는 로더(loader)(4) 및 언로더(unloader)(5)와, 웨이퍼(3)의 위치 맞춤을 실행하는 얼라인먼트 기구(18)를 구비하는 얼라인먼트 챔버(6)와, 배기계(7) 및 반송 기구(8)를 구비하는 로드 록 챔버(9, 10)와, 배기계(11)를 구비하고 웨이퍼(3)를 소정 처리하는 프로세스 챔버(12)와, 처리된 웨이퍼(3)를 일시적으로 적재(stock)하는 버퍼 챔버(13)와, 챔버간의 웨이퍼의 수수를 실행하기 위한 X-Y-Z-θ 방향으로 구동하는 암(14) 등을 갖는 반송 기구(15, 16)로 구성되어 있다.
프로세스 챔버(12)와 각 로드 록 챔버(9, 10) 사이, 로드 록 챔버(9)와 얼라인먼트 챔버(6) 사이 및 로드 록 챔버(10)와 버퍼 챔버(13) 사이에는, 챔버내의 진공이 유지되도록 기밀 유지 가능한 게이트 밸브(17)가 각각 마련되어 있다. 또한, 제어부(1)에는 전원 공급을 실행하는 전원도 포함하는 것으로 한다. 상기 웨이퍼(3)는 도시되는 화살표 방향으로 반송되는 것으로 한다.
상기 프로세스 챔버(12)가 실행하는 웨이퍼 처리로서는 박막 형성 처리, 에칭 처리, 불순물 도입 처리 및 금속 성막을 행한다.
상기 박막 형성 처리로서는, 상압 CVD(Chemical Vapor deposition), 감압 CVD, 확산로(擴散路), RPT(Rappid Thermal Processing) 등의 열 처리, 플라즈마 CVD 또는 어닐링 처리 중의 어느 하나를 실행하는 처리 기구가 마련되어 있다. 상기 에칭 처리로서는, Poly-Si 에칭, 산화막 에칭, 금속 에칭 중의 어느 하나를 실행하는 처리 기구가 마련되어 있다. 상기 불순물 주입 처리로서는, 이온 주입 처리 또는 열 확산 처리 중의 어느 하나를 실행하는 처리 기구가 마련되어 있다. 상기 금속 성막 처리로서는, 열 CVD, 플라즈마 CVD, 스퍼터링 처리(PVD) 또는 열 처리 중의 어느 하나를 실행하는 처리 기구가 마련되어 있다.
이와 같이 구성된 반도체 제조 장치에 있어서, 로더(4)에 복수매의 웨이퍼(3)를 수납한 캐리어 카세트(2)를 장전하고, 언로더(5)에는 빈 캐리어 카세트(2)를 장전한다.
다음에, 로더(4)의 캐리어 카세트(2)로부터 반송 기구(14)에 의해 웨이퍼(3)를 취출하여 얼라인먼트 챔버(6)내의 얼라인먼트 기구(18)로 전달하고, 프로세스 챔버(12)내의 처리 기구(도시하지 않음)의 소정 위치에 세트 가능하도록 웨이퍼(3)의 위치 맞춤을 실행한다. 위치 맞춤된 웨이퍼(3)는 로드 록 챔버(9)에 반입된다. 로드 록 챔버(9)는 프로세스 챔버(12)와 동등한 압력까지 배기계(7)에 의해 감압된 후, 챔버내에 구비된 반송 기구(8)에 의해 웨이퍼(3)를 프로세스 챔버(12)내의 처리 기구로 전달한다.
그리고, 프로세스 챔버(12)에 의해 처리된 웨이퍼(3)는 로드 록 챔버(10)를 거쳐서 버퍼 챔버(13)에 일시적으로 수납한다. 버퍼 챔버(13)에 소정 매수 또는 캐리어 수납분의 웨이퍼(3)가 적재되었으면, 이들 웨이퍼(3)는 반송 기구(14)에 의해 언로더(5)에 장전된 빈 캐리어 카세트(2)에 수납된다.
다음에, 도 2에는 본 실시예에 있어서의 반도체 장치의 제조 방법에 이용되는 포토리소그래피 기술에 의한 레지스트 처리·노광 장치의 개념적인 구성을 도시하여 설명한다.
본 실시예의 노광 장치에서는, 웨이퍼 직경이 6 인치 이하인 반도체 기판(웨이퍼)에 대해서 패턴의 최소 선폭이 0.3 ㎛ 이하로 되도록 형성할 수 있고, 후술하는 프로세스 처리를 실행하는 장치이다.
이 레지스트 처리·노광 장치는 제어부(21)에 의해 전체의 제어가 행해지고 있고, 웨이퍼(3)를 수납 가능한 캐리어 카세트(2)를 장전하여 낱장식으로 웨이퍼(3)의 반입·반출이 가능한 로더(22) 및 언로더(23)와, 레지스트를 웨이퍼(3)에 도포하는 스핀 코터 등으로 이루어지는 레지스트 도포 챔버(24)와, 레지스트가 도포된 웨이퍼(3)를 베이킹 처리하는 가열 처리 챔버(25, 26, 27)와, KrF 엑시머 레이저나 ArF 엑시머 레이저 등을 광원으로 해서 노광을 실행하는 패턴 노광 챔버(28)와, 베이킹 처리된 웨이퍼(3)를 패턴 노광 챔버(28)로 반입·반출하는 반송 기구(29)를 구비하는 노광 챔버 인터페이스(30, 31)와, 노광된 웨이퍼(3)를 회전시키면서 현상(스핀 현상 처리)하여 마스크 패턴을 형성하는 현상 처리 챔버(32)와, 패턴 노광 챔버(28)를 제외한 각각의 챔버 사이에서 웨이퍼를 반송하는 반송 기구(33, 34)로 구성된다.
단, 이 도 2에 있어서, 제어부(21)는 패턴 노광 챔버(28)에만 접속되어 전체의 구성 부위를 제어하고 있는 것처럼 설명하고 있지만, 이것은 개념적으로 나타낸 것이며, 실제로 본 장치를 구성하는 경우에는 각각의 챔버에 있어서 제어부를 마련하고, 이들 제어부로 통괄적인 지시를 보내는 호스트적인 제어부를 마련하는 설계를 행해도 무방하다.
이 처리 장치에 의한 처리는, 우선 로더(22)에 복수의 웨이퍼(3)를 수납한 캐리어 카세트(2)를 장전해서, 반송 기구(33)에 의해 레지스트 도포 챔버(24)로 반입하여, 레지스트를 웨이퍼(3)에 도포한다. 그 후, 반송 기구(33)에 의해 레지스트가 도포된 웨이퍼(3)를 열 처리 챔버(25)내의 핫 플레이트(hot plate)(도시하지 않음)에 탑재하여, 웨이퍼(3)에 노광 전의 프리베이킹 처리를 실시한다.
다음에, 노광 챔버 인터페이스(29)의 반송 기구에 의해 베이킹 처리된 웨이퍼(3)를 패턴 노광 챔버(28)내의 웨이퍼 스테이지(도시하지 않음)에 탑재하여, 얼라인먼트 마크에 의한 위치 맞춤을 실행한 후 노광한다. 노광된 웨이퍼(3)는 노광 챔버 인터페이스(31)를 거쳐서 반송 기구(34)에 의해 열 처리 챔버(26)내의 핫 플레이트(도시하지 않음)에 탑재하여 현상 전의 베이킹 처리를 실시한다. 그 후, 현상 처리 챔버(32)로 반입하여, 노광된 웨이퍼(3)를 회전시키면서 현상해서 마스크 패턴을 형성한다.
또한, 열 처리 챔버(27)에 있어서, 포스트 베이킹 처리를 실시한다. 이 열 처리된 웨이퍼(3)는 반송 기구(34)에 의해 언로더(23)에 장전된 빈 캐리어 카세트에 수납된다.
다음에, 도 3에는 본 실시예의 반도체 제조 방법에 이용되는 광학적 또는 전기적 검사를 실행하는 검사 장치의 개념적인 구성을 도시하여 설명한다.
본 실시예에서는, 챔버내에, 웨이퍼 사이즈가 6 인치 이하인 웨이퍼상에 최소 가공 치수가 0.3 ㎛ 이하로 형성된 레지스트 패턴이나 배선 등의 형상을 광학적으로 검사하는 현미경이나 전자현미경 등으로 이루어지는 광학 검사 기구, 회로 패턴(배선이나 전극)이나 집적 회로 소자 등의 전기적 특성을 검사하는 테스팅 기구, 번 인(burn-in) 검사를 실행하는 에이징 기구 중의 어느 하나가 구비되어 있다.
이 검사 장치는 제어부(41)에 의해 전체의 제어가 행해지고 있고, 웨이퍼(3)를 수납 가능한 캐리어 카세트(2)를 장전하여 낱장식으로 웨이퍼(3)의 반입·반출이 가능한 로더/언로더(42)와, 웨이퍼(3) 검사를 위한 위치 맞춤을 실행하는 얼라 인먼트 기구(43)를 구비하는 얼라인먼트 챔버(44)와, 상술한 여러 가지의 검사를 행하는 검사 기구를 수납하는 검사 챔버(45)와, X-Y-Z-θ 방향으로 구동하는 스테이지(46)와 웨이퍼의 전극 등에 프로우브를 접촉시켜 전기적인 접속을 행하는 프로버(도시하지 않음)와 광학적인 검사를 행하기 위한 광원 및 검출부(도시하지 않음) 등이 배치되고, 챔버 사이에서 웨이퍼(3)의 반송을 행하는 반송 기구(47)가 배치된 스테이지 챔버(48)로 구성된다. 검사 챔버(45) 및 스테이지 챔버(48)에 있어서, 광학적 또는 전기적 검사를 실행할 수 있다.
이 도 3에 있어서, 제어부(41)는 검사 챔버(45)에만 접속되어 전체의 구성 부위를 제어하고 있는 것처럼 설명하고 있지만, 이것은 개념적으로 나타낸 것이며, 실제로 본 장치를 구성하는 경우에는, 각각의 챔버에 있어서 제어부를 마련하고, 이들 제어부에 통괄적인 지시를 보내는 호스트적인 제어부를 마련하는 설계를 해도 무방하다.
이상 설명한 실시예 1에 있어서의 반도체 제조 장치, 레지스트 처리·노광 장치 및 검사 장치(이하, 이들을 처리 장치라고 함)의 처리 대상으로 되는 반도체 웨이퍼의 웨이퍼 사이즈는 6 인치 이하의 웨이퍼, 예를 들어 2, 3, 4, 5, 6 인치가 고려된다. 이들 웨이퍼에 대하여, 웨이퍼상에 형성하는 배선 패턴이나 회로 소자, 예를 들어 트랜지스터의 게이트 전극의 게이트 길이가 0.3 ㎛ 이하인 미세 가공을 실시한다.
이 처리 장치는 6 인치 이하의 웨이퍼의 1 사이즈의 웨이퍼에 대응하는 반송계를 배치하고, 프로세스 챔버는 성막, 에칭 등의 프로세스 공정에 따라서 선택해 서 구성할 수 있다.
다음에, 도 4에는, 실시예 2로서, 상술한 처리 장치를 이용한 제조 라인(서브라인)의 개념적인 구성을 도시하여 설명한다.
이 제조 라인은 상술한 박막 형성 장치(51), 레지스트 처리 장치(52), 패턴 노광 장치(53), 에칭 장치(54), 금속 성막 장치(55), 불순물 도입 장치(56), 검사 장치(57) 및 로더/언로더(58), 카세트 스테이션(59)을 하나의 반송계(60)에 연결하여 플러그인 구성으로 하고, 구성 장치 전체를 제어하는 제어부(61)를 마련한 제조 라인의 구성예이다. 여기서 말하는 플러그인 구성이라는 것은, 각 장치가 반송계(60)에 대하여 용이하게 착탈 가능하도록 접속되어 있는 구성을 말한다. 또한, 바람직한 형태에 있어서는, 장치와 반송계의 접속부인 인터페이스가 통일되어 있어, 장치의 배치 변경이 매우 용이하게 된다.
이 제조 라인은, 웨이퍼 사이즈가 동일한 웨이퍼를 처리 대상으로 하고 있으며, 프로세스 공정의 변경, 제조 품종의 변경 또는 생산량의 변동에 따라서, 처리 장치의 추가나 삭제가 가능하도록 처리 장치를 최소 수로 한 구성으로서, 적어도 각종 공정마다 1대의 처리 장치가 반송계(60)에 각각 착탈이 자유로운 상태로 접속되어 있다.
이 구성에 있어서는, 도 5에 도시하는 바와 같이, 반송계(60)에 대하여 각각의 처리 장치는 독립되어 있어, 라인으로의 조립 및 분리가 자유롭다. 예를 들어, 프로세스 공정의 변경에 의해, 박막 형성의 추가나 에칭을 실행하는 공정이 증가된 경우에는, 박막 형성 장치(62)나 에칭 장치(63)를 장치 단위로 추가할 수 있다. 또한, 처리 장치 단위의 추가뿐만 아니라, 새롭게 각 라인 단위의 추가, 삭제도 가능하다.
이 플러그인 구성에 있어서는, 각 처리 장치의 로더/언로더는 동일한 웨이퍼 사이즈에만 대응하도록 구성되어 있고, 반송 형태는 낱장식이지만, 캐리어 카세트의 수납 매수의 단위나 설정된 로트 매수 단위로 웨이퍼를 반송한다. 단, 반송 형식이 낱장식에 한정되는 것은 아니며, 캐리어 카세트마다 반송하는 카세트 반송 방식이더라도 전혀 문제는 없다. 각 처리 장치는 반송계(60)에 접속되어 있지 않아도 무방하다. 처리 장치의 로더/언로더가 반송계(60)의 반송 기구에 의해 액세스 가능한 위치에 배치되어 있으면 된다.
본 실시예에서는, 원래 사양이 다른 처리 장치이더라도 로더/언로더를 공통화하는 것에 의해, 플러그인 구성할 수 있어, 기존의 처리 장치를 이용해서 제조 라인을 구축할 수 있다.
다음에, 도 6은, 실시예 3으로서, 플러그인 구성된 제조 라인의 변형된 예를 도시한다.
상술한 제조 라인은 처리 장치 단위로 구성되어 있지만, 본 실시예에서는 챔버 단위로 반송계에 연결하여 플러그인 구성되는 것이다. 처리 장치 단위의 플러그인은 기존의 장치를 이용할 수 있지만, 각각에 로드/언로드가 필요하게 되어, 장치 면적이 커질 뿐만 아니라 제어 관계를 통일시키는 점에 있어서도 어려운 점이 있다.
그래서, 본 실시예에서는 통일적인 또는 동등한 반송계에 대하여 각종 처리 챔버를 접속시켜 구성한다.
도 6에 도시하는 구성에 있어서는, 각종 프로세스 공정마다 블럭으로 구성되어 있으며, 전(前)처리 블럭(71), 레지스트 패턴 형성 블럭(72), 박막 형성 블럭(73) 및 검사 블럭(74)으로 크게 구별되고, 또한 웨이퍼의 공급 및 회수를 실행하는 웨이퍼 공급·회수 블럭(75)이 배치되어 있다.
전처리 블럭(71)은 RTP 등의 열 처리나 웨이퍼상에 형성된 자연 산화막 등의 불필요한 것을 표면으로부터 제거하는 클리닝 처리를 행하는 것이다. 예를 들어, 프로세스 챔버(76, 77)가 열처리 챔버와 에칭 챔버로 이루어지고, 대기압의 반송계(78)에 접속되어 구성된다.
또한, 웨이퍼 공급·회수 블럭(75)은, 로더/언로더(79)와 카세트 스테이션(80)으로 구성되고, 상기 반송계(78)에 접속된다.
다음에, 레지스트 패턴 형성 블럭(72)은, 포토리소그래피 기술을 이용하여, 웨이퍼상에 회로 패턴이나 회로 소자를 형성하기 위한 레지스트 패턴을 형성하는 것으로서, 레지스트 처리부와 패턴 노광부로 이루어진다. 예를 들어, 레지스트 처리부는, 스핀 코터 등으로 이루어지는 레지스트 도포 챔버(81), 베이킹을 행하는 열처리 챔버(82) 및 현상 처리 챔버(83)가 반송계(84)에 접속되어 구성된다. 또한, 패턴 노광부는 노광 챔버(85)와, 웨이퍼를 일시적으로 적재하는 버퍼 챔버(86)가 반송계(87)에 접속된다. 레지스트 처리부와 패턴 노광부는, 반송계(84)와 반송계(87)가 버퍼 챔버(86)를 거쳐서 접속된다.
상기 박막 형성 블럭(73)은, 예를 들어 4개의 프로세스 챔버(88∼91)가 반송 계(92, 93)와 각각 게이트 밸브(94∼97)를 거쳐서 접속되어 있다. 이들 반송계(93)와 반송계(94)는, 버퍼 챔버(100)를 거쳐서 접속되어 있고, 또한 그 타단측에도 게이트 밸브(98, 99)를 거쳐서 로드 록 챔버로서도 기능하는 버퍼 챔버(101, 102)가 접속된다. 상기 버퍼 챔버(101)는 게이트 밸브(103)를 거쳐서 반송계(84)에 연결하여 웨이퍼의 수수를 실행할 수 있고, 또한 버퍼 챔버(102)는 게이트 밸브(104)를 거쳐서 후술하는 검사 블럭(74)의 카세트 버퍼 챔버(106)에 연결된다.
또한, 이들 각 챔버 및 반송계에는 배기계가 접속되어, 진공 배기가 가능하게 되어 있다. 이러한 구성에 의해, 버퍼 챔버 및 반송계는 진공 상태로 유지할 수 있다.
상기 검사 블럭(74)은 반송계(105)의 양단측에 카세트 버퍼 챔버(106, 107)를 접속한다. 또한, 반송계(105)에는 스테이지 챔버(108)와 검사 챔버(109)로 이루어지는 검사부가 연결되어 있다. 그리고, 카세트 버퍼 챔버(106)는 게이트 밸브(104)를 거쳐서 버퍼 챔버(86)에 접속되고, 카세트 버퍼 챔버(107)는 버퍼 챔버(102)에 접속된다. 또한, 전체를 제어하는 제어부(110)가 마련되어 있다.
이러한 구성은, 반송계에 주목하면, 그 일부가 루프를 형성하고 있다. 즉, 이 시스템은, 적어도 하나의 처리 장치가 접속된 제 1 반송 수단과, 다른 처리 장치가 접속되고, 또한 상기 제 1 반송 수단에 직교하여 접속된 제 2 반송 수단과, 또 다른 처리 장치가 접속되고, 또한 상기 제 2 반송 수단에 직교하여 접속된 제 3 반송 수단과, 또 다른 처리 장치가 접속되고, 또한 상기 제 1 반송 수단 및 제 3 반송 수단에 직교하여 접속된 제 4 반송 수단을 갖고 있다.
이 플러그인 구성된 제조 라인은, 도 7에 도시하는 바와 같이 프로세스 공정의 변경이나 제조 품종의 변화에 따라서, 예를 들어 프로세스 챔버(111, 112)를 추가하는 것도 용이하게 할 수 있다. 즉, 챔버 단위로 교환, 추가 또는 분리를 용이하게 할 수 있어, 제조 품종의 변경이나 생산량의 변동에 유연하게 대응할 수 있다. 물론 블럭 단위에서도 마찬가지로 교환, 추가 또는 분리를 용이하게 할 수 있다.
또한, 반송계에 있어서도 자유롭게 연결할 수 있기 때문에, 직선형의 반송계와 0자형의 반송계를 구축할 수 있고, 라인 도중으로부터 반송계, 챔버 및 버퍼를 플러그인에 의해 탈착하는 것이 가능하여, 각 라인 사이에서 처리 도중의 웨이퍼를 서로 반송할 수 있다.
또한, 본 실시예의 박막 형성 블럭(73)에서는, 반송계의 양단에 로드 록(진공 예비실)으로서 기능하는 버퍼 챔버를 배치하고, 반송계에 배기계를 마련하여 진공 상태로 해서 진공 반송을 실행하고 있다. 이것은, 적층막을 형성하는 경우 등 프로세스 도중의 웨이퍼로의 외기(外氣)로부터의 영향을 방지하고, 또한 블럭내의 웨이퍼 반송 효율을 높이는 것이다. 그러나, 이 블럭내에 진공을 이용하지 않는 프로세스 챔버 등을 다수 접속시킨 경우 등 구성에 따라서는, 반송계를 대기(大氣)로 하고, 진공 상태가 필요한 프로세스 챔버에는 로드 록 챔버를 마련하여 반송계와 접속시켜도 무방하고, 적절하게 제조 효율이나 반송 효율을 고려하여 바람직한 접속 형태를 실시하면 된다.
다음에, 도 8은, 실시예 4로서, 플러그인 구성에 의한 웨이퍼 사이즈가 다른 웨이퍼를 처리하는 제조 라인에 대해서 설명한다.
이 제조 라인의 구성은, 반송하는 웨이퍼 사이즈가 다른 복수의 반송계(서브라인)의 각각에 집적 회로를 형성하기 위한 일련의 처리를 행하는 처리 장치군(123, 124)을 연결한 것이다.
예를 들면, 반송하는 웨이퍼 사이즈가 8 인치 또는 그 이상의 웨이퍼 사이즈와 6 인치 이하의 웨이퍼 사이즈의 인치가 다른 2 종류의 웨이퍼를 반송하는 반송계(121, 122)에 대하여, 각각의 반송계의 사이즈에 대응하는, 레지스트 처리 및 패턴 노광 장치(125, 129)와, 에칭 장치(126, 130)와, 박막 형성 장치(127, 131)와, 검사 장치(128, 132)가 접속된다. 또한, 각각의 반송계(121, 122)에는, 로더/언로더(133, 134)가 마련되고, 전체를 제어하는 제어부(135)가 마련되어 있다.
이 구성에 있어서는, 레지스트 처리 및 패턴 노광 장치(125, 129)와, 에칭 장치(126, 130)에 있어서는, 최소 가공 선폭이 0.3 ㎛ 이하인 집적 회로 형성에 대응할 수 있는 처리 장치이다. 물론, 반드시 이러한 고미세화가 필요한 것은 아니며, 어느 한쪽의 서브라인의 최소 가공 선폭이 0.3 ㎛ 이하에 대응할 수 있으면 충분하다.
상기한 라인에 있어서는, 2 종류의 다른 사이즈의 웨이퍼를 처리할 수 있다. 제 1 사이즈의 웨이퍼에서는 제 1 칩 사이즈의 집적 회로를 형성하고, 제 2 사이즈의 웨이퍼에서는 제 2 칩 사이즈의 집적 회로를 형성할 수도 있다. 집적 회로의 칩 사이즈가 다르면, 수량, 양품률, 스루풋을 종합적으로 고려한 경우, 최적인 웨 이퍼 사이즈가 다른 경우가 있다.
이와 같은 경우에, 각각 최적인 웨이퍼 사이즈의 반도체 기판을 사용하여, 2 종류 이상의 집적 회로를 제조할 수 있는 본 시스템 및 방법은 유익하다.
또한, 본 실시예에서는, 한쪽의 서브라인을 8 인치 이상으로 하고, 다른 쪽을 6 인치 이하로 했지만, 이것에 한정되는 것은 아니며, 필요하다면 모두 6 인치 이하의 다른 사이즈의 웨이퍼, 예를 들어 5 인치와 2 인치를 조합한 사양이라도 무방하다.
또, 각각의 서브라인에 접속하는 처리 장치는 플러그인 구성이기 때문에, 반송계나 처리 장치를 용이하게 교환, 추가 또는 분리할 수 있고, 또한 장치 단위에 한하지 않고, 일련의 처리 장치가 접속된 라인 단위로 추가나 분리를 용이하게 할 수 있다.
이상과 같이, 본 실시예는 사이즈가 다른 웨이퍼에 대하여, 동등한 프로세스 공정 사양으로 처리 장치를 배치하면, 생산 수량(數量)(수량(收量))의 변동에 대하여 생산 효율을 크게 바꾸지 않고 대응할 수 있다. 또한, 한쪽의 서브라인을 고미세화에 대응하는 사양으로, 다른 쪽을 그 미세화 이하의 사양으로 처리 장치를 배치하면, 각각의 집적 회로의 프로세스에 적응해서 제조할 수도 있고, 처리 장치의 비용도 저감할 수 있다.
다음에, 도 9에는, 실시예 5로서, 플러그인 구성에 의한 동일 사이즈의 웨이퍼를 처리하는 제조 라인에 대해서 설명한다.
본 실시예는, 동일 사이즈의 웨이퍼를 반송하는 복수의 반송계(서브라인)를 서로 반송할 수 있도록 수 개소에서 패스 라인(140)으로 연결되고, 그 사이즈의 웨이퍼에 집적 회로 등을 형성하는 일련의 복수의 처리 장치가 해당 반송계에 연결되어 구성되는 제조 라인이다.
도 9에 도시하는 바와 같이, 본 실시예의 제조 라인은 2개의 서브라인으로 이루어지고, 복수의 버퍼 챔버(141)를 개재시킨 반송계로 이루어지는 2개의 서브라인(142, 143)에, 웨이퍼상에 집적 회로 등을 형성하기 위한 일련의 처리를 실시하는 처리 장치군(144, 145)을 연결하여 구성된다. 이들 반송계 도중의 3 개소에 라인 사이에서 웨이퍼의 수수를 실행하기 위한 패스 라인(140)을 마련한다.
처리 장치군(144, 145)은, 레지스트 처리 및 패턴 노광 장치(146, 150)와, 에칭 장치(147, 151)와, 박막 형성 장치(148, 152)와, 검사 장치(149, 153)가 플러그인에 의해 접속된다. 또한, 각각의 서브라인(반송계)(142, 143)에는 로더/언로더(154, 155) 및 전체를 제어하는 제어부(156)가 마련되어 있다.
또한, 본 실시예에 있어서의 반송계는, 웨이퍼를 한 매씩 반송하는 낱장식을 채용하지만, 처리 장치의 처리 능력이 크게 다른 경우에는, 배치할 때에 버퍼 챔버의 수납 능력을 변경하거나, 패스 라인의 반송을 낱장식에 한정하는 것이 아니고, 카세트에 웨이퍼를 수납하여 카세트마다 반송하는 방식이라도 무방하다.
또한, 처리 장치중, 예를 들어 CVD 장치나 열 산화막 형성 장치와 같이 복수 매수의 웨이퍼를 세로로 적재하거나, 보트에 수납하여 한번에 다량의 웨이퍼를 처리하는 장치를 채용하는 경우에는, 버퍼 챔버에 의해 대응할 수 있는 사양으로 한다.
이와 같이 구성된 제조 라인에 있어서는, 패스 라인을 이용하는 것에 의해 웨이퍼를 서브라인 사이에서 왕래시킴으로써, 다른 수단의 처리 장치를 이용할 수 있다. 예를 들어, 산화막과 금속의 에칭과 같이 사양이 다른 에칭 장치인 경우에, 각 서브라인에 1 종류씩 2대의 에칭 장치를 배치하지 않더라도, 한쪽의 서브라인에 산화막 에칭 장치, 다른 쪽의 서브라인에 금속 에칭 장치를 배치하여 패스 라인을 통해서 처리를 실행하면, 효율적으로 처리를 행할 수 있다.
마찬가지로, 도 10에 도시하는 바와 같이, 예를 들어 1대의 열 처리 장치(157)를 플러그인 접속으로 추가함으로써, 2개의 서브라인에 의해 처리되는 전체 웨이퍼에 대해서 이용할 수 있다. 이 경우에는, 미사용인 반송계, 버퍼 챔버가 없으면, 반송계, 버퍼 챔버 및 열 처리 챔버(157)를 세트로 해서 추가한다.
또한, 인접하는 동일 사이즈의 웨이퍼를 처리하는 서브라인(도시하지 않음)을 패스 라인(158)으로 연결시키는 것에 의해, 다른 서브라인에 배치된 처리 장치도 이용할 수 있다.
이상 설명한 바와 같이, 본 실시예에 있어서는, 복수의 서브라인 사이를 버스 라인으로 연결하는 것에 의해, 효율적인 처리 장치의 가동을 실현할 수 있다.
또한, 이들 패스 라인의 연결에 의해, 생산 품종의 변경이 있고, 프로세스 공정에 변경이 있었던 경우에는, 패스 라인을 통하여 해당하는 처리 장치가 배치되어 있는 서브라인으로 반송하여 처리를 실행하는 것에 의해, 종래와 같이 제조 라인의 가동을 정지하여 처리 장치의 교환이나 추가를 실행하지 않더라도, 단시간에 유연하게 대응하는 수 있어, 제조 효율의 저하나 여분의 처리 장치를 준비하는 일 없이, 제어계의 변경만으로 용이하게 대응할 수 있다.
특히, 복수의 서브라인으로 이루어지는 제조 라인에 있어서, 여러 가지의 프로세스 공정에 대응하여 반송 및 처리를 실행할 수 있도록 미리 프로그램을 작성해 두면, 프로그램의 지정이나 프로세스 조건의 설정만으로 간단하고 또한 유연하게 프로세스 공정의 변경에 대응할 수 있다.
또한, 본 발명의 제조 라인에 있어서, 직경이 6 인치 이하인 웨이퍼를 이용했을 때, 0.3 ㎛ 이하의 게이트 길이를 갖는 트랜지스터를 포함하는 집적 회로를 형성하는 경우, 그 웨이퍼 1매당 형성하는 집적 회로는 4개 이하로 한다. 또한, 직경이 약 2 인치 이하인 웨이퍼의 경우에는 집적 회로의 제조 개수를 1개로 한다.
이와 같이 웨이퍼 1매당 집적 회로수를 적게 하면, 다품종 소량 생산의 요구에 용이하게 응답할 수 있다. 웨이퍼의 전면(全面)에 다수의 칩을 형성하더라도 주연(周緣)부에 가까운 영역에서는 소망하는 가공 정밀도를 달성할 수 없어 양품률이 저하하여, 결과적으로는 소수의 양품밖에 얻을 수 없는 경우가 많다.
따라서, 본 발명에서는 집적 회로를 형성하는 영역을, 소망하는 가공 정밀도를 기대할 수 있는 영역에 한정한다. 예를 들면, 웨이퍼 표면의 중앙부 또는 중앙부와 주연부의 중간 부분 등의 영역에만 집적 회로를 형성하여 높은 양품률을 달성하는 것이다. 높은 양품률을 기대할 수 있는 영역에만 집적 회로를 형성하는 것은 노광 공정의 스루풋 향상으로도 이어진다. 상기한 상황으로부터, 6 인치 이하의 웨이퍼에 있어서는 1매당 4개 또는 4개 미만, 2 인치 웨이퍼에 있어서는 1매당 1개의 집적 회로를 형성하는 방법이 전체적으로는 바람직한 경우가 있다.
최근, 소위 시스템 온 칩(on-chip) 등과 같이, 종래에 없었던 큰 사이즈의 집적 회로를 형성하는 요구가 증가하고 있어, 상기한 방법이 유효하게 되는 경우도 증가하는 것을 기대할 수 있다.
또한, 제조 라인에 있어서 에칭 공정의 적어도 하나에서, 0.3 ㎛ 이하의 미세 가공이 이루어지고, 또한 웨이퍼는 1매당 집적 회로의 수확 가능수가 300개 미만으로 되는 직경의 웨이퍼를 처리 대상으로 한다.
본 명세서의 다른 부분에서도 기술한 바와 같이, 최소 가공 치수가 0.3 ㎛ 이하의 프로세스에서 집적 회로를 제조하는데 있어서는, 보다 대구경의 반도체(실리콘) 기판을 이용하는 것보다는, 반대로 6 인치 이하의 직경의 반도체 기판을 이용하는 쪽이 유리하다. 그 경우, 웨이퍼 1매당 형성하는 집적 회로의 수는 300개 미만으로 되는 경우가 많다.
또한, 도 4 내지 도 10에서 설명한 제조 라인에 있어서는 라인 전체의 처리 장치나 처리 챔버의 구성 부위를 하나의 제어부에서 제어하고 있는 것처럼 설명하였다. 물론 하나의 제어부에서 전체를 제어해도 무방하지만, 이것은 설명을 용이하게 하기 위해 개념적으로 나타낸 것으로서, 실제로 이 제조 라인을 구축하는 경우에는 각 처리 장치나 각 처리 챔버마다 제어부를 마련하고, 그들의 제어에 통괄적인 지시를 보내는 호스트적인 제어부를 마련하는 설계를 해도 무방하다.
상술한 실시예 1에 있어서는, 처리 대상의 웨이퍼 사이즈를 직경 6 인치 이하의 웨이퍼로 한 것은, 이하의 조건을 만족시킨 경우에 300 ㎜ 및 8 인치 웨이퍼보다도 6 인치 웨이퍼의 수량이 많아진다. 이하, 상세하게 설명한다.
[1] 반도체 장치의 수량은, 웨이퍼 1매당으로 고려하면, 이하의 조건을 만족시키면 된다.
웨이퍼의 유효 면적/칩 사이즈 = 웨이퍼당의 수량(收量)(수량 ≥1) 유효 면적 = (웨이퍼의 반경-2 ㎜)2π
여기서, 2 ㎜를 감산하는 것은, 웨이퍼 주연부의 2 ㎜의 영역에는 사실상 집적 회로를 형성할 수 없기 때문이다.
[2] 소구경(6 인치 이하) 웨이퍼의 처리 장치의 채용 조건, 이하의 조건이 만족된 때에는 채용 가능하다. 단, 전제 조건으로서, 동일한 양품률이라고 가정한다.
(1) 투자 금액 베이스에 대하여
8 인치 웨이퍼의 반도체 제조 라인의 구축에 필요한 투자 금액 = A
소구경 웨이퍼의 반도체 제조 라인의 구축에 필요한 투자 금액 = B
n ×A ≥B (n ≤0.6)
6 인치 웨이퍼의 수량은 8 인치 웨이퍼의 수량의 약 0.6배이므로, 소구경 웨이퍼의 반도체 제조 라인의 투자 금액으로서는 8 인치 웨이퍼와 비교하여 0.6배 이하가 아니면 장점이 없어진다.
(2) 사용 에너지 베이스
8 인치 웨이퍼의 반도체 제조 라인에서 사용하는 사용 에너지의 총액(총량) = C
소구경 웨이퍼의 반도체 제조 라인에서 사용하는 사용 에너지의 총액(총량) = D
n ×C ≥D(n ≤0.6)
(1)과 동일한 근거로, 소구경 웨이퍼의 반도체 제조 라인의 사용 에너지로서는 8 인치 웨이퍼와 비교하여 0.6배 이하가 아니면 장점이 없어진다.
(3) 스루풋 베이스
8 인치 웨이퍼의 반도체 제조 라인의 처리 장치 스루풋 = E
소구경 웨이퍼의 반도체 제조 라인의 처리 장치 스루풋 = F
m ×E ≤F (m ≥1.1)
소구경 웨이퍼 쪽이 반송 스토로크가 작기 때문에, 6 인치 웨이퍼용 장치의 스루풋은 8 인치 웨이퍼용 장치의 약 1.1배로 될 것이다. 따라서, 소구경 웨이퍼의 반도체 제조 라인의 스루풋은 8 인치 웨이퍼와 비교하여 약 1.1배 이상을 기대할 수 있다.
(4) 풋 스페이스(foot space) 베이스
8 인치 웨이퍼의 처리 장치의 풋 스페이스 = G
소구경 웨이퍼의 처리 장치의 풋 스페이스 = H
n ×G ≥H (n ≤0.7)
소구경 웨이퍼 쪽이 장치의 소형화가 가능하기 때문에, 6 인치 웨이퍼용 장치의 스루풋은 8 인치 웨이퍼용 장치의 약 0.7배로 될 것이다. 따라서, 소구경 웨이퍼의 처리 장치의 풋 스페이스(점유 면적)는 8 인치 웨이퍼의 처리 장치와 비교 하여 약 0.7배 이하를 기대할 수 있다.
본 발명의 처리 장치 및 서브라인의 설정을 실행하는 것에 의해, 동일한 비용으로 300 ㎜ 웨이퍼에 의한 수량보다 소구경 웨이퍼에 의한 투자 효율이 양호해지고, 또한 처리 장치나 제조 라인의 공장내에 있어서의 전유 면적도 감소시킬 수 있어, 원재료 비용이나 장치 비용뿐만 아니라, 공장의 클린 룸 건설 비용이나 그 유지 비용에 대해서도 감소시킬 수 있다.
이상 상술한 바와 같이 본 발명에 의하면, 반도체 기판상에 형성하는 구성 부위의 최소 가공 치수가 0.3 ㎛ 이하인 집적 회로를 반도체 웨이퍼상에 저비용으로 형성하고, 프로세스 공정의 변경에 용이하고 또한 유연하게 대응할 수 있어, 복수의 웨이퍼 사이즈에도 대응 가능한 반도체 장치의 제조 방법 및 그 제조 라인이 제공된다.

Claims (23)

  1. 반도체 기판상에 형성하는 구성 부위의 최소 가공 치수가 0.3 ㎛ 이하인 가공 공정을 포함하는 반도체 장치의 제조 방법에 있어서,
    상기 반도체 기판에 6 인치 이하의 직경을 갖는 반도체 웨이퍼를 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 반도체 기판상에 형성하는 구성 부위의 최소 가공 치수가 0.3 ㎛ 이하인 가공 공정을 포함하는 반도체 장치의 제조 방법에 있어서,
    오로지 6 인치 이하의 직경을 갖는 반도체 웨이퍼를 처리 대상으로 하는 복수의 프로세스 장치 및 반송 기구가 연결되어 배치되고, 상기 반도체 웨이퍼에 여러 가지의 성막·가공 처리를 연속적으로 실시하여, 소망하는 구성 부위를 반도체 웨이퍼상에 형성하는 제조 라인을 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 적어도 복수의 성막 공정과 복수의 에칭 공정을 포함하고, 상기 에칭 공정의 적어도 하나의 공정에 있어서의 최소 가공 치수가 0.3 ㎛ 이하인 미세 가공이 이루어지는 반도체 장치의 제조 방법에 있어서,
    반도체 장치가 형성되는 기판으로서 직경이 6 인치 이하인 기판을 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 반도체 기판상에 복수의 성막 공정과 복수의 에칭 공정에 의해 집적 회로 소자를 형성하는 반도체 장치의 제조 방법에 있어서,
    상기 에칭 공정 중의 적어도 1 공정에서는 최소 가공 치수가 0.3 ㎛ 이하인 미세 가공이 이루어지고, 또한 상기 반도체 기판은 직경이 6 인치 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 0.3 ㎛ 이하의 게이트 길이를 갖는 트랜지스터를 포함하는 집적 회로를 형성하는 반도체 장치의 제조 방법에 있어서,
    직경이 6 인치 이하인 반도체 기판을 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 0.3 ㎛ 이하의 게이트 길이를 갖는 트랜지스터를 포함하는 집적 회로를 탑재하는 반도체 장치의 제조 방법에 있어서,
    직경이 6 인치 이하인 반도체 기판을 이용하고, 또한 상기 반도체 기판 1매당 상기 집적 회로를 탑재하는 반도체 장치의 제조 개수를 4개 이하로 한 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 0.3 ㎛ 이하의 게이트 길이를 갖는 트랜지스터를 포함하는 집적 회로를 형성하는 반도체 장치의 제조 방법에 있어서,
    직경이 약 2 인치 이하인 반도체 기판을 이용하고, 또한 상기 반도체 기판 1매당 상기 집적 회로의 제조 개수를 1개로 한 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 반도체 기판상에 복수의 성막 공정과 복수의 에칭 공정에 의해 집적 회로를 형성하는 반도체 장치의 제조 방법에 있어서,
    상기 에칭 공정 중의 적어도 하나에서는 0.3 ㎛ 이하의 미세 가공이 이루어지고, 또한 상기 반도체 기판은 1매당 집적 회로의 수확 가능수가 300개 미만으로 되는 직경의 것을 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 반도체 기판에 일련의 처리를 실시하여, 해당 반도체 기판상에 집적 회로를 형성하는 반도체 장치의 제조 라인으로서,
    적어도 성막 장치와 에칭 장치를 포함하는 일련의 처리 장치에 의해 구성되고, 적어도 하나의 에칭 장치에 있어서는 0.3 ㎛ 이하의 미세 가공이 가능하며,
    상기 일련의 처리 장치는 실질적으로 직경이 6 인치 이하인 반도체 기판만을 처리 대상으로 하는 것
    을 특징으로 하는 제조 라인.
  10. 반도체 기판에 일련의 처리를 실시하여, 상기 반도체 기판상에 집적 회로를 형성하는 반도체 장치의 제조 라인으로서,
    적어도 성막 장치와 에칭 장치를 포함하는 일련의 처리 장치에 의해 구성되고, 적어도 하나의 에칭 장치에 있어서는 0.3 ㎛ 이하의 미세 가공이 가능하며,
    상기 일련의 처리 장치는 직경이 6 인치 이하인 반도체 기판에 대응하는 사양인 것
    을 특징으로 하는 제조 라인.
  11. 반도체 기판에 일련의 처리를 실시하여, 상기 반도체 기판상에 집적 회로를 형성하는 반도체 장치의 제조 라인으로서,
    성막 장치와, 패턴 노광 장치와, 에칭 장치와, 테스트 장치를 포함하는 일련의 처리 장치에 의해 구성되고, 적어도 하나의 패턴 노광 장치 및 하나의 에칭 장 치에 있어서는 0.3 ㎛ 이하의 미세 가공이 가능하며,
    상기 일련의 처리 장치는 직경이 6 인치 이하인 반도체 기판에 대응하는 사양인 것
    을 특징으로 하는 제조 라인.
  12. 반도체 기판에 일련의 처리를 실시하여, 상기 반도체 기판상에 집적 회로를 형성하는 반도체 장치의 제조 라인으로서,
    상기 제조 라인은 2개의 서브라인을 포함하고,
    상기 서브라인의 각각은 성막 장치와, 패턴 노광 장치와, 에칭 장치와, 테스트 장치를 포함하는 일련의 처리 장치에 의해 구성되고,
    적어도 하나의 패턴 노광 장치 및 하나의 에칭 장치에 있어서는 0.3 ㎛ 이하의 미세 가공이 가능하고,
    상기 서브라인의 하나에 있어서는, 일련의 처리 장치는 직경이 6 인치 이하인 반도체 기판에 대응하는 사양이며, 다른 쪽의 서브라인에 있어서는, 일련의 처리 장치는 직경이 8 인치 이상인 반도체 기판에 대응하는 사양인 것
    을 특징으로 하는 제조 라인.
  13. 반도체 기판에 일련의 처리를 실시하여, 상기 반도체 기판상에 모두 그 최소 가공 선폭이 0.3 ㎛ 이하이고, 칩 사이즈가 서로 다른 2 종류 이상의 집적 회로를 형성하는 반도체 장치의 제조 방법에 있어서,
    제 1 종류의 집적 회로는 제 1 직경의 반도체 기판을 이용하여 제조하고,
    제 2 종류의 집적 회로는 상기 제 1 직경과는 다른 제 2 직경의 반도체 기판을 이용하여 반도체 장치를 제조하는 것
    을 특징으로 하는 반도체 장치의 제조 방법.
  14. 반도체 기판에 일련의 처리를 실시하여, 상기 반도체 기판상에 모두 그 최소 가공 선폭이 0.3 ㎛ 이하이고, 칩 사이즈가 서로 다른 2 종류 이상의 집적 회로를 형성하기 위한 집적 회로의 제조 방법에 있어서,
    제 1 종류의 집적 회로는 직경이 6 인치 이하인 반도체 기판을 처리하는 사양인 일련의 처리 장치에 의해 형성하고,
    제 2 종류의 집적 회로는 실질적으로 직경이 8 인치 이상인 반도체 기판을 처리하는 사양인 일련의 처리 장치에 의해 형성하는 것
    을 특징으로 하는 집적 회로의 제조 방법.
  15. 반도체 기판에 일련의 처리를 실시하여, 상기 반도체 기판상에 집적 회로를 형성하는 반도체 장치의 제조 라인으로서,
    상기 제조 라인은 2개의 서브라인을 포함하며,
    상기 서브라인의 각각은 성막 장치와, 패턴 노광 장치와, 에칭 장치와, 테스트 장치를 포함하는 일련의 처리 장치에 의해 구성되고,
    적어도 하나의 패턴 노광 장치 및 하나의 에칭 장치에 있어서는 0.3 ㎛ 이하의 미세 가공이 가능하며,
    상기 서브라인은 동일한 것
    을 특징으로 하는 제조 라인.
  16. 반도체 기판에 일련의 처리를 실시하여, 상기 반도체 기판상에 집적 회로를 형성하는 반도체 장치의 제조 라인으로서,
    상기 제조 라인은 동일 사양인 2개의 서브라인을 구비하되,
    상기 서브라인의 각각은 성막 장치, 패턴 노광 장치, 에칭 장치 및 테스트 장치를 포함하는 일련의 처리 장치에 의해 구성되고, 적어도 하나의 패턴 노광 장치 및 하나의 에칭 장치에 있어서는 0.3 ㎛ 이하의 미세 가공이 가능하고, 또한, 상기 2개의 서브라인 사이에서 처리 도중의 반도체 기판을 서로 반송하는 수단을 갖는 것
    을 특징으로 하는 제조 라인.
  17. 반도체 기판상에 형성하는 구성 부위의 최소 가공 치수가 0.3 ㎛ 이하인 가공 공정을 포함하는 반도체 장치의 제조 방법에 있어서,
    처리 대상을 직경이 6 인치 이하인 웨이퍼로 하기 위해서,
    첫째, 제조 라인을 구축하는 비용에 대하여, 6 인치를 초과하는 웨이퍼의 반도체 제조 라인의 구축에 필요한 투자 금액 = A라고 하고, 6 인치 이하의 웨이퍼의 반도체 제조 라인의 구축에 필요한 투자 금액 = B라고 하면, n ×A ≥B(n ≤0.6)를 만족시키고,
    또한, 둘째, 제조에 소비되는 에너지 비용에 있어서, 6 인치를 초과하는 웨이퍼의 반도체 제조 라인에서 사용하는 사용 에너지의 총액(총량) = C라고 하고, 6 인치 이하의 웨이퍼의 반도체 제조 라인에서 사용하는 사용 에너지의 총액(총량) = D로 했을 때, n ×C ≥D(n ≤0.6)를 만족시키고,
    또한, 셋째, 스루풋 베이스로서, 6 인치를 초과하는 웨이퍼의 반도체 제조 라인의 처리 장치 스루풋 = E라고 하고, 6 인치 이하의 웨이퍼의 반도체 제조 라인의 처리 장치 스루풋 = F라고 하면, m ×E ≤F(m ≥1.1)를 만족시키며,
    또한, 넷째, 풋 스페이스 베이스로서, 6 인치를 초과하는 웨이퍼의 처리 장치의 풋 스페이스 = G라고 하고, 6 인치 이하의 웨이퍼의 처리 장치의 풋 스페이스 = H라고 하면, n ×G ≥H(n ≤0.7)를 만족시키는 것에 의해,
    직경이 6 인치를 초과하는 웨이퍼보다도 6 인치 이하의 웨이퍼의 제조 수량 및 그 제조 수량에 소요되는 비용이 6 인치를 초과하는 웨이퍼에 소요되는 비용보다도 저감되는 것
    을 특징으로 하는 반도체 장치의 제조 방법.
  18. 1 사이즈의 반도체 웨이퍼상에 집적 회로를 형성하기 위한 일련의 처리를 실시하기 위한 복수의 처리 장치가 1 라인의 반송계에 배치된 제조 라인에 있어서,
    외부로부터 소정의 반도체 웨이퍼를 반입하거나 또는 반출하는 반도체 웨이퍼 반입 반출 장치와,
    상기 반도체 웨이퍼상에 회로 소자를 형성하기 위한 클리닝을 실행하는 제 1 처리 장치와,
    상기 반도체 기판상에 금속막 또는 절연막을 형성하기 위한 제 2 처리 장치와,
    상기 박막 성형된 반도체 웨이퍼상에 회로 소자나 배선을 형성하기 위한 레지스트 패턴을 형성하는 제 3 처리 장치와,
    상기 레지스트 패턴이 형성되는 반도체 웨이퍼의 불필요한 금속막 부분 또는 절연막 부분을 제거하는 제 4 처리 장치와,
    상기 반도체 웨이퍼상에 형성된 집적 회로 소자를 광학적 및 전기적으로 검사하는 제 5 처리 장치
    를 구비하되,
    상기 각각의 처리 장치가 상기 반송계에, 플러그인에 의해 착탈이 자유롭게 연결되어 있는 것
    을 특징으로 하는 제조 라인.
  19. 1 사이즈의 반도체 웨이퍼상에 집적 회로를 형성하기 위한 일련의 처리를 실시하기 위한 복수의 처리 장치가 반송계에 배치된 제조 라인에 있어서,
    제 1 반송계 부분에, 상기 반도체 웨이퍼상에 회로 소자를 형성하기 위한 클리닝을 실행하는 처리 장치가 접속된 전(前)처리 블럭과,
    제 2 반송계 부분에, 상기 반도체 기판상에 금속막 또는 절연막을 형성하기 위한 처리 장치가 접속된 박막 형성 블럭과,
    제 3 반송계 부분에 접속된 박막 성형된 반도체 웨이퍼상에 회로 소자나 배선을 형성하기 위한 레지스트 패턴을 형성하는 패터닝 블럭과,
    제 4 반송계 부분에 접속된 상기 레지스트 패턴이 형성되는 반도체 웨이퍼의 불필요한 금속막 부분 또는 절연막 부분을 제거하는 에칭 블럭과,
    제 5 반송계 부분에 접속된 상기 반도체 웨이퍼상에 형성된 집적 회로 소자를 광학적 및 전기적으로 검사하는 검사 블럭
    을 구비하되,
    상기 제 1 내지 제 5 반송계가 임의로 직렬적인 연결 또는 고리 형상으로 연결되어, 상기 반도체 웨이퍼가 소망하는 상기 각 블럭으로 반송되는 것
    을 특징으로 하는 제조 라인.
  20. 제 19 항에 있어서,
    상기 제조 라인의 패터닝 블럭 및 에칭 블럭에 배치된 처리 장치가, 상기 반도체 기판에 형성하는 레지스트 패턴, 회로 소자의 구성 부위 또는 배선 패턴의 최소 가공 치수를 0.3 ㎛ 이하로 가공하는 것을 특징으로 하는 제조 라인.
  21. 서로 다른 사이즈의 반도체 웨이퍼상에 집적 회로를 형성하기 위한 일련의 처리를 실시하기 위한 복수의 처리 장치가 반송계에 배치된 복수의 제조 라인에 있어서,
    각각의 제조 라인이,
    외부로부터 소정의 반도체 웨이퍼를 반입하거나 또는 반출하는 반도체 웨이퍼 반입 반출 장치와,
    상기 반도체 웨이퍼상에 회로 소자를 형성하기 위한 클리닝을 실행하는 제 1 처리 장치와,
    상기 반도체 기판상에 금속막 또는 절연막을 형성하기 위한 제 2 처리 장치와,
    상기 박막 성형된 반도체 웨이퍼상에 회로 소자나 배선을 형성하기 위한 레지스트 패턴을 형성하는 제 3 처리 장치와,
    상기 레지스트 패턴이 형성되는 반도체 웨이퍼의 불필요한 금속막 부분 또는 절연막 부분을 제거하는 제 4 처리 장치와,
    상기 반도체 웨이퍼상에 형성된 집적 회로 소자를 광학적 및 전기적으로 검사하는 제 5 처리 장치
    를 구비하되,
    상기 각각의 처리 장치가 각 반송계에 플러그인에 의해 착탈이 자유롭게 연결되어 있는 것
    을 특징으로 하는 제조 라인.
  22. 동일 사이즈의 반도체 웨이퍼상에 집적 회로를 형성하기 위한 일련의 처리를 실시하기 위한 복수의 처리 장치가 배치되고, 상기 처리 장치의 각각에 반도체 웨이퍼를 장전 및 수납하는 기능을 갖는 복수의 반송계가, 각각에 상기 반도체 웨이퍼를 일시적으로 수납하는 버퍼를 개재시켜 연결하는 제조 라인이 복수 배열되고,
    인접하는 상기 제조 라인의 반송계끼리가 상기 반도체 웨이퍼를 수수하는 패스 라인에 의해 결합되어, 배열하는 제조 라인상의 임의의 처리 장치로 반도체 웨이퍼를 반송하여 처리를 실행하는 것
    을 특징으로 하는 제조 라인.
  23. 적어도 하나의 처리 장치가 접속된 제 1 반송 수단과,
    다른 처리 장치가 접속되고, 또한 상기 제 1 반송 수단에 접속된 제 2 반송 수단과,
    또 다른 처리 장치가 접속되고, 또한 상기 제 2 반송 수단에 접속된 제 3 반송 수단과,
    또 다른 처리 장치가 접속되고, 또한 상기 제 1 반송 수단 및 제 3 반송 수단에 접속된 제 4 반송 수단을 갖는
    반도체 장치의 제조 라인.
KR1020017013154A 1999-04-16 2000-04-11 반도체 장치의 제조 방법 및 그 제조 라인 KR100584818B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP10937699 1999-04-16
JPJP-P-1999-00109376 1999-04-16
PCT/JP2000/002351 WO2000063953A1 (fr) 1999-04-16 2000-04-11 Procede de production d'un dispositif a semi-conducteur et sa ligne de production

Publications (2)

Publication Number Publication Date
KR20020010603A KR20020010603A (ko) 2002-02-04
KR100584818B1 true KR100584818B1 (ko) 2006-05-30

Family

ID=14508684

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020017013154A KR100584818B1 (ko) 1999-04-16 2000-04-11 반도체 장치의 제조 방법 및 그 제조 라인

Country Status (6)

Country Link
US (3) US6841485B1 (ko)
EP (1) EP1187183A4 (ko)
KR (1) KR100584818B1 (ko)
CN (2) CN1347566A (ko)
TW (1) TW469499B (ko)
WO (1) WO2000063953A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180111545A (ko) * 2017-03-31 2018-10-11 도쿄엘렉트론가부시키가이샤 처리 시스템

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1347566A (zh) * 1999-04-16 2002-05-01 东京电子株式会社 半导体器件的制造方法及其制造生产线
US6461886B1 (en) * 2000-05-13 2002-10-08 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
TW588403B (en) * 2001-06-25 2004-05-21 Tokyo Electron Ltd Substrate treating device and substrate treating method
EP1684951B1 (en) 2003-11-10 2014-05-07 Brooks Automation, Inc. System for handling workpieces in a vacuum-based semiconductor handling system
US7458763B2 (en) 2003-11-10 2008-12-02 Blueshift Technologies, Inc. Mid-entry load lock for semiconductor handling system
US10086511B2 (en) 2003-11-10 2018-10-02 Brooks Automation, Inc. Semiconductor manufacturing systems
US20070269297A1 (en) 2003-11-10 2007-11-22 Meulen Peter V D Semiconductor wafer handling and transport
US6977429B2 (en) * 2003-12-05 2005-12-20 Texas Instruments Incorporated Manufacturing system and apparatus for balanced product flow with application to low-stress underfilling of flip-chip electronic devices
JP4216263B2 (ja) * 2005-03-09 2009-01-28 シャープ株式会社 製造検査解析システム、および製造検査解析方法
US8105759B2 (en) * 2005-07-05 2012-01-31 Hitachi Chemical Company, Ltd. Photosensitive resin composition, and, photosensitive element, method for forming resist pattern, method for manufacturing printed wiring board and method for manufacturing partition wall for plasma display panel using the composition
US8398355B2 (en) * 2006-05-26 2013-03-19 Brooks Automation, Inc. Linearly distributed semiconductor workpiece processing tool
CN101320707B (zh) * 2008-05-19 2010-06-09 深圳市国微电子股份有限公司 结构化专用集成电路设置和生产方法
CN102116835B (zh) * 2009-11-06 2014-12-03 东京毅力科创株式会社 探测装置以及衬底运送方法
JP5417351B2 (ja) * 2011-01-26 2014-02-12 株式会社日立ハイテクノロジーズ 検体搬送システムおよびその制御方法
JP5780531B2 (ja) * 2013-09-12 2015-09-16 国立研究開発法人産業技術総合研究所 デバイス製造システムおよび方法
CN105760558B (zh) * 2014-12-16 2019-04-09 京微雅格（北京）科技有限公司 Fpga芯片中多输入查找表的布局方法
US20160281236A1 (en) * 2015-03-26 2016-09-29 Alta Devices, Inc. Substrate processing using interleaved load lock transfers
WO2018182504A1 (en) * 2017-03-31 2018-10-04 Neitas Pte. Ltd. Microdevice manufacturing system
US11756840B2 (en) * 2018-09-20 2023-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Reflectance measurement system and method thereof
US11996307B2 (en) 2020-12-23 2024-05-28 Applied Materials, Inc. Semiconductor processing tool platform configuration with reduced footprint
KR102411440B1 (ko) * 2021-10-21 2022-06-22 주식회사 기가레인 웨이퍼 처리 시스템 및 웨이퍼 처리 방법

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4027246A (en) * 1976-03-26 1977-05-31 International Business Machines Corporation Automated integrated circuit manufacturing system
US5150031A (en) * 1988-09-30 1992-09-22 Motorola, Inc. Battery charging system
US4874463A (en) * 1988-12-23 1989-10-17 At&T Bell Laboratories Integrated circuits from wafers having improved flatness
DE69133004T2 (de) * 1990-08-03 2002-10-02 Canon Kk Verfahren zur Herstellung eines Halbleiterkörpers
US5286296A (en) * 1991-01-10 1994-02-15 Sony Corporation Multi-chamber wafer process equipment having plural, physically communicating transfer means
US5841660A (en) * 1993-05-04 1998-11-24 Motorola, Inc. Method and apparatus for modeling process control
FI95421C (fi) * 1993-12-23 1996-01-25 Heikki Ihantola Puolijohteen, kuten piikiekon, prosessoinnissa käytettävä laitteisto ja menetelmä
JPH088318A (ja) 1994-06-16 1996-01-12 Hitachi Ltd 半導体製造装置
JP3453223B2 (ja) * 1994-08-19 2003-10-06 東京エレクトロン株式会社 処理装置
TW295677B (ko) * 1994-08-19 1997-01-11 Tokyo Electron Co Ltd
US5745364A (en) * 1994-12-28 1998-04-28 Nec Corporation Method of producing semiconductor wafer
US5761481A (en) * 1995-05-04 1998-06-02 Advanced Micro Devices, Inc. Semiconductor simulator tool for experimental N-channel transistor modeling
TW283250B (en) * 1995-07-10 1996-08-11 Watkins Johnson Co Plasma enhanced chemical processing reactor and method
JP2900881B2 (ja) 1996-05-30 1999-06-02 日本電気株式会社 半導体装置の製造方法
JPH1083951A (ja) * 1996-09-06 1998-03-31 Hoya Corp Ｘ線マスクブランク及びｘ線マスク並びにパターン転写方法
US5808361A (en) * 1997-02-10 1998-09-15 Advanced Micro Devices, Inc. Intergrated circuit interconnect via structure having low resistance
JPH10270687A (ja) * 1997-03-27 1998-10-09 Mitsubishi Electric Corp 電界効果トランジスタおよびその製造方法
US5967750A (en) * 1997-10-10 1999-10-19 Elliott; Morris C. Variable pitch marine propeller
JP3867402B2 (ja) * 1998-05-29 2007-01-10 株式会社日立製作所 半導体デバイス検査分析方法
CN1347566A (zh) * 1999-04-16 2002-05-01 东京电子株式会社 半导体器件的制造方法及其制造生产线
US6276989B1 (en) * 1999-08-11 2001-08-21 Advanced Micro Devices, Inc. Method and apparatus for controlling within-wafer uniformity in chemical mechanical polishing

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180111545A (ko) * 2017-03-31 2018-10-11 도쿄엘렉트론가부시키가이샤 처리 시스템
KR102107896B1 (ko) 2017-03-31 2020-05-07 도쿄엘렉트론가부시키가이샤 처리 시스템

Also Published As

Publication number Publication date
US7566665B2 (en) 2009-07-28
EP1187183A1 (en) 2002-03-13
EP1187183A4 (en) 2009-01-14
CN1347566A (zh) 2002-05-01
US20050260824A1 (en) 2005-11-24
US20050112889A1 (en) 2005-05-26
US6841485B1 (en) 2005-01-11
KR20020010603A (ko) 2002-02-04
TW469499B (en) 2001-12-21
CN100380581C (zh) 2008-04-09
WO2000063953A1 (fr) 2000-10-26
CN1697131A (zh) 2005-11-16

Similar Documents

Publication Publication Date Title
KR100584818B1 (ko) 반도체 장치의 제조 방법 및 그 제조 라인
US7645713B2 (en) Substrate processing system and substrate processing method
US8702370B2 (en) Substrate transfer method for performing processes including photolithography sequence
JPH1092733A (ja) 処理システム
US20020092368A1 (en) Substrate processing apparatus
JP3571471B2 (ja) 処理方法，塗布現像処理システム及び処理システム
JP2010182906A (ja) 基板処理装置
JP3774283B2 (ja) 処理システム
KR20010087300A (ko) 확장 가능한 장비 세트를 구비한 제조 시스템
KR101087463B1 (ko) 기판 처리 시스템, 기판 반송 방법, 및 컴퓨터 판독 가능한 기억 매체
JP4515331B2 (ja) 基板の処理システム
KR101010157B1 (ko) 기판 처리 시스템 및 기판 처리 방법
JP2015026788A (ja) 基板処理装置、基板処理方法、および基板処理システム
JP4402011B2 (ja) 基板の処理システム及び基板の処理方法
JPH11121362A (ja) 露光装置およびデバイス製造方法
JP4410152B2 (ja) 基板の処理システム
US20230260815A1 (en) Multiple substrate handling system and method
JP3967595B2 (ja) 基板処理装置
JPH09115983A (ja) 生産システム及びデバイス生産方法
KR20090037178A (ko) 반도체 소자 제조 시스템
KR20100036974A (ko) 레지스트 도포 현상 처리 시스템
KR20020036251A (ko) 반도체 제조 설비
JP2004235659A (ja) 基板処理装置用ブロック及び基板処理装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110421

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee