KR100584187B1 - 반도체 장치의 제조 방법 - Google Patents
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Abstract
제조 공정수가 적고 효율적인 반도체 장치의 제조 방법을 제공한다. 듀얼 다마신법을 이용한 다층 배선 구조를 갖는 반도체 장치의 제조 방법에 있어서, 실질적으로는 제 1 하드마스크막을 마스크로 하여, 제 2 층간 절연막을 제거해서, 개구부를 형성한다. 또, 에칭 스토퍼막을 제거하고, 그 후, 제 1 층간 절연막을 제거하여, 제 1 층간 절연막에 비어 홀을 형성한다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는, 제조 공정수가 적고 효율적인 다층 배선 구조를 갖는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 미세화에 따른, 오늘의 선단(先端)적인 반도체 장치에서는 기판 상에 수많은 반도체 소자가 형성되어 있다. 이러한 반도체 장치에 의해, 기판 상의 반도체 소자 사이를 접속시키기 위해서는, 1층의 배선층으로는 불충분이며, 복수의 배선층을 층간 절연막을 거쳐 적층시킨, 소위 다층 배선 구조가 이용되고 있다.
특히, 최근에는, 층간 절연막 중에 배선 부분으로 되는 홈(이하, 「배선 홈」이라고 함)과, 비어 콘택트로 되는 구멍(이하, 「비어 홀」이라고 함)을 미리 형성해 두고, 상기 배선 홈 및 비어 홀을 도체로 묻는 것에 의해 배선층을 형성하는, 이른바 듀얼 다마신법에 의한 다층 배선 구조의 연구·개발이 열심히 행하여지고 있다.
듀얼 다마신법에는 다양한 변형법이 존재하지만, 일본 특허 공개 제 2000-124306 호 공보에는 층간 절연막을 이용한 반도체 장치의 제조 방법이 개시되어 있다. 층간 절연막을 사용한 듀얼 다마신 구조의 다층 배선 구조의 형성 방법을 도 1(a)∼도 2(d)에 나타낸다.
도 1(a)를 참조하면, 기판(10) 상에는 도시하지 않은 절연막을 거쳐서 Cu로 이루어지는 제 1 배선 패턴(11)이 형성되어 있고, 상기 배선 패턴(11) 상에는 배리어막(12)으로서 SiN막이 형성되어 있다. 다음에, 상기 배리어막(12) 상에 제 1 층간 절연막(13)으로서의 유기 SOG막이 형성되고, 또한 상기 제 1 층간 절연막(13) 상에 절연막(14)으로서 SiO2막이 형성되어 있다.
또한, 제 2 층간 절연막(15)이 상기 절연막(14) 상에 마련되고, 다음에, 상기 제 2 층간 절연막(15) 상에 2층 구조의 하드마스크막(16, 17)이 형성된다. 구체적으로는, 약 20㎚의 SiN으로 이루어지는 제 1 하드마스크막(16)과, 약 100㎚의 SiO2로 이루어지는 제 2 하드마스크막(17)이 형성되어 있다. 이들 하드마스크(16, 17)는 에칭 스토퍼라고 불리는 경우도 있다.
상기 제 2 하드마스크막(17)의 형성 후, 도 1(b)의 공정에서, 상기 제 2 하드마스크막(17) 상에, 상기 제 2 층간 절연막 중에 형성하고자 하는 배선 홈에 대응한 개구부(20A)를 갖는 레지스트 패턴(20)이 형성된다. 도 1(c)의 공정에서, 상기 레지스트 패턴(20)을 마스크로 하여, 상기 제 2 하드마스크막(17)을, 예컨대, CF4/Ar 계의 드라이 에칭에 의해 패터닝하고, 그 후에 상기 레지스트 패턴(20)을 애 싱에 의해 제거한다. 상기 제 2 하드마스크막(17)의 패터닝에 의해, 상기 마스크(17) 중에는 상기 개구부(20A)에 대응한 개구부(17A)가 형성된다. 상기 개구부(17A)에서, 제 1 하드마스크막(16)이 노출된다.
다음에, 도 1(d)에 나타내는 바와 같이, 상기 제 1 층간 절연막(13)에 형성하고자 하는 비어 홀에 대응한 개구부(21A)를 갖는 레지스트 패턴(21)이 형성된다. 도 1(e)의 공정에서, 상기 레지스트 패턴(21)을 마스크로 하여, 상기 제 1 하드마스크막(16)을 패터닝하고, 계속해서 상기 제 2 층간 절연막(15)을 드라이 에칭한다. 그 때에, 상기 절연막(14)이 에칭 스토퍼로서 작용한다. 그 후에, 상기 레지스트 패턴(21)을 애싱 등에 의해 제거한다.
도 2(a)의 공정에서, 상기 제 2 하드마스크막(17)을 마스크로 하여, 그 하층의 표출한 상기 제 1 하드마스크막(16)을 드라이 에칭에 의해 제거한다. 그 때 동시에 상기 절연막(14)도 제거된다.
다음에, 도 2(b)의 공정에서, 잔류하고 있는 상기 제 2 하드마스크막(17)을 마스크로 하여, 상기 제 2 및 제 1 층간 절연막(15, 13)을 드라이 에칭에 의해 패터닝해서, 배선 홈(25) 및 비어 홀(26)을 동시에 개구시킨다. 그 때, 상기 절연막(14)은 비어 홀을 형성할 때의 마스크로서 작용한다.
또한, 도 2(c)에 나타내는 공정에서, 상기 비어 홀(26)의 바닥부에 표출한 배리어막(12)을 드라이 에칭에 의해 제거한다. 그 후, 도 2(d)의 공정에서, 도 2(c)의 구조 상에 상기 비어 홀(26) 및 배선 홈(25)을 묻도록 Cu막(30)을 퇴적시키고, 화학 기계 연마법(이하, 「CMP법」이라고 함)에 의해 상기 제 2 하드마스크막(17) 상에 있는 여분의 Cu막을 제거해서, 상기 비어 홀(26) 및 배선 홈(25)을 묻는 Cu 배선 패턴을 형성할 수 있다.
그러나, 상기 제조 방법에서는 반도체 장치의 제조 공정의 수가 많고, 그 때문에 양품률에 악영향을 미쳐서, 반도체 장치의 제조 비용의 증대를 피할 수 없다.
발명의 개시
본 발명은 상술한 점을 감안하여 이루어진 것으로, 상기 문제점을 해결한 신규하고 유용하며, 또한 종래의 제조 방법과 비교하면 제조 공정수를 삭감시킨 반도체 장치의 제조 방법을 제공하는 것을 포괄적 과제로 한다.
본 발명의 보다 구체적인 과제는 듀얼 다마신 구조를 갖는 반도체 장치의 효율적인 제조 방법을 제공하는 것이다.
이 목적을 달성하기 위해서, 본 발명에 따른 반도체 장치의 제조 방법은, 기판 상에 있는 배리어막 상에 제 1 층간 절연막을 형성하는 공정과, 상기 제 1 층간 절연막 상에 제 2 층간 절연막을 형성하는 공정과, 상기 제 2 층간 절연막 상에 제 1 하드마스크막을 형성하는 공정과, 상기 제 1 하드마스크막 상에, 상기 제 1 하드마스크막과는 다른 제 2 하드마스크막을 형성하는 공정을 포함하는 반도체 장치의 제조 방법으로서, 상기 제 2 하드마스크막 상에 형성시킨 소망하는 레지스트 패턴을 마스크로 하여, 상기 제 1 하드마스크막이 노출되도록 상기 제 2 하드마스크막에 제 1 개구부를 형성하는 공정과, 상기 제 2 하드마스크막 및 상기 제 1 하드마스크막 상에 형성시킨 소망하는 레지스트 패턴을 마스크로 하여, 상기 노출한 제 1 하드마스크막 중에 제 2 개구부를 형성하는 공정과, 상기 제 1 하드마스크막을 마스터로 하여, 상기 제 2 층간 절연막에 상기 제 2 개구부에 대응한 개구부를 형성하도록 상기 제 2 층간 절연막을 제거하는 제 1 제거 공정과, 상기 제 1 하드마스크막을 마스크로 하여, 상기 제 1 층간 절연막에 상기 제 2 개구부에 대응한 비어 홀을 형성하고, 상기 배리어막이 노출되도록 상기 제 1 층간 절연막을 제거하는 제 2 제거 공정과, 상기 제 2 하드마스크막을 마스크로 하여, 상기 제 1 하드마스크막 및 상기 비어 홀의 바닥부에 노출한 배리어막을 동시에 제거하는 제 3 제거 공정과, 상기 제 2 하드마스크막을 마스크로 하여, 상기 제 2 층간 절연막에 상기 제 1 개구부에 대응한 배선 홈을 형성하도록 상기 제 2 층간 절연막을 제거하는 제 4 제거 공정을 구비하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상기 제 4 제거 공정은 N 및 H를 포함하는 가스를 이용한 플라즈마 에칭에 의해 행하여지는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상기 제 2 층간 절연막은 유기 저유전율막인 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상기 제 1 층간 절연막을 형성하는 공정과 상기 제 2 층간 절연막을 형성하는 공정 사이에 에칭 스토퍼막을 형성하는 공정을 더 갖고, 상기 제 2 제거 공정에서, 상기 제 1 층간 절연막과 함께 상기 에칭 스토퍼막을 제거하는 것을 특징으로 한다.
본 발명에 따르면, 기판과, 상기 기판 상에 형성된 배리어막과, 상기 배리어 막 상에 형성된 제 1 층간 절연막과, 상기 제 1 층간 절연막 상에 형성된 제 2 층간 절연막과, 상기 제 2 층간 절연막 상에 형성된 제 1 하드마스크막과, 상기 제 1 하드마스크막 상에 형성된 제 2 하드마스크막을 갖는 다층 배선 구조로 이루어지는 반도체 장치의 제조 방법에 있어서, 개구부를 갖는 상기 제 1 하드마스크막을 실질적으로 마스크로 하여, 개구부를 형성하도록 상기 제 2 층간 절연막을 제거하고, 이어서, 배리어막이 노출되도록 상기 제 1 층간 절연막을 제거한다. 다음에, 개구부를 갖는 상기 제 2 하드마스크막을 마스크로 하여, 상기 제 1 하드마스크막 및 상기 비어 홀의 바닥부에 노출한 배리어막을 동시에 제거한다. 따라서 제조 공정 전체의 공정수가 종래에 비해서 저감한다. 그 후에, 배선 홈을 형성하도록 제 2 층간 절연막을 제거하는 것에 의해, 배선 홈과 비어 홀을 갖는 구조가 형성된다. 제 2 층간 절연막을 제거하는 공정은, N을 포함하는 가스를 이용한 플라즈마 에칭에 의해 실행함으로써, 에칭 시에 상기 배리어막의 아래에 위치하는 도체인 Cu의, 노출하는 표면에 손상을 주지 않고서 배선 홈을 형성할 수 있다.
도 1(a)∼도 1(e)는 종래의 반도체 장치의 제조 공정의 전반(前半) 부분을 나타내는 도면,
도 2(a)∼도 2(d)는 종래의 반도체 장치의 제조 공정의 후반 부분을 나타내는 도면,
도 3은 본 발명에서 이용되는 플라즈마 처리 장치의 구성을 나타내는 단면 도,
도 4(a)∼도 4(c)는 본 발명의 실시예에 따른 반도체 장치의 제조 공정의 전단 부분을 나타내는 도면,
도 5(a)∼도 5(d)는 본 발명의 실시예에 따른 반도체 장치의 제조 공정의 중단(中段) 부분을 나타내는 도면,
도 6(a) 및 도 6(b)은 본 발명의 실시예에 따른 반도체 장치의 제조공정의 후단 부분을 나타내는 도면이다.
발명을 실시하기 위한 최선의 형태
본 발명에 따른 반도체 장치의 제조 방법이 바람직한 실시예(이하, 본 실시예예라고 함)에 대해서 도면을 참조하여 이하에 설명한다.
도 3은 본 발명의 각 실시예에서 사용되는 플라즈마 처리 장치(100)의 구성을 나타낸다. 도 3을 참조하면, 플라즈마 처리 장치(100)는 피처리 기판 W를 유지하는 유지대(106)를 수납한 처리실(102)을 형성하는 반응 용기(104)를 구비한다. 상기 반응 용기(104)의 상부는 절연 부재(105)에 의해 반응 용기(104)의 다른 부분과 전기적으로 절연되어 있다. 라인(122)으로부터 플라즈마 가스를 공급시키는 샤워 헤드(114)가 상기 유지대(106) 상의 피처리 기판 W에 대면하도록 배치되어 있다. 상기 샤워 헤드(114)는 수많은 개구부(114a)를 구비하고, 이러한 개구부(114a)를 거쳐서 상기 라인(122)으로부터 공급된 플라즈마 가스가 상기 유지대(106) 상에 유지되어 있는 피처리 기판 W를 향해서 흐른다. 한편, 상기 처리실(102)은 배기 포트(124)를 거쳐서 배기된다.
상기 유지대(106)에는, 제어기(112)에 의해 제어되는 바이어스 전원(110)으로부터 정합기(108)를 거쳐서 2㎒의 고주파 전력이 공급된다. 한편, 상기 샤워 헤드(114)에는 마찬가지로 제어기(112)에 의해 제어되는 플라즈마 여기 전원(120)으로부터 정합기(118)를 거쳐서 60㎒의 고주파 전력이 공급된다. 그 결과, 하측 전극으로서 작용하는 유지대(106)와 상측 전극으로서 작용하는 샤워 헤드(114)와의 사이에 플라즈마가 형성된다.
본 발명에서는, 이러한 플라즈마에 의해 상기 피처리 기판 W 상에 형성된 층간 절연막 등이 처리된다.
도 4(a) 내지 도 6(b)에는 본 발명에 따른 다층 배선 구조를 갖는 반도체 장치의 제조 공정을 나타낸다. 단, 설명을 간결하게 하기 위해서, 다층 배선 구조가 형성되는 부분만을 도시하고, 능동 소자가 형성되는 부분의 설명은 생략한다.
도 4(a)를 참조하면, MOS 트랜지스터 등, 도시하지 않은 능동 소자가 형성된 Si 기판(200)은 CVD-SiO2 등의 층간 절연막(210)에 의해 덮어져 있고, 상기 층간 절연막(210) 상에는 Cu로 이루어지는 배선 패턴(220A)이 형성되어 있다. 상기 배선 패턴(220A)은 상기 층간 절연막(210) 상에 형성된 층간 절연막(220) 중에 매립되어 있다. 상기 배선 패턴(220A) 및 층간 절연막(220B)에 의해 이루어지는 배선층(220)은 플라즈마 CVD법에 의해 형성된 SiN 등의 배리어막(230)에 의해 덮어져 있다.
상기 배리어막(230)은 또한 제 1 층간 절연막(240)에 의해 덮어지고, 상기 층간 절연막(240) 상에는 SiN 등의 에칭 스토퍼막(250)이 형성되어 있다. 에칭 스토퍼막으로서, SiN막의 이외에, SiON막이나 SiOC막으로 이루어지는 것이라도 상관없다.
도시한 예에서는, 상기 에칭 스토퍼막(250) 상에는 제 2 층간 절연막(260)이 더 형성되고, 또한 상기 제 2 층간 절연막(260)에는 제 1 하드마스크막(270)과, 상기 제 2 하드마스크막(270)과는 다른 제 2 하드마스크막(280)에 의해 순차적으로 덮어져 있다. 상기 하드마스크막(270, 280)의 구체예로서, SiN막으로 이루어지는 제 1 하드마스크막(270)과 SiO2막으로 이루어지는 제 2 하드마스크막(280)과의 조합, SiON막으로 이루어지는 제 1 하드마스크막(270)과 SiO2막으로 이루어지는 제 2 하드마스크막(280)과의 조합, SiO2막, SiON막, SiN막 혹은 SiC막으로 이루어지는 그룹 중에서 선택된 제 1 하드마스크막(270)과, 비정질 Si막으로 이루어지는 제 2 하드마스크막(280)과의 조합, SiO2막, SiN막, SiC막으로 이루어지는 그룹 중에서 선택된 제 1 하드마스크막(270)과, TiN막으로 이루어지는 제 2 하드마스크막(280)과의 조합 등이 있지만, 상기 조합에 한정되는 것은 아니다. 상기 하드마스크의 형성 방법으로서, 전형적으로는 플라즈마 CVD법에 의해 실행할 수 있지만, 다른 성막 방법을 사용하여도 된다.
또한, 도시한 예에서는 상기 제 1 층간 절연막(240)은 유기막 및/또는 무기막이라도 되고, 그 성막 방법으로서는 스핀 코트법이나 플라즈마 CVD법에 의해 실 행할 수 있다. 최종적으로 배선층을 구성하게 되는 상기 제 2 층간 절연막(260)은 N(질소)과 H(수소)를 포함하는 가스에 의해 에칭할 수 있는 것이 바람직하다. 특히, 최근의 배선 지연의 문제를 해결하기 위해서, 종래의 층간 절연막에 비해서 유전율이 낮은 유기 층간 절연막이 보다 바람직하다. 구체적으로는, 다우·케미컬사 제품의 SiLK(상표명) 등이 있다.
이하의 설명에서는, 제 1 층간 절연막과 제 2 층간 절연막 사이에 에칭 스토퍼막(250)을 갖는 다층 배선 구조를 이용하여 설명하지만, 본 발명에 따른 제조 방법에 의하면, 상기 에칭 스토퍼막(250)을 갖지 않는 다층 배선 구조에도 적용 가능하다.
도 4(b)의 공정에서는, 상기 제 2 하드마스크막(280) 상에 포토리소그래피 공정에 의해 소망하는 배선 홈에 대응한 개구부(300A)를 갖는 레지스트 패턴(300)이 형성되고, 상기 레지스트 패턴(300)을 마스크로 하여, 상기 제 2 하드마스크막(280)을, 예컨대 CF4/Ar계의 드라이 에칭에 의해 제거한다. 그 결과, 상기 배선 홈에 대응한 개구부(280A)가 제 2 하드마스크막(280) 중에 형성된다. 그 후, 상기 레지스트 패턴(300)을 산소 래디컬 분위기 하에 노출시키는 것에 의한 애싱에 의해 박리시킨다. 제 2 하드마스크막(280)의 개구부(280A)를 거쳐서 제 1 하드마스크막(270)이 노출된다.
도 4(c)의 공정에서, 상기 제 2 하드마스크막(280) 및 상기 제 1 하드마스크막(270) 상에 포토리소그래피 공정에 의해 소망하는 비어 홀에 대응한 개구부(310A)를 갖는 레지스트 패턴(310)이 형성되고, 상기 레지스트 패턴(310)을 마스크로 하여, 상기 제 1 하드마스크막(270)을, 예컨대 CF4/Ar계의 드라이 에칭에 의해 제거한다. 그 결과, 상기 비어 홀에 대응한 개구부(270A)가 제 1 하드마스크막(270) 중에 형성되고, 제 2 층간 절연막(260)이 노출된다.
다음에, 도 5(a)의 공정에서, 도 3에 나타낸 플라즈마 처리 장치에 의해 N(질소)과 H(수소)를 포함하는 가스계에서, 드라이 에칭함으로써, 도 4(c)의 공정의 레지스트 패턴(310)을 마스크로 하여, 바꿔 말하면, 실질적으로는 제 1 하드마스크막(270)을 마스크로 하여, 제 2 층간 절연막(260)을 제거해서, 상기 개구부(310A)에 대응한 개구부(260A)가 형성된다.
그 후에, 도 5(b)의 공정에 나타내는 바와 같이, 도 3에 나타내는 플라즈마 처리 장치에서 드라이 에칭함으로써, 상기 제 1 하드마스크막(270)을 마스크로 하여, 상기 제 1 하드마스크막(270) 중에 형성된 개구부(270A)에 대응시켜 상기 에칭 스토퍼막(250)을 CF계의 가스로 제거하고, 그 후, 상기 제 1 층간 절연막(240)을 제거한다. 따라서, 상기 제 1 층간 절연막(240)에 상기 개구부(270A)에 대응한 비어 홀(240A)을 형성할 수 있다. 도시한 예에서는, 제 2 층간 절연막(260)과 제 1 층간 절연막 사이에 에칭 스토퍼막(250)이 존재하고 있는 경우에 설명했지만, 상기 막(250)이 존재하지 않는 경우는, 보다 간편히 에칭하는 것이 가능하다.
도 5(b)에 나타내는 공정에서, 에칭 스토퍼막(250)이 존재하지 않는 경우에는, 상기 에칭 조건을 조정함으로써, 도 5(b)에 나타내는 처리를 하는 것이 가능한 것은 당업자는 이해할 수 있다.
또한, 도 5(c)의 공정에 나타내는 바와 같이, 상기 제 2 하드마스크막(280)을 마스크로 하여, 상기 제 1 하드마스크막(270)과 상기 배리어막(230)을 도 3에 나타내는 플라즈마 처리 장치에서, CF계의 가스를 이용한 드라이 에칭에 의해 동시에 제거한다. 이에 따라, 상기 개구부(280)에 대응한, 상기 개구부(270A)보다도 큰 개구부(270B)가 형성된다. 이러한 공정에 의해, 반도체 장치의 제조 공정을 감소시켜, 당해 제조 공정의 효율화를 도모할 수 있어, 본 발명의 목적을 달성하는 것이 가능해진다.
다음에, 도 5(d)의 공정에서, 상기 제 2 하드마스크막(280)을 마스크로 하여, 상기 제 2 층간 절연막(260)을 도 3에 나타내는 플라즈마 처리 장치에서 드라이 에칭에 의해 제거하고, 상기 막(260) 중에 상기 개구부(270B)에 대응한 배선 홈(260B)이 형성된다.
상술한 바와 같이, 본 발명의 제 2 층간 절연막(280)은 유기막인 것이 바람직하다. 일반적으로, 유기 절연막으로 이루어지는 층간 절연막의 에칭에는 O2계 가스가 이용되지만, 본 발명에는 적합하지 않다. 본 발명의 플라즈마 에칭의 가스로서는, 산소를 포함하지 않고, N을 포함하는 가스를 이용하는 것이 바람직하다. 왜냐하면, 상기 드라이 에칭 중에, 도 5(c)의 공정에서 노출한 구리(220A)의 표면이 산화되기 쉽기 때문에, 노출되는 구리의 표면을 산화시키지 않으므로, 산소를 포함하지 않고 N을 포함하는 가스를 이용한다. 또한, 에칭 중에 노출된 구리의 표면 은, N을 포함하는 가스에 의해 구리의 표면에 질소와 구리가 반응한 보호막이 동시에 형성된다고 하는 이점이 있다. 이러한 보호막이 형성되면, 반도체 장치류의 대기 반송 중에, Cu로의 손상을 받는 일이 없게 된다고 하는 부차적 효과도 얻어진다.
구체적으로 N을 포함하는 가스로서는, N2, NH3 및 그들의 혼합물이 있다. 또한, 플라즈마 에칭을 행할 때의 가스로서, N을 포함하는 가스 외에, H를 포함하는 가스를 이용하는 것도 바람직하다. 구체적으로 H를 포함하는 가스로서는 H2 및 그 혼합물을 들 수 있다.
플라즈마 에칭일 때에, N 및 H를 포함하는 가스를 이용하면, 상기 제 1 및 제 2 층간 절연막의 에칭 시에 불순물로서 잔존하는 유기물이 용이하게 제거된다는 효과도 있다.
그 후, 도 6(a)의 공정에 도시하는 바와 같이 배선 홈(260B) 및 비어 홀(240A1) 혹은 Cu 등의 도체(350)를 CVD법이나 PVD법 등에 의해 매설한다. 이어서, 도 6(b)의 공정에서, 불필요한 도체 부분을 CMP법에 의해 연마함으로써, 배선 패턴(220A)이 비어 홀(240A)에 의해 접속된 배선 패턴을 얻을 수 있다. 이상의 공정을 더욱 반복하는 것에 의해, 3층째, 4층째의 배선 패턴을 형성하는 것이 가능하다.
이상, 본 발명을 바람직한 실시예에 대해서 설명했지만, 본 발명은 이러한 특정한 실시예에 한정되는 것이 아니라, 특허청구범위에 기재한 요지 내에서 여러 가지의 변형 및 변경 형태가 가능하다.
Claims (4)
- 기판 상에 있는 배리어막 상에 제 1 층간 절연막을 형성하는 공정과, 상기 제 1 층간 절연막 상에 제 2 층간 절연막을 형성하는 공정과, 상기 제 2 층간 절연막 상에 제 1 하드마스크막을 형성하는 공정과, 상기 제 1 하드마스크막 상에 상기 제 1 하드마스크막과는 다른 제 2 하드마스크막을 형성하는 공정을 포함하는 반도체 장치의 제조 방법으로서,상기 제 2 하드마스크막 상에 형성시킨 소망하는 레지스트 패턴을 마스크로 하여, 상기 제 1 하드마스크막이 노출되도록 상기 제 2 하드마스크막에 제 1 개구부를 형성하는 공정과,상기 제 2 하드마스크막 및 상기 제 1 하드마스크막 상에 형성시킨 소망하는 레지스트 패턴을 마스크로 하여, 상기 노출한 제 1 하드마스크막 중에 제 2 개구부를 형성하는 공정과,상기 제 1 하드마스크막을 마스크로 하여, 상기 제 2 층간 절연막에 상기 제 2 개구부에 대응한 개구부를 형성하도록 상기 제 2 층간 절연막을 제거하는 제 1 제거 공정과,상기 제 1 하드마스크막을 마스크로 하여, 상기 제 1 층간 절연막에 상기 제 2 개구부에 대응한 비어 홀을 형성하고, 상기 배리어막이 노출되도록 상기 제 1 층간 절연막을 제거하는 제 2 제거 공정과,상기 제 2 하드마스크막을 마스크로 하여, 상기 제 1 하드마스크막 및 상기 비어 홀의 바닥부에 노출된 배리어막을 동시에 제거하는 제 3 제거 공정과,상기 제 2 하드마스크막을 마스크로 하여, 상기 제 2 층간 절연막에 상기 제 1 개구부에 대응한 배선 홈을 형성하도록 상기 제 2 층간 절연막을 제거하는 제 4 제거 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 4 제거 공정은 N 및 H를 포함하는 가스를 이용한 플라즈마 에칭에 의해 행하여지는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 2 층간 절연막은 유기 저유전율막인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 1 층간 절연막을 형성하는 공정과 상기 제 2 층간 절연막을 형성하는 공정 사이에 에칭 스토퍼막을 형성하는 공정을 더 갖고, 상기 제 2 제거 공정에 서, 상기 제 1 층간 절연막과 함께 상기 에칭 스토퍼막을 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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