CN1305125C - 半导体装置的制造方法 - Google Patents
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Abstract
本发明提供一种制造工序少而效率高的半导体装置的制造方法。在具有使用双重镶嵌法的多层配线构造的半导体装置的制造方法中，实质上以第一硬质掩模膜作为掩模，除去第二层间绝缘膜，形成开口部分。进而，除去蚀刻抑制膜，然后除去第一层间绝缘膜，在第一层间绝缘膜上形成通道孔。
Description
技术领域
本发明是关于半导体装置的制造方法的，更具体地说是关于具有制造工序少而效率高的多层配线构造的半导体装置的制造方法。
背景技术
伴随着半导体的微细化，在当今尖端的半导体装置上可以在基板上形成多个半导体元件。在所涉及的半导体装置上，为了使基板上的半导体元件之间连接，一层的配线层是不够的，而将多个配线层通过层间绝缘膜进行层叠的所谓多层配线机构得到利用。
特别是在最近，预先在层间绝缘膜中形成作为配线部分的槽(以下称″配线槽”)和作为通道接触的孔(以下称″通道孔”)，通过用导体将上述配线槽以及通道孔埋设形成配线层，即根据所谓双重镶嵌(dual damascene)法进行的多层配线构造的研究和开发得到积极的开展。
双重镶嵌法存在各种的变形，在特开2000-124306号公报中公开了利用层间绝缘膜的半导体装置的制造方法。在图1(A)～图2(D)中表示了使用层间绝缘膜的双重镶嵌构造的多层配线构造的形成方法。
参照图1(A)，借助未图示的绝缘膜，在基板10上形成由铜构成的第一布线图形11，在前述第一布线图形11上形成SiN膜作为阻挡膜12。然后在前述阻挡膜12上形成有机SOG膜作为第一层间绝缘膜13，再在前述第一层间绝缘膜13上形成SiO2作为绝缘膜14。
进而在前述绝缘膜14上设第二层间绝缘膜15，接下来，在前述第二层间绝缘膜15上形成2层构造的硬质掩模膜16、17。具体地说，是形成由约20nm的SiN形成的第一硬质掩模膜16，由约100nm的SiO2形成的第二硬质掩模膜17。这些硬质掩模膜16、17也被称为蚀刻抑制件。
在前述第二硬质掩模膜17形成后，在图1(B)的工序中，在前述第二硬质掩模膜17上形成具有与在前述第二层间绝缘膜15上形成的配线槽相对应的开口部分20A的抗蚀图20。在图1(C)的工序中，以前述抗蚀图20作为掩模，将前述第二硬质掩模膜17，通过例如CF4/Ar系的干蚀刻制作布线图案，然后通过灰化除去前述抗蚀图20。通过制作前述第二硬质掩模膜17的布线图案，在前述掩模17中形成与前述开口部分20A相对应的开口部分17A，第一硬质掩模膜16在前述开口部分17A露出。
接下来，如图1(D)所示，形成具有与在前述第一层间绝缘膜13上形成的通道孔相对应的开口部分21A的抗蚀图21。在图1(E)的工序中，将前述抗蚀图21作为掩模，制作前述第一硬质掩模膜16的布线图案，接着对前述第二层间绝缘膜15进行干蚀刻。在这种情况下，前述绝缘膜14作为蚀刻抑制件而起作用。在其后，通过灰化等除去前述抗蚀图21。
在图2(A)的工序中，前述第二硬质掩模膜17作为掩模，通过干蚀刻除去在其下层露出表面的前述第一硬质掩模膜16。同时，前述的绝缘膜14也被除去。
接下来，在图2(B)的工序中，将残留的前述第二硬质掩模膜17作为掩模，通过干蚀刻制作前述第二以及第一层间绝缘膜15、13，使配线槽25以及通道孔26同时开口。此时，前述绝缘膜14作为形成通道孔时的掩模而起作用。
进而在图2(C)所示的工序中，通过干蚀刻除去在前述通道孔26的底部露出表面的阻挡膜12。在其后，在图2(D)的工序中，堆积Cu膜30将前述通道孔26以及配线槽25埋在图2(C)的构造上，通过化学机械研磨法(以下称CMP法)除去在前述第二硬质掩模膜17上的多余的Cu膜，可以形成埋设前述通道孔26以及配线槽25的Cu布线图形。
但是，采用前述制造方法的话，半导体装置的制造工序多，因此对成品率会有不良影响，不能避免半导体装置制造成本的增加。
发明内容
本发明是鉴于以上的问题，以提供为了解决上述问题的、新颖而有用的、而且与比起从前的制造方法削减了制造工序数的半导体装置的制造方法为综合课题的。
本发明的更加具体的课题是提供高效率地制造具有双重镶嵌构造的半导体装置的制造方法的。
为达到这个目的，本发明的半导体装置的制造方法包含：在基板上的阻挡膜上形成第一层间绝缘膜的工序、在前述第一层间绝缘膜上形成第二层间绝缘膜的工序、在前述第二层间绝缘膜上形成第一硬质掩模膜的工序、在前述第一硬质掩模膜上形成与前述第一硬质掩模膜不同的第二硬质掩模膜的工序，其特征在于，具有：
将在前述第二硬质掩模膜上形成的所希望的抗蚀图作为掩模，在前述第二硬质掩模膜上形成第一开口部分，使前述第一硬质掩模膜露出的工序；
以在前述第二硬质掩模膜以及前述第一硬质掩模膜上形成的所希望的抗蚀图作为掩模，在前述露出的第一硬质掩模膜上形成第二开口部分的工序；
以前述第一硬质掩模膜作为掩模，除去前述第二层间绝缘膜，以在前述第二层间绝缘膜上形成与前述第二开口部分相对应的开口部分的第一除去工序；
以前述第一硬质掩模膜作为掩模，除去前述第一层间绝缘膜，以在前述第一层间绝缘膜上形成与前述第二开口部分相对应的通道孔，露出前述阻挡膜的第二除去工序；
以前述第二硬质掩模膜作为掩模，同时除去前述第一硬质掩模膜以及在前述通道孔的底部露出的阻挡膜的第三除去工序；
以前述第二硬质掩模膜作为掩模，除去前述第二层间绝缘膜，以在前述第二层间绝缘膜上形成与前述第一开口部分相对应的配线槽的第四除去工序。
另外，本发明的半导体装置的制造方法，其特征在于，前述第四除去工序是通过使用包括N以及H气体的等离子体蚀刻进行的。
另外，本发明的半导体装置的制造方法，其特征在于，前述第二层间绝缘膜是有机低导电率膜。
另外，本发明的半导体装置的制造方法，其特征在于，在形成前述第一层间绝缘膜的工序和前述第二层间绝缘膜的工序之间还有形成蚀刻抑制膜的工序，在前述第二除去工序中，与第一层间绝缘膜一起除去前述蚀刻抑制膜。
根据本发明，在具有基板、前述在基板上形成的阻挡膜、在前述阻挡膜上形成的第一层间绝缘膜、在前述第一层间绝缘膜上形成的第二层间绝缘膜、在前述第二层间绝缘膜上形成的第一硬质掩模膜、在前述第一硬质掩模膜上形成的第二硬质掩模膜的多层配线结构的半导体装置的制造方法中，实质上以具有开口部分的前述第一硬质掩模膜作为掩模，除去前述第二层间绝缘膜而形成开口部分，接下来，除去前述第一层间绝缘膜而露出阻挡膜。接下来，以具有开口部分的前述第二硬质掩模膜作为掩模，同时除去前述第一硬质掩模膜以及在前述通道孔的底板露出的阻挡膜。因此，相比从前，减少了整个制造工序中的工序数。在其后，通过除去第二层间绝缘膜，以形成配线槽，形成具有配线槽和通道孔的构造。除去第二层间绝缘膜的工序，通过利用了包括N的气体进行的等离子体蚀刻，可以在蚀刻时不损伤位于前述阻挡膜下的导体Cu的露出表面而形成配线槽。
附图说明
图1(A)～图1(E)是表示现有的半导体装置的制造工序的前半部分的图。
图2(A)～图2(D)是表示现有的半导体装置的制造工序的后半部分的图。
图3是表示在本发明中被使用的等离子体处理装置的机构的截面图。
图4(A)～图4(C)是表示根据本发明实施例的半导体装置的制造工序的前段部分的图。
图5(A)～图5(D)是表示根据本发明实施例的半导体装置的制造工序的中段部分的图。
图6(A)～图6(B)是表示根据本发明实施例的半导体装置的制造工序的后段部分的图。
具体实施方式
以下参照附图，对本发明的半导体装置的制造方法的适宜的实施方式(以下称本实施方式)进行说明。
图3表示被用在本发明各个实施例中的等离子体处理装置100的结构。参照图3，等离子体处理装置100具备形成处理室102的反应容器104，而该处理室102收纳了保持被处理基板W的保持台106。前述反应容器104的上部通过绝缘材料105与反应容器104的其他部分进行电气绝缘。从管线122供给等离子气体的喷淋头114被配置为与前述保持台106上的被处理基板W相对。前述喷淋头114具备多个开口部分114a，通过所示的开口部分114a被从前述管线122供给的等离子气体流向被保持在前述保持台106上的被处理基板W。而前述处理室102通过排气口124排气。
从被控制器112控制的旁路电源110，通过匹配器108，向前述保持台106供应2MHz的高频电力。而同样地从被控制器112控制的等离子体激励电源120，借助匹配器118，向前述喷淋头114供应60MHz的高频电。其结果是在作为下侧电极而作用的保持台106和在作为上侧电极而作用的喷淋头114之间，形成等离子体。
在本发明中，在前述被处理基板W上形成的层间绝缘膜等被所涉及的等离子体处理。
从图4(A)到图6(B)中表示了具有根据本发明的多层配线构造的半导体装置的制造工序。但是，为了简洁地说明，仅仅表示被形成多层配线构造的部分，而省略形成有源元件的部分。
参照图4(A)，形成了MOS晶体管等未被图示的有源元件的Si基板200被CVD-SiO2等的层间绝缘膜210所覆盖，在前述层间绝缘膜210上形成由Cu构成的布线图案220A。前述布线图案220A被埋入在前述层间绝缘膜210上形成的层间绝缘膜220。由前述布线图案220A以及层间绝缘膜220B构成的配线层220被通过等离子体CVD法形成的SiN等的阻挡膜230覆盖。
前述阻挡膜230还被第一层间绝缘膜240所覆盖，在前述层间绝缘膜240上形成SiN等的蚀刻抑制膜250。作为蚀刻抑制膜，除了SiN膜外，也可以使用由SiON膜以及SiOC膜组成的膜。
在图示的例子中，在前述蚀刻抑制膜250上再形成第二层间绝缘膜260，进而依次地在前述第二层间绝缘膜260上再形成第一硬质掩模膜270和与前述第一硬质掩模膜270不同的第二硬质掩模膜280。作为前述硬质掩模膜270、280的具体例子，有由SiN膜组成的第一硬质掩模膜270和由SiO2膜组成的第二硬质掩模膜280的组合，由SiON膜组成的第一硬质掩模膜270和由SiO2膜组成的第二硬质掩模膜280的组合，选自SiO2膜、SiON膜、SiN膜或者SiC膜的第一硬质掩模膜270和由非晶形Si膜组成的第二硬质掩模膜280的组合，选自SiO2膜、SiN膜、SiC膜的第一硬质掩模膜270和由TiN膜组成的第二硬质掩模膜280的组合等，但并不限定于上述的组合。作为前述硬质掩模的形成方法，典型地可以通过等离子体CVD法进行，也可使用其他的成膜方法。
另外，在图示的例子中，第一层间绝缘膜240可以是有机膜以及/或者无机膜，作为其成膜方法，可以通过旋转涂胶镀膜法以及等离子体CVD法进行。最终构成配线层的前述第二层间绝缘膜260可以通过包含N(氮气)和H(氢气)的气体进行蚀刻。特别是，为了解决近年的配线迟延的问题，比从前的层间绝缘膜介电常数更低的有机层间绝缘膜更加理想。具体的有Dow Chemical公司的SiLK(商标名)等。
在以下的说明中，使用在第一层间绝缘膜和第二层间绝缘膜之间具有蚀刻抑制膜250的多层配线构造进行了说明，但是本发明的制造方法也可以适用于没有前述蚀刻抑制膜250的多层配线构造。
在图4(B)的工序中，在前述第二硬质掩模膜280上通过光蚀法形成具有与所希望的配线槽相对应的开口部分300A的抗蚀图300，以前述抗蚀图300作为掩模，通过例如CF4/Ar系的干蚀刻除去前述第二硬质掩模膜280。其结果是与前述配线槽相对应的开口部分280A在第二硬质掩模膜280中形成。然后，通过曝露在氧自由基环境中的灰化方法剥离前述抗蚀图300。第一硬质掩模膜270经过第二硬质掩模膜280的开口部分280A露出。
在图4(C)的工序中，通过光蚀工序在前述第二硬质掩模膜280以及前述第一硬质掩模膜270上，形成具有与所希望的通道孔相对应的开口部分310A的抗蚀图310，以前述抗蚀图310作为掩模，通过例如CF4/Ar系的干蚀刻除去前述第一硬质掩模膜270。其结果是与前述通道孔配线槽相对应的开口部分270A在第一硬质掩模膜270中形成，第二层间绝缘膜260被露出。
接下来，在图5(A)的工序中，通过在图3中表示的等离子体处理装置上用包含N(氮气)和H(氢气)的气体系列进行干蚀刻，以图4(C)工序的抗蚀图310作为掩模，换言之，实质上是以第一硬质掩模膜270作为掩模，除去第二层间绝缘膜260，形成与前述开口部分310A相对应的开口部分260A。
然后，如图5(B)的工序所示的那样，在图3中表示的等离子体处理装置上通过干蚀刻，以第一硬质掩模膜270作为掩模，与在前述第一硬质掩模膜270中形成的开口部分270A相对应，用CF系气体除去前述蚀刻抑制膜250。然后除去前述第一层间绝缘膜240。因此可以在前述第一层间绝缘膜240上形成与前述开口部分270A相对应的通道孔240A。在图示的例子中，对于在第二层间绝缘膜260和第一层间绝缘膜之间存在蚀刻抑制膜250的情况进行了说明，而在没有蚀刻抑制膜250的情况下，可以更加简便地进行蚀刻。
在图5(B)所示的工序中，在不存在蚀刻抑制膜250的情况下，通过调整上述蚀刻条件，可以进行如图5(B)所示的处理这一点，对于业内人士是可以理解的。
另外，如图5(C)所示的那样，以前述第二硬质掩模膜280作为掩模，在图3中表示的等离子体处理装置上，通过用CF系气体的干蚀刻，同时除去前述第一硬质掩模膜270和前述阻挡膜230。由此，可以形成与前述开口部分280相对应的比前述开口部分270A更大的开口部分270B。通过整个工序可以减少半导体装置的制造工序，提高该制造工序的效率，从而达到本发明的目的。
接下来，在图5(D)的工序中，以第二硬质掩模膜280作为掩模，通过在图3中表示的等离子体处理装置上通过干蚀刻，除去前述第二层间绝缘膜260，在前述膜260上形成与前述开口部分270B相对应的配线槽260B。
如前述的那样，本发明的第二层间绝缘膜280为有机膜是理想的。虽然一般是使用O2系列气体进行由有机绝缘膜组成的层间绝缘膜的蚀刻，但在本发明中并不理想。作为本发明的等离子体蚀刻气体，使用不含氧而含N的气体是理想的。其原因在于，在前述的干蚀刻中，由于在图5(C)的工序中露出的铜220A的表面容易氧化，所以为了不使露出的铜表面氧化，所以使用不含氧而含N的气体。另外，在蚀刻中露出的铜的表面还具有依靠含N的气体在铜的表面上同时形成由氮气与铜反应而得的保护膜的优点。形成了这样的保护膜可以起到当半导体装置类在大气环境的搬运中，Cu不会受到损伤的效果。
具体地作为含N的气体，有N2、NH3以及它们的混合物。另外，作为进行干蚀刻的气体，除了含N的气体外，含H的气体也是理想的。具体地作为含H的气体，可以举出H2以及其混合物。
在进行干蚀刻时，如果使用含N或含H的气体，具有容易除去在进行前述第一以及第二层间绝缘膜的蚀刻时作为不纯物质残留的有机物的效果。
然后，如图6(A)的工序所示，通过CVD法以及PVD法在配线槽260B以及通道孔240A中埋设Al或者Cu等的导体350。接下来，在图6(B)的工序中，通过CMP法研磨不必要的导体部分，可以得到布线图案220A通过通道孔240A连接的布线图案。通过反复进行以上的工序，可以形成第3层、第4层的布线图案。
以上对于本发明的适宜的实施方式进行了说明，但本发明并不限于特定的方式，在权利要求范围所记载的核心精神内，可以有各种各样的变形和变更方式。
Claims (4)
1.一种半导体装置的制造方法，包含：
在基板上的阻挡膜上形成第一层间绝缘膜的工序、
在所述第一层间绝缘膜上形成第二层间绝缘膜的工序、
在所述第二层间绝缘膜上形成第一硬质掩模膜的工序、
在所述第一硬质掩模膜上形成与所述第一硬质掩模膜不同的第二硬质掩模膜的工序，其特征在于，具备：
将在所述第二硬质掩模膜上形成的所希望的抗蚀图作为掩模，在所述第二硬质掩模膜上形成第一开口部分，使所述第一硬质掩模膜露出的工序；
以在所述第二硬质掩模膜以及第一硬质掩模膜上形成的所希望的抗蚀图作为掩模，在所述露出的第一硬质掩模膜上形成第二开口部分的工序；
以所述第一硬质掩模膜作为掩模，除去所述第二层间绝缘膜，以在所述第二层间绝缘膜上形成与所述第二开口部分相对应的开口部分的第一除去工序；
以所述第一硬质掩模膜作为掩模，除去所述第一层间绝缘膜，以在所述第一层间绝缘膜上形成与所述第二开口部分相对应的通道孔，露出所述阻挡膜的第二除去工序；
以所述第二硬质掩模膜作为掩模，同时除去所述第一硬质掩模膜以及在所述通道孔的底部露出的阻挡膜的第三除去工序；
以所述第二硬质掩模膜作为掩模，除去所述第二层间绝缘膜，以在所述第二层间绝缘膜上形成与所述第一开口部分相对应的配线槽的第四除去工序。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述第四除去工序是通过利用包括N以及H气体的等离子体蚀刻进行的。
3.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述第二层间绝缘膜是有机低导电率膜。
4.根据权利要求1所述的半导体装置的制造方法，其特征在于，在形成所述第一层间绝缘膜的工序和所述第二层间绝缘膜的工序之间还有形成蚀刻抑制膜的工序，在所述第二除去工序中，将所述第一层间绝缘膜和所述蚀刻抑制膜一同除去。
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