KR100583492B1 - 반도체 패키지 - Google Patents

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Abstract

본 발명은 리드 프레임을 이용한 적층형 반도체 패키지에 관한 것으로, 특히, 반도체 패키지의 크기를 경박단소화할 수 있고, 회로 동작시 열을 용이하게 방출할 수 있는 반도체 패키지에 관한 것으로, 본 발명에 의한 리드 프레임을 이용한 반도체 패키지는 중앙부에 반도체 칩 탑재판이 형성되고 상기한 반도체 칩 탑재판으로부터 이격하여 그 네변 또는 상호 대향하는 두변에 수직한 방향으로 배열되는 다수의 리드로 구성되는 리드 프레임과, 상기한 반도체 칩 탑재판 저면에 상하 방향으로 적층되어 위치되는 적어도 2개 이상의 반도체 칩과, 상기 리드와 상기 각 반도체 칩을 접속하는 전기적 접속 수단과, 상기 각 반도체 칩, 접속 수단 및 반도체 칩 탑재판을 봉지하는 수지봉지부로 구성되며, 상기 상하 방향으로 적층된 반도체 칩중에서 최하부의 반도체 칩의 저면은 상기 수지봉지부에 노출되는 것을 특징으로 한다.

Description

반도체 패키지{Semiconductor Package}
도 1은 종래의 리드 프레임을 이용한 적층형 반도체 패키지의 단면도이다.
도 2는 본 발명의 리드 프레임을 이용한 적층형 반도체 패키지의 단면도이다.
- 도면중 주요 부분에 대한 부호의 설명 -
100 ; 반도체 패키지 1,2 ; 제 1, 2 반도체 칩
1a, 2a ; 입출력 패드 3 ; 반도체 칩 탑재판
7 ; 접착층 8 ; 양면 접착 테이프
11 ; 리드 20 ; 접착층
30 ; 수지 봉지부
본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 다수의 반도체 칩이 수직으로 적층되는 스택형 리드프레임을 이용한 반도체 패키지에 있어, 반도체 칩 탑재판을 반도체 칩의 상면에 형성하는 것에 의해, 경박단소화하면서 열방출 특성을 갖는 반도체 패키지에 관한 것이다.
일반적인 리드 프레임을 이용한 스택형 반도체 패키지(100')의 구조를 도 1을 참조하여 설명하면, 구리 또는 그 합금으로 된 리드 프레임(도면번호 미부여)은 상호 대향하는 2 변 또는 4 변을 따라 다수의 리드(11)가 배열되고(Bi-flat 또는 Quad-flat 타입), 상기한 다수의 리드(11) 내측 중앙의 하방으로 다운셋 되어 반도체 칩 탑재판(3')이 형성되어 있으며, 이 반도체 칩 탑재판(3')은 네코너로부터 연장되는 타이바(도시하지 않음)에 의해 지지되어 있다.
여기서, 다수의 반도체 칩을 수직방향으로 상기 칩 탑재판(3')상에 적층하는 구조를 구체적으로 설명하면, 일면에 다수의 입출력 패드(미도시)가 상면에 형성되고 그 하면에 접착층(7)을 게재하여 상기 반도체 칩 탑재판(3')에 접착되어 위치하고 있고, 상기 제 1 반도체 칩(1)의 입출력 패드(1a)가 형성된 동일면에는 엘라스토머(elastomer)와 같은 양면접착테이프(8)로 제 2 반도체 칩(2)이 접착되어 있으며, 상기 제 2 반도체 칩(2)의 입출력 패드 역시 상면에 형성되어 있다. 상기 칩 탑재판(3')의 하면은 봉지부(30)외측으로 노출시킨 구조로 되어 있다.
더불어, 상기 제 1 반도체 칩(1)의 입출력 패드는 상기 리드(11)와 전기적 접속수단(20)에 의해 접속되어 있으며, 마찬가지로 상기 제 2 반도체 칩(2)의 입출력 패드(2a) 역시 상기 리드(11)에 전기적 접속 수단으로 접속되어 있다.
하지만, 이러한 종래의 리드프레임을 이용한 스택형 반도체 패키지(100')는 반도체 칩 탑재판(3)이 리드(11) 내측 중앙의 하방으로 다운셋 되어 반도체 칩 탑재판(3)이 형성되고 그 하면이 봉지부(30) 외측으로 노출된 구조로서, 상기 반도체 칩 탑재판(3)이 차지하는 두께 만큼 패키지의 두꺼워질 수 밖에 없음으로 패키지의 경박단소화에 문제점이 있었다.
또한, 상기 반도체 칩 탑재판이 반도체 패키지의 두께를 어느 정도 차지하고 있음으로, 스택형의 반도체 패키지에 있어서는 다수의 반도체 칩사이의 양면접착테이프의 두께를 얇게 할 수 밖에 없음으로, 패키지 공정상의 다이 크랙이나 와이어 본딩시에 쇼트발생등의 우려가 있었다.
더구나, 반도체 칩 탑재판의 저면만이 패키지의 외부로 노출되어 있음으로, 회로 동작시 발생하는 열을 용이하게 방출하는데 한계가 있었다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 본 발명의 목적은, 리드 프레임을 이용한 적층형 반도체 패키지에 있어, 반도체 칩 탑재판을 반도체 칩의 상면에 형성하는 것에 의해, 패키지를 보다 경박단소화하면서 열방출 특성을 갖는 반도체 패키지의 제공에 있다.
상기한 첫 번째 목적을 달성하기 위한 본 발명에 의한 반도체 패키지는 중앙에 반도체 칩 탑재판이 형성되고 상기한 반도체 칩 탑재판으로부터 이격하여 그 네변 또는 상호 대향하는 두변에 수직한 방향으로 배열되는 다수의 리드로 구성되는 리드 프레임과, 상기한 반도체 칩 탑재판 저면에 상하 방향으로 적층되어 위치되는 적어도 2개 이상의 반도체 칩과, 상기 리드와 상기 각 반도체 칩을 접속하는 전기적 접속 수단과, 상기 각 반도체 칩, 접속 수단 및 반도체 칩 탑재판을 봉지하는 수지봉지부로 구성되며, 상기 상하 방향으로 적층된 반도체 칩중에서 최하단부의 반도체 칩의 저면이 상기 수지봉지부에 노출되는 것을 특징으로 한다.
또한, 상기 수직으로 적층되는 다수의 반도체 칩에 있어 상부쪽의 반도체 칩의 수평길이가 하부쪽의 반도체 칩의 수평길이보다 더 짧은 것을 특징으로 한다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 2는 본 발명의 바람직한 실시예에 의한 리드 프레임을 이용한 반도체 패키지(100)의 구조를 보인 것으로, 실질적으로 도 1에서 설명한 반도체 패키지와 거의 동일하며, 그 차이점에 대해서만 주로 설명하기로 한다.
도 2에 도시된 바와 같이, 본 발명의 반도체 칩 탑재판(3)은 제 1 반도체 칩(1)의 입출력 패드(1a)가 형성된 상면에 접착층(7)를 개재하여 부착되어 수지봉지부(30)의 내부에 형성되어 있으며, 상기 제 1 반도체 칩(1)의 입출력 패드(1a)가 형성되지 않은 면에는 양면접착테이프(8)으로 제 2 반도체 칩(2)이 접착되어 있으며, 상기 제 2 반도체 칩(2)의 입출력 패드 역시 상면에 형성되어 있다. 상기 제 2 반도체 칩의 패드가 형성되지 않은 하면은 수지 봉지부(30) 외부로 노출되어 있다.
여기서, 상기 제 1 반도체 칩(1)의 수평길이가 상기 제 2 반도체(2)의 수평길이보다 짧은 것이 바람직하지만, 본 발명에 있어서는 이에 제한되는 것은 아니다.
또한, 본 실시예에서는 두 개의 반도체 칩만이 적층 형성된 구조를 설명하고 있으나, 이에 제한 없이, 두 개 이상의 반도체 칩을 수직방향으로 적층할 수 있음 은 물론이다.
또한, 본 발명에 있어, 상기 양면접착테이프(8)는 수직방향으로 적층되는 반도체 칩을 그 사이에서 접착시키는 것이며, 양면접착테이프로서 엘라스토머(elastomer)를 사용하는 것이 바람직하나, 양면접착테이프의 형태이며 어떠한 것도 무방하다. 또한, 상기 접착층(7)은 주로 열 경화성 에폭시 수지를 사용함이 바람직하나, 본 발명에 있어서는 이에 제한 되는 것은 아니다.
상기한 바와 같이, 본 발명의 반도체 패키지에 의하면, 본 발명의 반도체 칩 탑재판(3)이 다수의 수직으로 적층되는 반도체 칩의 최상부에 형성되어 패키지 몸체 즉, 수지봉지부(30)내에 위치하고 있음으로 종래의 패키지의 하부에 칩 탑재판이 형성된 반도체 패키지와 비교하여 반도체 칩 탑재판의 두께가 그 만큼 상쇄되는 구조임으로 보다 경박 단소한 패키지의 제조가 가능하게 된다.
또한, 제 2 반도체 칩(2)의 입출력 패드가 형성되지 않는 하면이 수지봉지부의 외부로 노출된 구조임으로 반도체 작동시, 칩에서 발생되는 열을 보다 효과적으로 방출할 수가 있게 된다.
또한, 기존의 리드 프레임을 그대로 사용할 수 있음으로, 비용절감의 효과가 있다.
따라서 상술한 바와 같이, 본 발명은 리드 프레임을 이용한 적층형 반도체 패키지에 있어, 반도체 칩 탑재판을 반도체 칩의 상면에 형성하는 것에 의해, 패키지를 보다 경박단소화하면서 열방출 특성을 갖는 효과가 있다.

Claims (2)

  1. 중앙부에 반도체 칩 탑재판이 형성되고, 상기 반도체 칩 탑재판으로부터 이격하여 그 네변 또는 상호 대향하는 두변에 수직한 방향으로 배열되는 다수의 리드로 구성되는 리드 프레임과,
    상기 반도체 칩 탑재판의 저면에 접착층이 개재되어 접착되어 있되, 상하 방향으로 양면접착테이프를 개재하여 적층되어 위치되는 적어도 2개의 반도체 칩과,
    상기 리드와 상기 각 반도체 칩을 접속하는 전기적 접속 수단과,
    상기 각 반도체 칩, 접속 수단 및 반도체 칩 탑재판을 봉지하되, 상기 상하 방향으로 적층된 반도체 칩중에서 최하부의 반도체 칩의 저면은 외부로 노출되도록 하는 수지봉지부를 포함하고,
    상기 반도체 칩 탑재판의 수평 길이는 상기 적층된 반도체 칩중 상부쪽의 반도체칩이 갖는 수평 길이보다 짧고, 상기 적층된 반도체 칩중 상부쪽의 반도체 칩의 수평길이가 하부쪽의 반도체 칩의 수평길이보다 짧은 것을 특징으로 하는 반도체 패키지.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920018904A (ko) * 1991-03-23 1992-10-22 김광호 반도체 패키지 제조방법
KR20000042872A (ko) * 1998-12-28 2000-07-15 김영환 스택 패키지 및 그의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920018904A (ko) * 1991-03-23 1992-10-22 김광호 반도체 패키지 제조방법
KR20000042872A (ko) * 1998-12-28 2000-07-15 김영환 스택 패키지 및 그의 제조 방법

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