KR100582106B1 - 반도체 디바이스 제조 방법 - Google Patents

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Abstract

본 발명은 고전압 요소를 제조하는 방법에 관한 것으로, 특히, 백 게이트 영역(8)과 드레인(6)간의 도핑 농도를 선형적으로 증가시키는 드리프트 영역(13)을 갖는, SOI에 있어서의 LDMOS 트랜지스터에 관한 것이다. 드리프트 영역을 도핑하기 위해 도핑 마스크(15)가 사용되며, 적어도 드리프트 영역의 부분내에서 윈도우들간의 피치는 소스에서 드레인 방향으로 갈수록 더 작게된다. 실시예에 있어서, 이것은 윈도우들에 의해 달성되며, 그 윈도우들은 동일한 치수를 갖으나, 드레인측으로 갈수록 그에 비례하여 서로간의 이격 거리가 가까워진다. 실험에 있어서, 이러한 방식에 의해 평탄한 도핑 프로파일이 얻어질수 있음을 알수 있었으며, 이에 따라 도핑 및 이에 따른 전계에 있어서의 피크가 없어진다. 충돌 이온화의 정도가 감소되고, 트랜지스터의 강도가 높아지는 장점이 있다.

Description

반도체 디바이스 제조 방법{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 디바이스 제조 방법에 관한 것으로, 반도체 본체의 표면위에 제공된 마스크의 개구부를 통해 반도체 본체에 도핑이 제공되고, 거기에서 확산 단계가 실행되어, 표면과 평행한 측방향에서 원하는 프로파일에 따라 반도체 본체의 도핑 농도가 상승하도록 한 것에 관한 것이다.
그러한 방법은 특히 특허 US-A 5,300,448로부터 알 수 있다. 본 발명은 실리콘 결정 표면을 덮는 매립된 산화층에 제공되는 비교적 얇은 실리콘층에 있는 LDMOS(Lateral DMOS)형 고전압 트랜지스터에 대한 것이다. 전계 세기가 균일하게 분포되는 최적 조건을 얻기 위해, 소스에서 드레인으로 도핑 농도를 선형적으로 증가시키는 도핑 프로파일에 트랜지스터의 드리프트 영역이 제공된다. 이러한 도핑 프로파일의 제조는 소스에서 드레인 방향으로 직경이 커지고, 대체적으로 일정한 피치(pitch)로 놓인 개구부를 가진 도핑 마스크에 의해 달성된다. 원하는 선형 프로파일은 고온에서 오랜 동안의 확산 스텝을 통해 형성된다. 예상 도핑 프로파일에서 비교적 작은 편차가 발생할 경우에 전계가 크게 변동하는 것이 발견되었다. 전계의 이러한 변동은 충돌 이온화 및 핫 캐리어 감쇄를 일으켜서, 트랜지스터 품질을 덜어뜨린다. 본 발명의 목적은, 알려진 방법보다 평탄한 도핑 프로파일을 얻을 수 있는 도핑 방법을 제공함에 있다. 본 발명의 다른 목적은, 전계 강도의 국부적인 피크로 인한 품질 저하가 가능한 한 적은 고전압을 사용한 반도체 디바이스를 제공함에 있다.
상기 목적에 따른 본 발명의 아래에 설명될 방법은 개구부 사이의 피치가 적어도 도핑 프로파일 부분내의 상기 측방향에서 더 작게 되는 상기 프로파일을 얻기 위해 마스크가 이용됨을 특징으로 한다.
본 발명에 따른 주요한 실시예는 도핑 마스크가 도핑 농도가 최대값과 최소값간의 차의 절반보다 작은 도핑 프로파일의 부분에 대응하는 제 1 부분 영역으로 사용될 목적으로, 일측에서의 최소 도핑 농도와 반대쪽의 다른측에서의 최대 도핑 농도 사이에서 점차적으로 변화하는 도핑 프로파일이 형성되며, 도핑 프로파일의 방향에서 보았을 때, 도핑 마스크의 제 1 부분 영역에 있는 개구부는 폭이 적어도 동일하며, 서로 간에서는 일정치 않는 거리로 이격되어 있는 것을 것을 특징으로 한다.
제 1 부분 영역의 개구부는 사용되는 공정에서 가능한한 최소의 치수를 갖도록 제조됨이 바람직하고, 이에 따라 마스크 개구부의 농도에 의해서 도핑 농도 영역에 걸쳐 국부적인 농도를 조절하는 것이 가능하게 된다. 본 발명에 따른 방법의 다른 실시예에 있어서, 보다 높은 도핑 농도를 위해 마스크 개구부의 밀도에 의해 농도가 조절되고, 제 2 부분 영역은 폭이 서로 다른 개구부들을 포함하며, 개구부들 서로간에는 적어도 폭이 동일한 마스크 물질 부분에 의해 분리되는 것을 특징으로 한다. 제 2 부분 영역의 마스크 개구부들간의 마스킹된 영역은 공정에 있어 가능한 최소 치수를 가지도록 제공됨이 바람직하다.
본 발명은, 특정의 장치에 적용되는 도핑 프로파일을 얻기 위해 다양한 타입의 반도체 디바이스에 이용될 수 있다는 장점이 있다. 고 전압 트랜지스터의 드리프트 영역 형성에서 특별한 장점이 얻어진다. 본 발명에 따른 방법의 바람직한 실시예에 있어서, 트랜지스터는 소스 영역, 드레인 영역, 제 1 도전형 드리프트 영역, 및 소스 영역과 드리프트 영역 사이에 위치한 제 2 도전형 백 게이트 영역을 포함한 레터럴(lateral) DMOS 형이고, 드리프트 영역의 도핑 농도는 소스 영역에서 드레인 영역 방향으로 증가하는 것을 특징으로 한다. 트랜지스터는, pn 접합을 통해 제 2 도전형의 기판 또는 기반층과 합체된 제 1 도전형 표면층에 형성된다. 이 경우에 있어서, 거리의 제급근에 비례하여 소스에서 드레인 방향으로 상승하는 도핑 프로파일에 드리프트 영역이 제공됨이 바람직하다. 도핑 프로파일이 이 거리와 함께 선형적으로 상승하는 실시예에 있어서, 반도체 본체가 전기적 절연 물질의 기판에 제공되는 실리콘층에 의해 형성됨을 특징으로 한다.
본 발명의 이러한 측면 및 다른 측면은 하기에서 실시예를 참조하여 보다 상세히 설명될 것이다.
도 1은 본 발명에 따른 방법에 의해 제조된 SOI 기법의 LDMOS 트랜지스터를 나타낸 단면도,
도 2는 그 제조중의 장치를 나타낸 단면도,
도 3은 제조중에 이온 주입을 통해 장치의 드리프트 영역에서 얻어지는 도핑 프로파일을 나타낸 도면,
도 4는 확산후에 얻어지는 도핑 프로파일을 나타낸 도면.
본 발명은 고 전압 레터럴 이중 확산 MOS 트랜지스터(간단히 LDMOS라고 함)를 참조하여 설명된다. 그러나 본 발명은 또한 고전압 다이오드 또는 LIGBT형(레터럴 절연 게이트 바이폴라 트랜지스터) 트랜지스터와 같은 다른 고전압 요소에 응용할 수 있음이 명백하다.
도 1에 도시된 트랜지스터는 SOI 기법으로 형성되며, 전기적 절연물질의 기판(2)과, 기판(2)상의 비교적 얇은 실리콘층(1)을 포함한다. 본 실시예에 있어서, 기판(2)은 아래측의 실리콘 본체(3)의 표면을 덮는 실리콘 산화층에 의해 형성된다. 실리콘층(1)의 두께는 예를 들어 0.2 내지 0.5㎛이며, 산화층(2)의 두께는 예를 들어 3.0㎛이다. 명백히 본 발명은 이러한 값에 국한되지 않으며, 특정의 환경에 따라 다른 값들이 선택될 수 있다. 예를 들어 집적 회로와 같은 다른 회로 요소들이 실리콘 본체(3)에 제공된다.
이 실시예에서 트랜지스터는 n-채널 타입이고, n형 소스 영역(4), p형 백(back) 게이트 영역(5) 및 n 형 드레인 영역(6)을 포함한다. 트랜지스터 채널이 정의되는 백 게이트 영역(5)위에 게이트(7)가 제공되며, 게이트(7)는 게이트 산화층(8)에 의해 이 채널로 부터 절연된다. 게이트(7)는 통상적으로는 도핑된 다결정 실리콘(폴리)으로 구성되나, 다른 적합한 도전 물질로 제조된 것일 수 도 있다. 전체 조립체는 소스 영역과 드레인 영역 및 게이트에 접촉 윈도우가 제공되는 산화층(10)으로 도포된다. 소스 영역(4)은 금속 콘택(9)에 의해 게이트(7)와 마주보며 이격되어 있는 p형 백 게이트 영역(5)과 전기적으로 접속된다. 금속 콘택(9)은 두 영역간의 pn 접합을 단락시킨다. 게이트(7)와 드레인 영역(6)은 각각 금속 콘택(11,12)과 연결된다. 콘택(9,11,12)은 예를 들어 Al로 구성된다.
백 게이트 영역(5)과 드레인 영역(6) 사이에 고저항 영역(13)이 배치됨으로서, 그에 의해 백 게이트 영역(5)과 드레인 영역(6)은 서로 분리된다. 고 저항 영역(13)은, 소스(4)와 드레인(6)간에 고전압이 걸리는 경우에 공핍 영역이 형성될 수 있는 트랜지스터의 드리프트 영역을 형성하다. 본 실시예에서 드리프트 영역은 n형이나, 다른 실시예에서는 p형일 수도 있다. 트랜지스터의 항복 전압(breakdown voltage)은 특히, 드리프트 영역의 길이와 도핑 농도에 의해 결정된다. US 특허 5,300,448에 나타나 있는바와 같이, 소스에서 드레인으로 농도가 선형적으로 증가하는 도핑 프로파일에 드리프트 영역이 제공된다는 점에서, 항복 전압의 실질적 개선이 이루어질 수 있다. 종래의 방법에 있어서, 프로파일은 도핑 마스크를 사용하여 제조되며, 기설정된 방식에 있어 도핑 마스크는 소스에서 드레인으로 갈수록 직경이 더 커지는 개구부를 포함하고 있다.
실제적으로는, 종래의 방법에 의해 아주 평탄한 도핑 프로파일을 얻을수는 있지만, 그럼에도 불구하고 전계에 변동이 발생하여 충돌 이온화 및 핫 캐리어 열화를 일으키며, 이에 따라 작동중에 장치의 품질이 손상을 입는다는 것을 알수 있었다. 도핑 프로파일 및 전계에서의 강한 요동을 약화시키는 본 발명에 따른 도핑 방법을 사용하여, 이러한 단점이 어느 정도 제거된다. 도 2에는 제조중인 장치의 단면도가 도시된다. 그 장치는, 임시 산화층(14)에 의해 덮인 실리콘층(1)의 표면에 일반적인 방식으로 개구부(16,18)가 형성되고, 포토레지스트층을 포함하는 도핑 마스크(15)를 구비한다. 도면에서는 실리콘층(10)의 드리프트 영역(13)만을 볼수 있다. 본 실시예에 있어서, 마스크(15)는 두 개의 영역, 예를 들어, 라인(17)의 왼쪽에 있는 영역과 라인(17)의 오른쪽에 있는 영역을 포함한다. 라인(17)의 왼쪽에 있는 영역은 평균 도핑 농도가 최대 도핑 농도의 50% 미만이고, 라인(17)의 오른쪽에 있는 영역은 평균 도핑 농도가 최대 도핑 농도의 50%초과이다. 마스크의 제 1 영역은 개구부(16)를 포함한다. 개구부(16)는 최소한 크기가 동일하며, 왼쪽에서 오른쪽으로 갈수록 상호간의 간격이 감소하도록 배열된다. 개구부(16)가 이용되는 공정에 있어서 최소 치수를 갖도록 함이 바람직하며, 이로 인해 가능한한 원하는 개구부의 밀도를 선택하는 것이 가능해진다. 개구부(16)간의 피치는 왼쪽에서 오른쪽으로 갈수록 감소하며, 백 게이트 영역(5)에 인접한 곳에서는 대략 10㎛정도이고, 라인(17)에 인접한 곳에서는 대략 1.5㎛정도이다. 보다 높은 도핑 농도를 갖는 제 2 영역, 예를 들어 라인(17)의 오른쪽 영역에 있어서, 마스크가 개구부(18)에 제공된다. 개구부(18)는 왼쪽에서 오른쪽으로 직경이 증가하고, 서로간은 고정된 폭을 갖는 마스크의 간삽 부분에 의해 분리된다. 이때, 고정된 폭은 예를 들어 공정에 있어서 가능한 최소 치수이다. 이러한 마스크 부분의 너비는, 예를 들어 1.5㎛이다. 개구부(18)의 치수는 라인(17)에서부터 예를 들어 1.5㎛, 2㎛, 3㎛등과 같이 커진다.
실리콘층(1)은 마스크(15)의 개구부(16,18)를 통해 n형 도펀트(dopant), 예를 들어 P이온으로 도핑된다. 이때 P이온은 이온 주입에 의해 층(1)에 제공된다. 이온 주입량은, 예를 들어 1*1013 및 2*1013 P이온/㎠ 사이에서 선택된다. 실리콘 층(1)의 두께가 대략 0.3㎛가 되면, 3.5 및 7*1017사이의 이온 농도를 제공하고, 이에 따라, 산화층으로의 도펀트 손실은 무시해도 된다. P이온 대신에 As 이온을 이용해도 된다. 그러나, P가 확산성이 더 높기 때문에 P가 바람직하다. 도 3에는 기둥 높이를 형성하는데 있어서 이온 주입 단계후의 도핑 농도가 도시된다. 도면에서 수평축은 실리콘층에 있어서의 위치(㎛)를 나타낸다.
마스크(15)는 이온 주입후에 제거되며, 장치는 오랜 기간의 확산 과정, 예를 들어 1100℃에서 36시간동안 확산 과정을 거친다. 도핑 농도에 있어서 국부 피크는 적어도 확산 공정에 의해 평탄하게 되고, 도 4에 도시된바와 같이 실제적으로 선형 도핑 프로파일이 얻어진다. 실험을 비교해보면, 서로 다른 직경 및 고정된 피치의 개구부를 포함한 마스크를 갖는 종래의 방법에 의해 제조된 방법보다 본 발명의 방법에 의한 프로파일이 매우 평탄하다.
드리프트 영역이 제조된 후에, 장치는, 백 게이트 영역, 소스 및 드레인 영역, 게이트를 갖는 게이트 산화, 산화층(10) 및 금속 콘택을 만들기 위해 원래 알려진 한단계 과정이 더 필요하다. 이러한 공정에 대한 보다 자세한 설명은 US-A 5,300,448을 참조하면 된다.
도핑 프로파일이 비교적 평탄해지면, 드리프트 영역에서의 전계 강도는 비교적 약해지고, 충돌 이온화의 정도가 현저하게 줄어들며, 따라서, 트랜지스터의 강도가 개선된다. 이러한 장점은 트랜지스터와는 다른, 예를 들어 다이오드 또는 LIGBT보다 고 전압의 요소에서 얻어질 수 있음이 명백하다.
본 명세서에서 설명된 실시예에 있어서, 트랜지스터는 선형 도핑 프로파일이 요구되는 SOI 기법(절연체상의 실리콘)에 의해 구성된다. 트랜지스터가 단결정 실리콘 기판의 표면에서 제공되고, 드리프트 영역이 컷-오프(cut-off) pn 접합에 의해 기판과 전기적으로 절연된 다른 실시예에 있어서, 도핑 프로파일은 거리 제곱근에 따라 농도가 증가되는 것이 요구된다. 그러한 도핑 프로파일은 본 발명에 따른 방법을 사용함에 의해 얻어지는 것이 바람직하다. 본 발명은 상술한 실시예에 의해 한정되지 않으며, 본 발명의 범주내에서 당업자라면 많은 다양한 변형이 있을 수 있음을 명백하게 알 수 있을 것이다. 상술한 바와 같이 예시적인 도전성 타입이 바뀔 수 있다. 다른 유전체층, 예를 들어 산화층 대신에 다른 물질의 실리콘층을 사용할 수 있다. 실리콘 대신에 SiC의 반도체 본체가 사용될 수 있다.

Claims (6)

  1. 반도체 디바이스의 제조 방법에 있어서,
    반도체 본체의 표면 위에 제공되는 마스크 내의 개구부를 통해 상기 반도체 본체에 도핑이 제공되고, 그 위에서 확산 공정이 수행되어, 상기 반도체 본체의 도핑 농도가 상기 표면에 대한 수평 방향에서의 원하는 도핑 프로파일에 따라 상승하며,
    상기 도핑 프로파일을 획득하기 위해 소정의 마스크가 사용되는데, 상기 마스크의 개구부들 간의 피치는 상기 도핑 프로파일 부분 내에서 상기 수평 방향으로 점점 작아지고,
    상기 개구부들의 일부분은 실질적으로 동일한 폭을 가지며, 상기 개구부들의 다른 부분은 상이한 폭을 갖는 것을 특징으로 하는
    반도체 디바이스의 제조 방법.
  2. 제 1 항에 있어서,
    일 측에서의 최소 도핑 농도와 반대쪽인 제 2 측에서의 최대 도핑 농도 사이에서 점차적으로 변화하는 도핑 프로파일이 형성되고, 이를 위해 도핑 마스크가 사용되는데, 도핑 마스크의 제 1 부분 영역은 도핑 농도가 최대값과 최소값간의 차의 절반 미만인 도핑 프로파일의 일부분에 대응하며, 상기 도핑 마스크의 제 1 부분 영역 내의 적어도 개구부들은 상기 도핑 프로파일의 방향에서 볼 때 적어도 실질적으로 동일한 폭을 가지며 서로 가변적인 거리에 위치하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  3. 제 2 항에 있어서,
    상기 마스크는 서로 인접하게 위치하며 서로 다른 폭의 개구부들을 갖는 제 2 부분을 더 포함하되, 서로 인접하게 위치한 개구부들은 적어도 실질적으로 동일한 폭의 마스크 물질 부분에 의해 분리되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  4. 제 1 항 내지 제 3 항중 어느 한 항에 있어서,
    상기 도핑 프로파일은 고 전압 전계 효과 트랜지스터의 드리프트 영역에 제공되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  5. 제 4 항에 있어서,
    상기 트랜지스터는, 소스 영역, 드레인 영역, 제 1 도전형 드리프트 영역, 및 상기 소스 영역과 상기 드리프트 영역 사이에 위치한 제 1 도전형과 반대인 제 2 도전형 백 게이트 영역을 포함한 레터럴 DMOS 형이고, 상기 드리프트 영역의 도핑 농도는 상기 소스 영역으로부터 상기 드레인 영역 방향으로 증가하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  6. 제 5 항에 있어서,
    상기 반도체 본체는 전기적으로 절연인 물질의 기판 상에 제공되는 실리콘 층에 의해 형성되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
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