KR100577557B1 - 반도체소자의 금속배선 및 그 제조방법 - Google Patents

반도체소자의 금속배선 및 그 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 금속배선 및 그 제조방법을 개시한다. 이에 의하면, 콘택홀을 채우도록 절연막 상에 금속층을 적층하고 이를 고온 어닐링한 후 금속층을 캐핑층을 적층하고 연이어 인시튜 상태로 캐핑층을 질소 분위기로 어닐링한다. 따라서, 본 발명은 후속의 금속배선공정에서 현상액이 금속층으로 침투하는 것을 방지하여 금속배선의 브리지현상이나 부식현상을 방지한다. 또한, 사진 재작업(photo rework) 등의 여유도(margin)를 넓히기 위해 캐핑층의 두께를 증가하여도 후속의 패드 형성 때에 패드를 제대로 식각할 수 있다.

Description

반도체소자의 금속배선 및 그 제조방법{Metal Line for semiconductor devices and method for manufacturing the same}
도 1 내지 도 3은 종래 기술에 의한 반도체소자의 금속배선 제조방법을 나타낸 수직 단면도.
도 4는 본 발명에 의한 반도체소자의 금속배선을 나타낸 수직 단면도.
도 5 내지 도 8은 본 발명에 의한 반도체소자의 금속배선 제조방법을 나타낸 수직 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 반도체기판 3: 콘택홀 5: 절연막
7: 금속층 9: 캐핑층(capping layer)
19: 캐핑층 19a: TiAℓ3층 19b: TiN층
본 발명은 반도체소자의 금속배선 및 그 제조방법에 관한 것으로, 더욱 상세하게는 금속배선 상의 캐핑층의 두께를 증가시키지 않고도 포토 재작업의 여유도를 충분히 넓혀 금속배선 재질의 패드 형성 불량을 방지하도록 한 반도체소자의 금속배선 및 그 제조방법에 관한 것이다.
일반적으로, 반도체소자의 집적도가 높아짐에 따라 반도체소자의 사이즈가 감소하고 콘택홀의 사이즈 또한 감소한다. 금속배선, 예를 들어 알루미늄 배선의 형성공정에서는 콘택홀 사이즈의 감소에 따라 콘택홀의 단차가 증가하고 그 콘택홀에 알루미늄의 금속층을 완전히 채우는 것이 점차 어려워진다. 이렇게 될 경우, 콘택저항이 증가하거나, 콘택이 제대로 이루어지지 않거나 심한 경우, 콘택이 완전히 이루어지지 않는 경우도 발생한다.
그래서, 종래에는 콘택홀이 형성된 반도체기판의 절연막 상에 알루미늄층을 적층하고 이를 리플로우(reflow) 공정으로 처리하여 콘택홀에 금속층을 완전히 채워 이러한 어려움을 극복하고 있다.
그러나, 이러한 리플로우 공정은 고온에서 알루미늄 입자의 이동(migration)을 야기하여 알루미늄 입자의 성장과정 중에 입자 경계에서 토폴로지(topology)를 악화시키는 단점을 갖고 있다. 이러한 특정 지점에서의 입자의 꺼짐 등과 같은 불량은 후속의 금속배선의 패턴 형성공정에서 현상액과 반응하여 금속층의 선택적 식각 때에 금속층이 식각되지 않고 이웃한 금속배선간의 연결, 즉 금속배선의 브리지(bridge) 현상을 유발하거나 금속배선의 부식(corrosion)을 유발한다. 따라서, 반도체소자의 양품 수율 저하와 신뢰성 저하가 야기된다.
이러한 불량을 개선하기 위해 새로운 방법이 시도되었다. 즉, 종래에는 도 1에 도시된 바와 같이, 반도체기판(1)의 표면 상에 콘택홀(3)을 갖는 절연막(5)을 형성하고 나서 콘택홀(3)을 거쳐 반도체기판(1)의 정해진 콘택영역에 콘택되도록 알루미늄 재질의 금속층(7)을 절연막(5) 상에 적층하고 이를 고온에서 리플로우(reflow) 공정으로 처리하여 콘택홀(3)을 금속층(7)으로 완전히 채운다. 여기서, 콘택홀(3)은 반도체기판(1)의 확산층(도시 안됨)을 노출시키거나 반도체기판(1) 상의 층간절연막에 형성된 금속 클래드를 노출시키기 위한 것이다.
그 다음에 도 2에 도시된 바와 같이, 후속의 금속배선의 형성 때에 금속층(7)의 난반사를 방지하기 위해 금속층(7) 상에 캐핑층(capping layer)(9), 예를 들어 250-350Å의 두께를 갖는 하부의 Ti층(9a)과 250-350Å의 두께를 갖는 상층의 TiN층(9b)으로 이루어진 캐핑층을 적층한다. 설명의 편의상 도면에서는 캐핑층(9)이 Ti층(9a)과 TiN층(9b)으로 이루어진 적층구조 만을 나타나 있으나, 250-350Å의 두께를 갖는 Ti층만으로 이루어져도 무방하다.
마지막으로, 도 3에 도시된 바와 같이, 사진식각공정을 이용하여 원하는 영역의 캐핑층(9) 상에 금속배선의 패턴에 해당하는 감광막(도시 안됨)의 패턴을 형성하고 이를 마스크층으로 이용하여 캐핑층(9)과 금속층(7)을 절연막(5)이 노출될 때까지 식각하여 금속배선을 완성한다.
그런데, 종래에는 반도체기판(1)의 절연막(5) 상에 금속층(7)인 알루미늄층 을 적층하고 이를 리플로우(reflow) 공정으로 처리한 후에 캐핑층(9)을 적층함으로써 후속의 금속배선 형성 때에 어느 정도 금속층(7)의 난반사를 방지할 수 있으나, TiN층(9b)이 컬럼 구조(columnar structure)인 관계로 현상액이나 염소(Cℓ)기가 TiN층을 침투하여 입계(grain boundary)의 꺼진 지점에서 알루미늄과 반응한다. 이로 말미암아, 그 지점에 원치 않는 화합물이 형성되고 이는 식각 때에 제대로 식각되지 않아 금속층의 브리지현상을 야기한다.
또한, 사진 재작업(photo rework) 등의 여유도(margin)를 넓히기 위해서는 캐핑층(9)의 두께 증가를 필요로 하는데, 이는 후속의 패드 형성 때에 패드를 제대로 식각하지 못하는 역할을 한다.
따라서, 본 발명의 목적은 캐핑층의 두께를 증가시키지 않고도 포토 재작업의 여유도를 충분히 넓히도록 한 반도체소자의 금속배선 및 그 제조방법을 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자의 금속배선은
도전층으로 이루어진 콘택 영역을 갖는 반도체기판;
상기 반도체기판 상에서 상기 콘택 영역을 선택적으로 노출시키는 콘택홀이 형성된 절연막;
상기 콘택 영역의 상부에서 상기 콘택홀을 통해 전기적으로 콘택되고, 알루미늄 성분이 함유되도록 형성된 금속층; 그리고
상기 금속층 상에서 패터닝 되는 포토레지스트의 패터닝 시 사용되는 현상액이 상기 금속층으로 침투되는 것을 방지하기 위해 상기 금속층 상에서 적층된 하층의 TiAℓ3층과 상층의 TiNx층으로 이루어진 캐핑층을 포함함을 특징으로 한다.
(삭제)
또한, 이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자의 금속배선 제조방법은
콘택 영역을 갖는 반도체기판 상에 상기 콘택 영역을 노출시킨 콘택홀을 갖는 절연막을 형성하는 단계;
상기 콘택 영역에 콘택하도록 상기 절연막 상에 알루미늄 성분이 함유된 금속층을 적층한 후 상기 콘택홀에 상기 금속층을 채우기 위해 상기 금속층을 고온에서 어닐링하는 단계;
상기 금속층 상에 Ti 및 TiN으로 이루어진 캐핑층을 적층하고, 연이어 현상액의 침투를 방지하도록 하기 위해 상기 캐핑층을 인시튜 상태로 질소 분위기에서 어닐링하여 상기 금속층의 상기 알루미늄 성분이 확산되어 하층의 TiAℓ3층과 상층의 TiNx층으로 이루어진 캐핑층을 형성하는 단계; 그리고
상기 어닐링된 캐핑층과 상기 금속층을 금속배선의 패턴으로 형성하는 단계를 포함함을 특징으로 한다.
바람직하게는 상기 캐핑층을 400℃의 온도에서 2분간 질소 분위기에서 어닐링한다. 상기 캐핑층을 TiN/Ti의 적층구조 그리고 TiN의 단독구조 중 어느 하나로 이루어질 수 있다.
따라서, 본 발명은 금속층 상에 캐핑층을 적층하고 연이어 인시튜 상태로 캐 핑층을 질소 분위기로 어닐링함으로써 후속의 금속배선공정에서 현상액이 금속층으로 침투하는 것을 방지하여 금속배선의 브리지현상이나 부식현상을 방지한다.
이하, 본 발명에 의한 반도체소자의 금속배선 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 부분에는 동일한 부호를 부여하도록 한다.
도 4는 본 발명에 의한 반도체소자의 금속배선을 나타낸 수직 단면도이다.
도 4에 도시된 바와 같이, 반도체기판(1)의 표면 상에 콘택홀(3)을 갖는 절연막(5)이 형성되고, 콘택홀(3)을 거쳐 반도체기판(1)의 정해진 콘택영역에 콘택되도록 절연막(5) 상에 알루미늄 재질의 금속층(7)이 금속배선의 패턴으로 형성되고, 금속층(7) 상에 캐핑층(19)이 금속층(7)과 동일 패턴으로 형성된다.
여기서, 캐핑층(19)이 하부의 TiAℓ3층(19a)과 상층의 TiN층(19b)으로 이루어진다. TiN층(19b)은 TiNx의 구조로 이루어진다.
이와 같이 구성되는 본 발명의 금속배선 구조에서는 캐핑층(19)이 하부의 TiAℓ3층(19a)과 상층의 TiN층(19b)으로 이루어지되, TiN층(19b)이 질소(N2) 원자와의 반응으로 컬럼구조를 갖지 않게 되므로 확산통로가 없어진다.
따라서, 후속의 사진식각공정에서 현상액이 캐핑층(19)에 의해 금속층(7)으로 침투할 수 없게 되므로 금속층(7)의 브리지 현상이나 부식현상이 방지된다.
이와 같이 구성되는 반도체소자의 금속배선 제조방법을 도 5 내지 도 8을 참조하여 설명하기로 한다.
도 5 내지 도 8은 본 발명에 의한 반도체소자의 금속배선 제조방법을 나타낸 단면 공정도이다.
도 5에 도시된 바와 같이, 먼저, 반도체기판(1)의 표면 상에 콘택홀(3)을 갖는 절연막(5)을 형성하고 나서 콘택홀(3)을 거쳐 반도체기판(1)의 정해진 콘택영역에 콘택되도록 알루미늄 재질의 금속층(7)을 절연막(5) 상에 적층한다.
이어서, 콘택홀(3)이 종횡비(aspect ratio)가 1.0 이상인 경우, 금속층(7)이 콘택홀(3) 내에 완전히 채우기가 어려우므로 금속층(7)을 고온에서 리플로우(reflow) 공정으로 처리하여 콘택홀(3)을 금속층(7)으로 완전히 채운다. 여기서, 콘택홀(3)은 반도체기판(1)의 확산층(도시 안됨)을 노출시키거나 반도체기판(1) 상의 층간절연막에 형성된 금속 클래드를 노출시키기 위한 것이다.
그 다음에 도 6에 도시된 바와 같이, 후속의 금속배선의 형성 때에 금속층(7)의 난반사를 방지하기 위해 금속층(7) 상에 캐핑층(9), 예를 들어 250-350Å의 두께를 갖는 하부의 Ti층(9a)과 250-350Å의 두께를 갖는 상층의 TiN층(9b)으로 이루어진 캐핑층을 적층한다. 설명의 편의상 도면에서는 캐핑층(9)이 Ti층(9a)과 TiN층(9b)으로 이루어진 적층구조로 나타나 있으나, 250-350Å의 두께를 갖는 TiN층능으로 이루어진 단층구조로 이루어져도 무방하다.
계속하여, 도 7에 도시된 바와 같이, 캐핑층(9)을 적층하고 나서 연이어 인시튜(in-situ) 상태로 어닐링하여 캐핑층(19)을 형성한다. 이를 좀 더 상세히 언급하면, 캐핑층(9)을 적층하고 나서 연이어 인시튜 상태로 400-450℃의 온도에서 2분간 질소 분위기에서 어닐링한다.
이때, Ti층(9a)이 알루미늄 재질의 금속층(7)의 표면과 반응하여 TiAℓ3층(19a)을 형성하고, TiN층(9b)이 질소 원자와의 반응으로 격자가 미세하게 된 TiNx층(19b)을 형성하므로 캐핑층(19)은 TiAℓ3층(19a)과 TiNx층(19b)으로 이루어진다.
또한, 사진 재작업(photo rework) 등의 여유도(margin)를 넓히기 위해서는 캐핑층(9)의 두께 증가를 필요로 하는데, 이는 후속의 패드 형성 때에 패드를 제대로 식각하지 못하는 역할을 한다.
TiNx층(19b)이 컬럼구조를 갖지 않게 되므로 확산통로가 없어진다. 이는 후속의 금속배선 패턴 형성 때에 현상액의 침투를 방지하여 금속배선의 브리지현상이나 부식을 방지한다.
도 8에 도시된 바와 같이, 마지막으로, 사진식각공정을 이용하여 원하는 영역의 캐핑층(19) 상에 금속배선의 패턴에 해당하는 감광막(도시 안됨)의 패턴을 형성하고 이를 마스크층으로 이용하여 캐핑층(19)과 금속층(7)을 절연막(5)이 노출될 때까지 식각하여 금속배선을 완성한다.
이상에서 살펴본 바와 같이, 본 발명에 의한 반도체소자의 금속배선 및 그 제조방법은 콘택홀을 채우도록 절연막 상에 금속층을 적층하고 이를 고온 어닐링한 후 금속층을 캐핑층을 적층하고 연이어 인시튜 상태로 캐핑층을 질소 분위기로 어 닐링한다.
따라서, 본 발명은 후속의 금속배선공정에서 현상액이 금속층으로 침투하는 것을 방지하여 금속배선의 브리지현상이나 부식현상을 방지한다. 또한, 사진 재작업(photo rework) 등의 여유도(margin)를 넓히기 위해 캐핑층의 두께를 증가하여도 후속의 패드 형성 때에 패드를 제대로 식각할 수 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (6)

  1. 도전층으로 이루어진 콘택 영역을 갖는 반도체기판;
    상기 반도체기판 상에서 상기 콘택 영역을 선택적으로 노출시키는 콘택홀이 형성된 절연막;
    상기 콘택 영역의 상부에서 상기 콘택홀을 통해 전기적으로 콘택되고, 알루미늄 성분이 함유되어 형성된 금속층; 그리고
    상기 금속층 상에서 패터닝 되는 포토레지스트의 패터닝 시 사용되는 현상액이 상기 금속층으로 침투되는 것을 방지하기 위해 상기 금속층 상에서 적층된 하층의 TiAℓ3층과 상층의 TiNx층으로 이루어진 캐핑층을 포함하는 반도체소자의 금속배선.
  2. (삭제)
  3. 콘택 영역을 갖는 반도체기판 상에 상기 콘택 영역을 노출시킨 콘택홀을 갖는 절연막을 형성하는 단계;
    상기 콘택 영역에 콘택하도록 상기 절연막 상에 알루미늄 성분이 함유된 금속층을 적층한 후 상기 콘택홀에 상기 금속층을 채우기 위해 상기 금속층을 고온에서 어닐링하는 단계;
    상기 금속층 상에 Ti 및 TiN으로 이루어진 캐핑층을 적층하고, 연이어 현상액의 침투를 방지하도록 하기 위해 상기 캐핑층을 인시튜 상태로 질소 분위기에서 어닐링하여 상기 금속층의 상기 알루미늄 성분이 확산되어 하층의 TiAℓ3층과 상층의 TiNx층으로 이루어진 캐핑층을 형성하는 단계; 그리고
    상기 어닐링된 캐핑층과 상기 금속층을 금속배선의 패턴으로 형성하는 단계를 포함하는 반도체소자의 금속배선 제조방법.
  4. (삭제).
  5. 제 3 항에 있어서, 상기 캐핑층을 400-450℃의 온도에서 2분간 질소 분위기에서 어닐링하는 것을 특징으로 하는 반도체소자의 금속배선 제조방법.
  6. (삭제)
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