KR100577014B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 비휘발성 메모리 소자의 플로팅 게이트를 거칠기가 심한 박막 형태로 실리콘 기판 위에 형성시킨 후 박막과 실리콘 계면을 이온 정지점으로 하는 산소 이온주입을 통하여 실행하고 난 다음 열처리로 도트 사이의 절연과 터널링 산화막을 형성시키는 반도체 소자의 제조 방법을 제공하는 것이다. 반도체 소자의 제조 방법은 소정의 하부구조가 형성된 실리콘 기판 상에 거칠기가 심한 실리콘 게르마늄 층을 형성하는 단계와, 실리콘 기판과 실리콘 게르마늄 층 사이의 계면을 이온 정지점으로 이온을 주입하는 단계와, 실리콘 게르마늄 층을 열처리를 수행하여 실리콘 게르마늄 도트(dot)층으로 변환시킴과 동시에 터널링 산화막을 형성하는 단계와, 터널링 산화막 상에 조절 산화막 및 조절 게이트 층을 순차적으로 형성하는 단계와, 조절 게이트 층, 조절 산화막 및 실리콘 게르마늄 도트(dot)층을 패터닝하는 단계를 포함한다.
실리콘 게르마늄 층, 실리콘 게르마늄 도트층, 터널링 산화막, 이온 정지점
Description
도 1a 및 도 1e는 본 발명의 바람직한 실시예에 반도체 소자의 제조 방법을 도시한 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
100 : 실리콘 기판 102 : 실리콘 게르마늄 층
110 : 터널링 산화막 112 : 실리콘 게르마늄 도트층
120 : 조절 산화막 122 : 조절 게이트
본 발명은 비휘발성 반도체 메모리 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, 이중 게이트 중 플로팅 게이트(floating gate)를 도트(dot) 형태로 형성시키는 방법에 있어서 터널링 산화막(tunneling oxide)을 도트 형태로 증착한 후 형성시키는 반도체 소자의 제조방법에 관한 것이다.
종래에는 플로팅 게이트를 박막으로 형성하여 플로팅 게이트에 전자를 모아놓기 위해서는 높은 전력이 요구되며, 터널링 산화막의 한곳이라도 불량이 발생하면 플로팅 게이트에 저장되었던 전자가 모두 빠져나가 소자의 신뢰성(reliablity)이 떨어지게 된다. 이에 플로팅 게이트로 도트를 터널링 산화막 위에 형성시키는 방법이 있었다.
하지만, 이렇게 도트를 터널링 산화막 위에 형성시키는 방법은 도트와 도트 사이의 절연이 불확실하며 추후에 산화(oxidation) 처리를 실행하면, 터널링 산화막의 두께가 증가하는 단점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 주목적은 비휘발성 메모리 소자의 플로팅 게이트를 거칠기가 심한 박막 형태로 실리콘 기판 위에 형성시킨 후 박막과 실리콘 계면을 이온 정지점으로 하는 산소 이온주입을 통하여 실행하고 난 다음 열처리로 도트 사이의 절연과 터널링 산화막을 형성시키는 반도체 소자의 제조 방법을 제공하는 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 소정의 하부구조가 형성된 실리콘 기판 상에 거칠기가 심한 실리콘 게르마늄 층을 형성하는 단계와, 상기 실리콘 기판과 상기 실리콘 게르마늄 층 사이의 계면을 이온 정지점으로 이온을 주입하 는 단계와, 상기 실리콘 게르마늄 층을 열처리를 수행하여 실리콘 게르마늄 도트(dot)층으로 변환시킴과 동시에 터널링 산화막을 형성하는 단계와, 상기 터널링 산화막 상에 조절 산화막 및 조절 게이트 층을 순차적으로 형성하는 단계와, 상기 조절 게이트 층, 상기 조절 산화막 및 상기 실리콘 게르마늄 도트(dot)층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법을 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도 1a 내지 도 1e는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면도들이다.
먼저, 도 1a에 도시된 바와 같이, 소정의 하부구조가 형성된 실리콘 기판(100) 상에 거칠기가 심한 실리콘 게르마늄 층(102)을 형성한다. 본 발명의 바람직한 실시예에 따르면, 거칠기가 심한 실리콘 게르마늄 층(102)은 화학 기상 증착법(chemical mechanical deposition; CVD) 방법을 이용하여 대략 800~1000 ℃ 정도에서 형성한다.
그리고 나서, 도 1b에 도시된 바와 같이, 거칠기가 심한 실리콘 게르마늄 층(102)과 실리콘 기판(100) 사이의 계면을 이온 정지점(Rp)으로 하는 산소(O2) 이 온주입을 통하여 실행한다.
이어서, 도 1c에 도시된 바와 같이, 거칠기가 심한 실리콘 게르마늄 층(102)을 열처리하여 실리콘 게르마늄 층(102)을 실리콘 게르마늄 도트(dot)층(112)으로 변환시킴과 동시에 터널링 산화막(110)을 형성한다. 실리콘 게르마늄 도트층(112)은 급속 열 CVD 방법을 이용하여 증착할 수 있다. 그리고, 실리콘 게르마늄 도트층(112)의 형성시 게르마늄의 농도를 대략 50~60%로 맞추는 것이 바람직하다.
본 발명의 바람직한 실시예에 따르면, 플로팅 게이트용 박막을 터널링 산화막(110)을 형성하기 전에 형성할 수도 있다. 또한, 플로팅 게이트용 박막은 높은 유전 상수를 갖는 Ta2O5, HfO2, ZrO2 등을 터널링 산화막(110)으로 형성할 수 있다. 또한, 플로팅 게이트 산화막을 형성하기 전에 Ta, Hf 및 Zr 등으로 이루어진 메탈층을 증착할 수 있다.
다음 단계로, 도 1d에 도시된 바와 같이, 터널링 산화막(110) 상에 조절 산화막(120) 및 조절 게이트 층(122)를 순차적으로 형성한다.
그리고, 도 1e에 도시된 바와 같이, 조절 게이트 층(122), 조절 산화막(120) 및 실리콘 게르마늄 도트층(112)을 포토 리소그라피 및 식각 공정을 이용하여 순차적으로 패터닝한다. 따라서, 도트 플로팅 게이트, 패터닝된 조절 산화막 및 조절 게이트를 구비하는 이중 게이트를 형성하게 된다.
또한, 본 발명의 바람직한 다른 실시예에 따르면, 터널링 산화막을 형성하기 전 실리콘 기판 위에 Hf 또는 Zr을 증착하고 플로팅 게이트로 실리콘 또는 실리콘 게르마늄을 거칠기가 심한 박막으로 형성한 후, 산소 이온주입을 한 후, 열처리로 터널링 산화막을 높은 유전 상수를 갖는 HfO2 또는 ZrO2로 형성시킨 다음, 조절 산화막으로 실리콘 산화막 대신 높은 유전 상수를 갖는 Ta2O5, HfO2, ZrO
2 등의 산화막으로 형성할 수 있다.
상기한 바와 같이 본 발명은 산소 이온주입시 거칠기가 심한 실리콘 게르마늄 박막은 비정질화 되고 후속 열처리를 통하여 그레인 경계의 산화로 도트 형태로 플로팅 게이트를 형성되며, 터널링 산화막이 이온 주입시킨 산소의 실리콘 기판과의 반응으로 신뢰성 있게 형성되어 소자의 신뢰성이 향상되는 효과가 있다.
또한, 본 발명은 도트당 전자 3~4개로 메모리 상태의 변화가 가능하여 저전력 소자 특성을 구현할 수 있는 장점을 갖는다.
Claims (8)
- 소정의 하부구조가 형성된 실리콘 기판상에 메탈층을 형성하는 단계;상기 메탈층 상에 거칠기가 심한 실리콘 게르마늄층을 형성하는 단계;상기 실리콘 기판과 상기 실리콘 게르마늄 층 사이의 계면 부분을 이온 정지점으로 산소 이온을 주입하는 단계;상기 실리콘 게르마늄 층을 열처리를 수행하여 실리콘 게르마늄 도트(dot)층으로 변환시킴과 동시에 상기 메탈층의 산화물을 포함하여 높은 유전상수를 갖는 터널링 산화막을 형성하는 단계;상기 높은 유전상수를 갖는 터널링 산화막 상에 조절 산화막 및 조절 게이트 층을 순차적으로 형성하는 단계; 및상기 조절 게이트 층, 상기 조절 산화막 및 상기 실리콘 게르마늄 도트(dot)층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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- 제 1항에 있어서,상기 메탈층은 Ta, Hf, Zr을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 높은 유전 상수를 갖는 터널링 산화막은 Ta2O5, HfO2, ZrO2를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 삭제
- 제 1항에 있어서,상기 실리콘 게르마늄층을 도트층으로 변환하는 단계에서, 게르마늄의 농도를 50~60 %로 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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