KR100564606B1 - 연산 증폭기의 오프셋 제거 장치 - Google Patents

연산 증폭기의 오프셋 제거 장치 Download PDF

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Abstract

연산 증폭기의 오프셋 제거 장치가 개시된다. 본 발명에 의한 연산 증폭기의 오프셋 제거 장치는, 반전 단자에 연결되는 제1 저항 및 음의 궤환 루프를 형성하는 제2 저항을 구비하고, 제1 저항과 제2 저항의 저항 비율에 의해 결정되는 양의 고정 이득을 가지는 연산 증폭기의 오프셋 제거 장치에 있어서, 오프셋 제어부와 오프셋 조절부를 구비하는 것을 특징으로 한다. 오프셋 제어부는 오프셋 조절 제어 신호에 응답하여 연산 증폭기의 출력 전압으로부터 기준 전압을 발생하고, 기준 전압과 연산 증폭기의 입력 전압을 비교하고, 그 비교 결과에 따라 저항 변경 제어 신호를 출력한다. 오프셋 조절부는 제1 저항에 연결되고, 저항 변경 제어 신호에 응답하여 연산 증폭기의 양의 고정 이득을 변경시킨다. 본 발명에 의한 연산 증폭기의 오프셋 제거 장치는 연산 증폭기의 오프셋 전압을 제거하여 출력 전압의 오차를 감소시킬 수 있는 장점이 있다.

Description

연산 증폭기의 오프셋 제거 장치{Offset canceller of operational amplifier}
도 1a와 도 1b는 종래 기술에 따른 연산 증폭기들을 나타내는 도면이다.
도 2는 본 발명의 일실시예에 따른 오프셋 제거 장치와 연산 증폭기를 나타내는 도면이다.
도 3은 도 2에 도시된 오프셋 조절부를 상세히 나타내는 회로도이다.
도 4a는 도 2에 도시된 연산 증폭기의 오프셋 전압에 따라 변화되는 오프셋 제거 장치의 기준 전압을 나타내는 그래프이다.
도 4b는 도 2에 도시된 연산 증폭기의 오프셋 전압에 따라 변화되는 연산 증폭기의 출력 전압을 나타내는 그래프이다.
도 5는 본 발명의 다른 실시예에 따른 오프셋 제거 장치와 연산 증폭기를 나타내는 도면이다.
도 6a는 도 5에 도시된 연산 증폭기의 오프셋 전압에 따라 변화되는 오프셋 제거 장치의 기준 전압을 나타내는 그래프이다.
도 6b는 도 5에 도시된 연산 증폭기의 오프셋 전압에 따라 변화되는 연산 증폭기의 출력 전압을 나타내는 그래프이다.
도 7은 본 발명의 또 다른 실시예에 따른 오프셋 제거 장치와 연산 증폭기를 나타내는 도면이다.
도 8은 도 7에 도시된 전압 비교기를 상세히 나타내는 회로도이다.
도 9는 도 8에 도시된 전압 비교기의 제1 내지 제3 스위칭부들의 동작에 의한 입출력 신호들을 나타내는 그래프이다.
도 10a는 도 7에 도시된 전압 비교기의 오프셋 전압에 따라 변화되는 오프셋 제거 장치의 기준 전압을 나타내는 그래프이다.
도 10b는 도 7에 도시된 전압 비교기의 오프셋 전압에 따라 변화되는 연산 증폭기의 출력 전압을 나타내는 그래프이다.
도 11은 본 발명의 또 다른 실시예에 따른 오프셋 제거 장치와 연산 증폭기를 나타내는 도면이다.
본 발명은 연산 증폭기에 관한 것으로서, 특히, 연산 증폭기의 오프셋(offset) 전압 제어에 관한 것이다.
일반적으로 연산 증폭기(operational amplifier)는 제조 공정의 조건에 따라 그 이득과 오프셋 전압이 달라진다. 따라서 연산 증폭기는 오픈 루프로 사용되지 않고, 저항에 의해 음의 궤환 루프를 형성하여 사용된다.
도 1a와 도 1b는 종래 기술에 따른 연산 증폭기들을 나타내는 도면으로서, 도 1a는 양의 고정 이득(positive fixed gain)을 가지는 연산 증폭기를 나타내고, 도 1b는 음의 고정 이득(negative fixed gain)을 가지는 연산 증폭기를 나타낸다.
먼저, 도 1a를 참고하면, 연산 증폭기(11)는 저항들(R1, R2)의 저항 비율에 의해 양의 고정 이득이 결정된다. 상기 연산 증폭기(11)는 입력 전압(Vin1)을 상기 양의 고정 이득만큼 증폭시켜 출력 전압(Vin1)을 출력한다. 여기에서, 상기 출력 전압(Vout1)의 크기는 상기 입력 전압(Vin1)에 상기 양의 고정 이득을 곱한 것과 같다. 다음으로, 도 1b를 참고하면, 연산 증폭기(12)는 저항들(R1, R2)의 저항 비율에 의해 음의 고정 이득이 결정된다. 상기 연산 증폭기(12)는 입력 전압(Vin2)을 상기 음의 고정 이득만큼 증폭시켜 출력 전압(Vout2)을 출력한다. 여기에서, 상기 출력 전압(Vout2)의 크기는 상기 입력 전압(Vin2)에 상기 음의 고정 이득을 곱한 것과 같다. 여기에서, 상기 연산 증폭기들(11, 12)의 상기 출력 전압들(Vout1, Vout2)은 다음의 수학식으로 정리될 수 있다.
Figure 112004003632169-pat00001
그러나 종래 기술에 따른 상기 연산 증폭기들(11, 12)은 상기 저항들(R1, R2)의 저항 비율이 정확하게 설정된다고 하더라도, 실질적으로 상기 연산 증폭기들(11, 12)이 각각 입력 오프셋 전압(Voff)을 갖기 때문에, 아래의 [수학식 2]에 표시된 것과 같이 상기 연산 증폭기들(11, 12)로부터 출력되는 상기 출력 전압들(Vout1, Vout2)은 상기 입력 오프셋 전압(Voff)에 따른 오차를 포함한다.
Figure 112004003632169-pat00002
상기 [수학식 2]에서 참조되는 것과 같이, 종래 기술에 따른 상기 연산 증폭기들(11, 12)로부터 출력되는 상기 출력 전압들(Vout1, Vout2) 각각은 상기 입력 오프셋 전압(Voff)과 이득의 곱만큼의 오차를 포함한다. 일반적으로, 상기 입력 오프셋 전압(Voff)은 30mV 이하이지만, 상기 연산 증폭기들(11, 12)로부터 출력될 때에는 상기 입력 오프셋 전압(Voff)이 이득만큼 증폭된다. 따라서 큰 이득을 가지는 연산 증폭기의 경우, 상기 연산 증폭기의 입력 오프셋 전압(Voff)이 출력 전압에 심각한 영향을 주는 문제점이 있다.
본 발명이 이루고자하는 기술적 과제는, 연산 증폭기의 오프셋 전압을 제거하여 출력 전압의 오차를 감소시키는 연산 증폭기의 오프셋 제거 장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 연산 증폭기의 오프셋 제거 장치는, 반전 단자에 연결되는 제1 저항 및 음의 궤환 루프를 형성하는 제2 저항을 구비하고, 제1 저항과 제2 저항의 저항 비율에 의해 결정되는 양의 고정 이득을 가지는 연산 증폭기의 오프셋 제거 장치에 있어서, 오프셋 제어부(offset control unit)와 오프셋 조절부(offset adjustment unint)를 구비하 는 것을 특징으로 한다. 오프셋 제어부는 오프셋 조절 제어 신호에 응답하여 연산 증폭기의 출력 전압으로부터 기준 전압을 발생하고, 기준 전압과 연산 증폭기의 입력 전압을 비교하고, 그 비교 결과에 따라 저항 변경 제어 신호를 출력한다. 오프셋 조절부는 제1 저항에 연결되고, 저항 변경 제어 신호에 응답하여 연산 증폭기의 양의 고정 이득을 변경시킨다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 연산 증폭기의 오프셋 제거 장치는, 반전 단자에 연결되는 제1 저항 및 음의 궤환 루프를 형성하는 제2 저항을 구비하고, 제1 저항과 제2 저항의 저항 비율에 의해 결정되는 음의 고정 이득을 가지는 연산 증폭기의 오프셋 제거 장치에 있어서, 오프셋 제어부와 오프셋 조절부를 구비하는 것을 특징으로 한다. 오프셋 제어부는 오프셋 조절 제어 신호에 응답하여 연산 증폭기의 출력 전압으로부터 기준 전압을 발생하고, 기준 전압과 연산 증폭기의 입력 전압을 비교하고, 그 비교 결과에 따라 저항 변경 제어 신호를 출력한다. 오프셋 조절부는 제1 저항에 직렬 연결되고, 저항 변경 제어 신호에 응답하여 상기 연산 증폭기의 상기 음의 고정 이득을 변경시킨다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일실시예에 따른 오프셋 제거 장치(200)와 연산 증폭기(101)를 나타내는 도면으로서, 상기 연산 증폭기(101)는 양의 고정 이득(positive fixed gain)을 갖는다. 도 2를 참고하면, 상기 연산 증폭기(101)의 비반전 단자에 입력 전압(Vin)이 입력되고, 반전 단자에는 저항(R0)이 연결된다. 또, 저항(R2)이 제1 출력 노드(ND1)와 상기 연산 증폭기(101)의 상기 반전 단자 사이에 연결되어, 음의 궤환 루프(negative feedback loop)를 형성한다.
상기 오프셋 제거 장치(200)는 오프셋 조절부(offset adjustment unint)(210)와 오프셋 제어부(offset control unit)(220)를 포함한다. 상기 오프셋 조절부(210)는 상기 저항(R0)과 그라운드 전압(VSS) 사이에 연결되고 소정의 저항 값(Rc)을 갖는다. 한편 본 발명의 일실시예에 따르면 상기 오프셋 조절부(210)와 상기 저항(R0)이 병렬로 상기 그라운드 전압(VSS)에 연결될 수도 있으나, 설명의 편의상 상기 오프셋 조절부(210)가 상기 저항(R0)과 상기 그라운드 전압(VSS) 사이에 직렬로 연결된 경우로 설명하고자 한다.
상기 오프셋 조절부(210)의 상기 저항 값(Rc)은 저항 변경 제어 신호(RCTL)에 응답하여 변경된다. 여기에서, 상기 오프셋 조절부(210)는 도 3을 참고하여 좀 더 상세히 후술된다. 한편, 상기 연산 증폭기(101)로부터 출력되는 상기 출력 전압(Vout)은 아래의 수학식으로 표현될 수 있다.
Figure 112004003632169-pat00003
상기 [수학식 3]에서 Voff는 상기 연산 증폭기(101)의 오프셋 전압이고, 상기 저항(R1)(미도시)은 상기 저항들(R0, Rc)의 합성 저항을 나타낸다. 상기 [수학식 3]에서 참조되는 것과 같이, 상기 저항들(R0, R2)과 상기 오프셋 조절부(210)의 상기 저항 값(Rc)에 의해 상기 연산 증폭기(101)의 상기 양의 고정 이득이 결정된다. 상기 [수학식 3]에서 상기 연산 증폭기(101)의 양의 고정 이득은
Figure 112004003632169-pat00004
이다. 따라서, 상기 연산 증폭기(101)는 상기 양의 고정 이득에 기초하여 상기 입력 전압(Vin)을 증폭시켜 상기 출력 전압(Vout)을 출력한다. 이 때, 상기 출력 전압(Vout)에는 상기 오프셋 전압(Voff)에 의한 오차 값(
Figure 112004003632169-pat00005
)이 포함된다. 상기 [수학식 3]에서, 상기 저항들(R0, R2)의 값들이 일정한 것으로 가정하면, 상기 출력 전압(Vout)은 상기 저항 값(Rc)이 변경됨에 따라 변경될 수 있다.
다음으로, 상기 오프셋 제어부(220)는 오프셋 조절 제어 신호(CAL_ON), 상기 출력 전압(Vout), 및 클럭 신호(CLK)에 응답하여 상기 저항 변경 제어 신호(RCTL)를 출력한다. 상기 오프셋 제어부(220)는 전압 분배기(221), 전압 비교기(223), 및 업/다운 카운터(224)를 포함한다. 상기 전압 분배기(221)는 상기 오프셋 조절 제어 신호(CAL_ON)에 응답하여 상기 출력 전압(Vout)을 분배하고 기준 전압(Vcin)을 발생한다. 상기 전압 분배기(221)는 스위치(222)와 저항들(R31, R32)을 포함한다. 상 기 스위치(222)는 상기 제1 출력 노드(ND1)와 상기 저항(R31) 사이에 연결되고, 상기 오프셋 조절 제어 신호(CAL_ON)에 응답하여 턴 온되거나 또는 턴 오프된다. 좀 더 상세하게는, 상기 오프셋 조절 제어 신호(CAL_ON)가 인에이블될 때 상기 스위치(222)가 턴 온되고, 상기 오프셋 조절 제어 신호(CAL_ON)가 디세이블될 때 상기 스위치(222)가 턴 오프된다. 상기 저항들(R31, R32)은 상기 스위치(222)와 그라운드 전압(VSS) 사이에서 상호 직렬 연결되고, 상기 스위치(222)가 턴 온될 때 상기 출력 전압(Vout)을 분배하고, 제2 출력 노드(ND2)에 상기 기준 전압(Vcin)을 출력한다. 여기에서, 상기 저항들(R1, R2)과 상기 저항들(R31, R32)은 각각 아래의 수학식으로 표현될 수 있다.
Figure 112004003632169-pat00006
여기에서, 상기 저항들(R1, R31)의 저항 값들은 동일하게 설정될 수도 있고, 서로 다르게 설정될 수도 있다. 이와 마찬가지로, 상기 저항들(R2, R32)의 저항 값들도 동일하게 또는 서로 다르게 설정될 수 있다. 상기 [수학식 4]를 상기 [수학식 3]에 대입하면 상기 출력 전압(Vout)은 아래의 수학식으로 표현될 수 있다.
Figure 112004003632169-pat00007
또, 상기 [수학식 4]와 상기 [수학식 5]에 기초하여 상기 기준 전압(Vcin)을 정리하면 아래의 수학식으로 표현될 수 있다.
Figure 112004003632169-pat00008
상기 [수학식 6]에서 참조되는 것과 같이, 상기 오프셋 전압(Voff)이 0V 보다 클 때, 상기 기준 전압(Vcin)이 상기 입력 전압(Vin) 보다 크고, 상기 오프셋 전압(Voff)이 0V 보다 작을 때, 상기 기준 전압(Vcin)이 상기 입력 전압(Vin) 보다 작다. 또, 상기 오프셋 전압(Voff)이 0V일 때, 상기 기준 전압(Vcin)과 상기 입력 전압(Vin)은 동일하다.
상기 전압 비교기(223)는 상기 입력 전압(Vin)을 상기 기준 전압(Vcin)에 비교하고, 그 비교 결과에 따라 하이 레벨 또는 로우 레벨의 비교 결과 신호(Vcom)를 출력한다. 상기 전압 비교기(223)의 반전 단자는 상기 제2 출력 노드(ND2)에 연결되고, 비반전 단자에는 상기 입력 전압(Vin)이 인가된다. 상기 전압 비교기(223)는 상기 입력 전압(Vin)이 상기 기준 전압(Vcin) 보다 클 때, 하이 레벨의 상기 비교 결과 신호(Vcom)를 출력하고, 상기 입력 전압(Vin)이 상기 기준 전압(Vcin) 보다 작을 때, 로우 레벨의 상기 비교 결과 신호(Vcom)를 출력한다.
상기 업/다운 카운터(224)는 상기 오프셋 조절 제어 신호(CAL_ON)에 응답하여 인에이블되거나 또는 디세이블된다. 즉, 상기 오프셋 조절 제어 신호(CAL_ON)가 인에이블될 때 상기 업/다운 카운터(224)가 인에이블되고, 상기 오프셋 조절 제어 신호(CAL_ON)가 디세이블될 때 상기 업/다운 카운터(224)가 디세이블된다. 상기 업/다운 카운터(224)는 인에이블될 때 상기 클럭 신호(CLK)와 상기 비교 결과 신호(Vcom)에 응답하여 업 카운팅하거나 또는 다운 카운팅한다. 좀 더 상세하게는, 상기 비교 결과 신호(Vcom)가 하이 레벨일 때, 상기 업/다운 카운터(224)가 상기 클럭 신호(CLK)에 응답하여 업 카운팅하고, 상기 비교 결과 신호(Vcom)가 로우 레벨일 때, 상기 업/다운 카운터(224)가 상기 클럭 신호(CLK)에 응답하여 다운 카운팅한다. 또, 상기 업/다운 카운터(224)는 그 카운팅 값을 누적시키고, 업 또는 다운 카운팅 동작을 수행할 때마다 누적된 카운팅 값을 상기 저항 변경 제어 신호(RCTL)로서 출력한다.
여기에서, 상기 업/다운 카운터(224)는 초기 상태에서 소정의 초기 카운팅 값을 가지며, 상기 초기 카운팅 값은 N(N은 자연수)개의 비트들(CTLN∼CTL1)을 포함한다. 예를 들어, 상기 초기 카운팅 값이 6개의 비트들(CTL6∼CTL1)을 포함할 때, 최대 값은 "111111"이고, 최소 값은 "000000"이고, 중간 값은 "100000"이다. 이 중에서, 상기 업/다운 카운터(224)에 상기 초기 카운팅 값으로서 상기 중간 값, "100000"이 설정될 수 있다.
결국, 상기 업/다운 카운터(224)는 상기 클럭 신호(CLK)에 응답하여, 상기 비교 결과 신호(Vcom)의 레벨에 따라 상기 초기 카운팅 값으로부터 1비트씩 업 카운팅하거나 또는 다운 카운팅한다. 그 결과 상기 클럭 신호(CLK)의 매 사이클마다 상기 업/다운 카운터(224)로부터 출력되는 상기 저항 변경 제어 신호(RCTL)에 포함되는 상기 비트들(CTL6∼CTL1)의 값들이 변화된다. 또, 상기 오프셋 조절 제어 신호(CAL_ON)가 디세이블될 때 상기 업/다운 카운터(224)의 카운팅 값은 상기 초기 카운팅 값, "100000"으로 리셋 된다.
도 3은 도 2에 도시된 오프셋 조절부(210)를 상세히 나타내는 회로도이다. 도 3을 참고하면, 상기 오프셋 조절부(210)는 저항들(Rc1∼RcN)(N은 자연수)과 스위칭 회로들(SW1∼SWN)(N은 자연수)을 포함한다. 상기 저항들(Rc1∼RcN)은 상기 저항(R0)과 그라운드 전압(VSS) 사이에서 상호 직렬 연결된다. 여기에서, 상기 오프셋 조절부(210)의 상기 저항 값(Rc)은 상기 저항들(Rc1∼RcN) 중에서 상기 저항(R1)에 직렬 연결되는 저항들의 저항 값들에 의해 결정된다. 예를 들어, 상기 스위칭 회로들(SW1, SW2)이 턴 온되고, 상기 스위칭 회로들(SW3∼SWN)이 턴 오프될 때, 상기 저항(R0)에는 상기 저항들(Rc1, Rc2)이 직렬 연결된다. 이 때, 상기 저항 값(Rc)은 상기 저항들(Rc1, Rc2)의 합과 동일하고, 상기 저항(R1)(즉, 합성 저항)은 상기 저항들(R0, Rc1, Rc2)의 합과 같다.
또, 상기 저항들(Rc1∼RcN)은 서로 다른 저항 값들을 각각 갖는다. 이를 좀 더 상세히 설명하면, 상기 저항(RcN)에서 상기 저항(Rc1) 쪽으로 갈수록 저항 값이 감소된다. 예를 들어, 상기 오프셋 조절부(210)가 저항들(Rc1∼Rc6)만을 포함하는 것으로 가정할 때, 상기 저항들(Rc1∼Rc6)의 관계는 아래의 수학식과 같이 표현될 수 있다.
Figure 112004003632169-pat00009
상기 [수학식 7]에서 참조되는 것과 같이, 상기 저항(Rc6)의 저항 값이 가장 크고, 상기 저항(Rc1)의 저항 값이 가장 작다. 반대로, 상기 저항(Rc1)의 저항 값이 가장 크고, 상기 저항(Rc6)의 저항 값이 가장 작게 설정될 수도 있다.
상기 스위칭 회로들(SW1∼SWN)은 상기 저항들(Rc1∼RcN) 각각의 양단에 연결되고, 상기 저항 변경 제어 신호(RCTL)의 상기 N개의 비트들(CTLN∼CTL1)의 값들에 각각 응답하여 턴 온되거나 또는 턴 오프된다. 예를 들어, 상기 오프셋 조절부(210)가 상기 저항들(Rc2∼Rc6)과 상기 스위칭 회로들(SW1∼SW6)을 포함하고, 상기 저항 변경 제어 신호(RCTL)의 비트들(CTL6∼CTL1)이 "011100"인 것으로 가정하자. 이 경우, 상기 스위칭 회로들(SW6, SW2, SW1)은 턴 오프되고, 상기 스위칭 회로들(SW5∼SW3)은 턴 온된다. 그 결과 상기 저항들(Rc6, Rc2, Rc1)만이 상기 저항(R0)에 직렬 연결된다. 이 때, 상기 오프셋 조절부(210)의 상기 저항 값(Rc)은 상기 저항들(Rc6, Rc2, Rc1)들의 합과 동일하다.
다음으로, 도 2와 도 3을 참고하여 상기와 같이 구성된 오프셋 제거 장치(200)의 동작을 상세히 설명한다. 여기에서, 상기 오프셋 조절부(210)가 저항들(Rc1∼Rc6)과 스위칭 회로들(SW1∼SW6)을 포함하고, 상기 저항 변경 제어 신호(RCTL)가 비트들(CTL1∼CTL6)을 포함하는 경우를 예를 들어 설명한다.
상기 오프셋 조절 제어 신호(CAL_ON)가 인에이블될 때, 상기 전압 분배기(221)의 스위치(222)가 턴 온되고, 상기 업/다운 카운터(224)가 인에이블된다. 상기 업/다운 카운터(224)는 초기 상태에서, 미리 설정된 초기 카운팅 값, "100000"을 상기 저항 변경 제어 신호(RCTL)로서 출력한다. 초기 상태에서 상기 저항 변경 제어 신호(RCTL)의 비트들(CTL6∼CTL1)이 "100000"이므로, 상기 오프셋 조 절부(210)의 상기 스위칭 회로(SW6)만이 턴 온되고, 상기 스위칭 회로들(SW5∼SW1)은 턴 오프된다. 그 결과 상기 연산 증폭기(101)의 비반전 단자와 상기 그라운드 전압(VSS) 사이에는 저항들(R0, Rc5∼Rc1)이 직렬 연결된다. 상기 연산 증폭기(101)는 상기 저항들(R0, Rc5∼Rc1)과 상기 저항(R2)에 의해 결정되는 이득에 의해 입력 전압(Vin)을 증폭시켜 출력 전압(Vout)을 출력한다.
이 후, 상기 전압 분배기(221)의 저항들(R31, R32)에 의해 상기 출력 전압(Vout)이 분배되고, 상기 제2 출력 노드(ND2)로부터 상기 기준 전압(Vcin)이 출력된다.
상기 전압 비교기(223)는 상기 입력 전압(Vin)을 상기 기준 전압(Vcin)에 비교하고, 그 비교 결과로서 하이 레벨 또는 로우 레벨의 비교 결과 신호(Vcom)를 출력한다. 여기에서, 상기 오프셋 전압(Voff)이 0V 보다 큰 경우를 예를 들면, 상기 [수학식 6]에서 참조되는 것과 같이, 상기 입력 전압(Vin) 보다 상기 기준 전압(Vcin)이 더 크다. 따라서 상기 전압 비교기(223)는 로우 레벨의 상기 비교 결과 신호(Vcom)를 출력한다. 이 때, 상기 업/다운 카운터(224)는 상기 클럭 신호(CLK)에 응답하여 상기 비교 결과 신호(Vcom)가 로우 레벨인 구간 동안 다운 카운팅한다. 또, 상기 업/다운 카운터(224)로부터 출력되는 상기 저항 변경 제어 신호(RCTL)의 비트들(CTL6∼CTL1)의 값은 "100000"로부터 "011111", "011110", "011101",...와 같이 한 비트씩 점차 감소된다. 그 결과 상기 오프셋 조절부(210)의 저항 값(Rc)이 점차 증가되고, 상기 저항들(R0, Rc)의 합성 저항인 상기 저항(R1)이 점차 증가된다. 또, 상기 저항(R1)이 증가됨에 따라 상기 연산 증폭기(101)의 이득(=
Figure 112004003632169-pat00010
)이 감소된다. 결국, 상기 연산 증폭기(101)의 오프셋 전압(Voff)에 의해 상기 출력 전압(Vout)이 증가된 크기만큼 상기 연산 증폭기(101)의 이득이 감소된다. 예를 들어, 상기 입력 전압(Vin)이 5V인 것으로 가정하자. 상기 오프셋 전압(Voff)이 0V이고, 상기 연산 증폭기(101)의 이득이 12이면, 상기 출력 전압(Vout)은 60V로 된다. 상기 오프셋 전압(Voff)이 1V일 때의 출력 전압(Vout)이 상기 오프셋 전압(Voff)이 0V일 때의 상기 출력 전압(Vout)(=60V)과 동일하게 되려면, 상기 연산 증폭기(101)의 이득이 10으로 감소될 필요가 있다.
한편, 상기 오프셋 전압(Voff)이 0V 보다 작은 경우를 예를 들면, 상기 [수학식 6]에서 참조되는 것과 같이, 상기 입력 전압(Vin) 보다 상기 기준 전압(Vcin)이 더 작다. 따라서 상기 전압 비교기(223)는 하이 레벨의 상기 비교 결과 신호(Vcom)를 출력한다. 이 때, 상기 업/다운 카운터(224)는 상기 클럭 신호(CLK)에 응답하여 상기 비교 결과 신호(Vcom)가 하이 레벨인 구간 동안 업 카운팅한다. 또, 상기 업/다운 카운터(224)로부터 출력되는 상기 저항 변경 제어 신호(RCTL)의 비트들(CTL6∼CTL1)의 값은 "100000"로부터 "100001", "100010", "100011",...와 같이 한 비트씩 점차 증가된다. 그 결과 상기 오프셋 조절부(210)의 저항 값(Rc)이 점차 감소되어, 상기 저항(R1)이 점차 감소된다. 또, 상기 저항(R1)이 감소됨에 따라 상기 연산 증폭기(101)의 이득(=
Figure 112004003632169-pat00011
)이 증가된다. 결국, 상기 연산 증폭기(101)의 오프셋 전압(Voff)에 의해 상기 출력 전압(Vout)이 감소된 크기만큼 상 기 연산 증폭기(101)의 이득이 증가된다. 예를 들어, 상기 입력 전압(Vin)이 5V인 것으로 가정하자. 상기 오프셋 전압(Voff)이 0V이고, 상기 연산 증폭기(101)의 이득이 12이면, 상기 출력 전압(Vout)은 60V로 된다. 상기 오프셋 전압(Voff)이 1V일 때의 출력 전압(Vout)이 상기 오프셋 전압(Voff)이 0V일 때의 상기 출력 전압(Vout)(=60V)과 동일하게 되기 위해서는 상기 연산 증폭기(101)의 이득이 15로 증가될 필요가 있다.
상술한 것과 같이, 상기 오프셋 전압(Voff)의 크기에 따라 상기 연산 증폭기(101)의 이득이 변경되므로, 상기 연산 증폭기(101)의 상기 출력 전압(Vout)은 상기 오프셋 전압(Voff)이 0V일 때의 출력 전압(Vout)과 동일한 레벨로 된다. 따라서 상기 연산 증폭기(101)의 출력 전압(Vout)에는 상기 오프셋 전압(Voff)에 의한 오차가 발생되지 않는다.
다음으로, 도 4a와 도 4b를 참고하여 상기 오프셋 조절 제어 신호(CAL_ON)가 인에이블 상태인 구간 동안, 즉, 상기 오프셋 제거 장치(200)에 의해 상기 연산 증폭기(101)의 이득이 변경될 때, 상기 기준 전압(Vcin)과 상기 출력 전압(Vout)의 변화를 설명한다. 도 4a는 도 2에 도시된 연산 증폭기(101)의 오프셋 전압(Voff)에 따라 변화되는 오프셋 제거 장치(200)의 기준 전압(Vcin)을 나타내는 그래프이고, 도 4b는 도 2에 도시된 연산 증폭기(101)의 오프셋 전압(Voff)에 따라 변화되는 연산 증폭기(101)의 출력 전압(Vout)을 나타내는 그래프이다. 도 4a와 도 4b에서, "A"는 상기 오프셋 조절 제어 신호(CAL_ON)가 인에이블 상태인 구간을 나타낸다.
먼저, 도 4a를 참고하면, Vcin1은 오프셋 전압(Voff)이 0V 보다 작을 때의 기준 전압을 나타내고, Vcin2는 상기 오프셋 전압(Voff)이 0V일 때의 기준 전압을 나타내고, Vcin3은 상기 오프셋 전압(Voff)이 0V 보다 클 때의 기준 전압을 나타낸다. 도 4a에서, 상기 오프셋 제거 장치(200)에 의해 상기 연산 증폭기(101)의 이득이 감소됨에 따라 상기 기준 전압(Vcin3)이 점차 감소되어 상기 기준 전압(Vcin2)에 수렴한다. 또, 상기 오프셋 제거 장치(200)에 의해 상기 연산 증폭기(101)의 이득이 증가됨에 따라 상기 기준 전압(Vcin1)이 점차 증가되어 상기 기준 전압(Vcin2)에 수렴한다.
또, 도 4b를 참고하면, Vout1은 오프셋 전압(Voff)이 0V 보다 작을 때의 출력 전압을 나타내고, Vout2는 상기 오프셋 전압(Voff)이 0V일 때의 출력 전압을 나타내고, Vout3은 상기 오프셋 전압(Voff)이 0V 보다 클 때의 출력 전압을 나타낸다. 상기 출력 전압들(Vout3, Vout1) 역시 상기 오프셋 제거 장치(200)에 의해 상기 연산 증폭기(101)의 이득이 감소 또는 증가됨에 따라 상기 출력 전압(Vout2)에 수렴한다.
도 5는 본 발명의 다른 실시예에 따른 오프셋 제거 장치(300)와 연산 증폭기(102)를 나타내는 도면으로서, 상기 연산 증폭기(102)는 음의 고정 이득(negative fixed gain)을 갖는다. 도 5를 참고하면, 연산 증폭기(102)의 비반전 단자에는 그라운드 전압(VSS)이 인가되고, 반전 단자에 저항(R0)이 연결된다. 또, 저항(R2)이 제1 출력 노드(ND1)와 상기 연산 증폭기(102)의 상기 반전 단자 사이에 연결되어, 음의 궤환 루프를 형성한다.
상기 오프셋 제거 장치(300)는 오프셋 조절부(310)와 오프셋 제어부(320)를 포함한다. 상기 오프셋 조절부(310)는 상기 저항(R0)과 입력 전압(Vin) 사이에 연결되고 소정의 저항 값(Rc)을 갖는다. 상기 오프셋 조절부(310)의 상기 저항 값(Rc)은 저항 변경 제어 신호(RCTL)에 응답하여 변경된다. 여기에서, 상기 오프셋 조절부(310)의 구성 및 구체적인 동작 설명은 도 3에 도시된 상기 오프셋 조절부(210)와 실질적으로 동일하므로 생략된다. 한편, 상기 연산 증폭기(102)로부터 출력되는 상기 출력 전압(Vout)은 아래의 수학식으로 표현될 수 있다.
Figure 112004003632169-pat00012
상기 [수학식 8]에서 Voff는 상기 연산 증폭기(102)의 오프셋 전압이고, 상기 저항(R1)(미도시)은 상기 저항들(R0, Rc)의 합성 저항을 나타낸다. 상기 [수학식 8]에서 참조되는 것과 같이, 상기 저항들(R0, R2)과 상기 오프셋 조절부(310)의 상기 저항 값(Rc)에 의해 상기 연산 증폭기(102)의 상기 음의 고정 이득이 결정된다. 상기 [수학식 8]에서 상기 연산 증폭기(102)의 음의 고정 이득은
Figure 112004003632169-pat00013
이다. 상기 연산 증폭기(102)는 상기 음의 고정 이득에 기초하여 상기 입력 전압(Vin)을 증폭시켜 상기 출력 전압(Vout)을 출력한다. 이 때, 상기 출력 전압(Vout)에는 상기 오프셋 전압(Voff)에 의한 오차 값(
Figure 112004003632169-pat00014
)이 포함된다. 상기 [수학식 8]에서, 상기 저항들(R0, R2)의 값들이 일정한 것으로 가정하면, 상기 출력 전압(Vout)은 상기 저항 값(Rc)이 변경됨에 따라 변경될 수 있다.
상기 오프셋 제어부(320)는 오프셋 조절 제어 신호(CAL_ON), 상기 출력 전압(Vout), 및 클럭 신호(CLK)에 응답하여 상기 저항 변경 제어 신호(RCTL)를 출력한다. 상기 오프셋 제어부(320)는 전압 분배기(321), 전압 비교기(323), 및 업/다운 카운터(324)를 포함한다. 여기에서, 상기 오프셋 제어부(320)의 구성 및 구체적인 동작 설명은 도 2에 도시된 상기 오프셋 제어부(220)와 유사하므로 생략된다.
여기에서, 상기 저항들(R1, R2)과 상기 전압 분배기(321)의 저항들(R41, R42)은 각각 아래의 수학식으로 표현될 수 있다.
Figure 112004003632169-pat00015
여기에서, 상기 저항들(R1, R41)의 저항 값들은 동일하게 설정될 수도 있고, 서로 다르게 설정될 수도 있다. 이와 마찬가지로, 상기 저항들(R2, R42)의 저항 값들도 동일하게 또는 서로 다르게 설정될 수 있다. 상기 [수학식 9]를 상기 [수학식 8]에 대입하면 상기 출력 전압(Vout)은 아래의 수학식으로 표현될 수 있다.
Figure 112004003632169-pat00016
또, 상기 [수학식 9]와 상기 [수학식 10]에 기초하여, 상기 전압 분배기(321)의 저항들(R41, R42)에 의해 분배되어 제2 출력 노드(ND2)로부터 출력되는 상기 기준 전압(Vcin)을 정리하면 아래의 수학식으로 표현될 수 있다.
Figure 112004003632169-pat00017
상기 [수학식 11]에서 참조되는 것과 같이, 상기 오프셋 전압(Voff)이 0V 보다 클 때, 상기 기준 전압(Vcin)은 0V 보다 작고, 상기 오프셋 전압(Voff)이 0V 보다 작을 때, 상기 기준 전압(Vcin)이 0V 크다. 또, 상기 오프셋 전압(Voff)이 0V일 때, 상기 기준 전압(Vcin)도 0V이다.
상기와 같이 구성된 오프셋 제거 장치(300)의 동작 설명은 한 가지 차이점을 제외하고, 상술한 상기 오프셋 제거 장치(200)의 동작과 유사하므로 생략된다. 다만, 상기 오프셋 제거 장치(300)와 상기 오프셋 제거 장치(200)의 차이점은, 상기 오프셋 제거 장치(300)의 전압 비교기(323)가 상기 기준 전압(Vcin)을 그라운드 전압(VSS)에 비교하는 것이다. 따라서 상기 전압 비교기(323)는 상기 기준 전압(Vcin)이 상기 그라운드 전압(VSS) 보다 클 때 하이 레벨의 비교 결과 신호(Vcom)를 출력하고, 상기 기준 전압(Vcin)이 상기 그라운드 전압(VSS) 보다 작을 때 로우 레벨의 상기 비교 결과 신호(Vcom)를 출력한다.
다음으로, 도 6a와 도 6b를 참고하여 오프셋 조절 제어 신호(CAL_ON)가 인에이블 상태인 구간 동안, 즉, 상기 오프셋 제거 장치(300)에 의해 상기 연산 증폭기(102)의 이득이 변경될 때, 상기 기준 전압(Vcin)과 상기 출력 전압(Vout)의 변화를 설명한다. 도 6a는 도 5에 도시된 연산 증폭기(102)의 오프셋 전압(Voff)에 따라 변화되는 오프셋 제거 장치(300)의 기준 전압(Vcin)을 나타내는 그래프이고, 도 6b는 도 5에 도시된 연산 증폭기(102)의 오프셋 전압(Voff)에 따라 변화되는 연산 증폭기(102)의 출력 전압(Vout)을 나타내는 그래프이다. 도 6a와 도 6b에서, "B"는 상기 오프셋 조절 제어 신호(CAL_ON)가 인에이블 상태인 구간을 나타낸다.
먼저, 도 6a를 참고하면, Vcin1은 오프셋 전압(Voff)이 0V 보다 클 때의 기준 전압을 나타내고, Vcin2는 상기 오프셋 전압(Voff)이 0V일 때의 기준 전압을 나타내고, Vcin3은 상기 오프셋 전압(Voff)이 0V 보다 작을 때의 기준 전압을 나타낸다. 도 6a에서, 상기 오프셋 제거 장치(300)에 의해 상기 연산 증폭기(102)의 이득이 증가됨에 따라 상기 기준 전압(Vcin3)이 점차 감소되어 상기 기준 전압(Vcin2)에 수렴한다. 또, 상기 오프셋 제거 장치(300)에 의해 상기 연산 증폭기(102)의 이득이 감소됨에 따라 상기 기준 전압(Vcin1)이 점차 증가되어 상기 기준 전압(Vcin2)에 수렴한다.
또, 도 6b를 참고하면, Vout1은 오프셋 전압(Voff)이 0V 보다 클 때의 출력 전압을 나타내고, Vout2는 상기 오프셋 전압(Voff)이 0V일 때의 출력 전압을 나타내고, Vout3은 상기 오프셋 전압(Voff)이 0V 보다 작을 때의 출력 전압을 나타낸다. 상기 출력 전압들(Vout3, Vout1) 역시 상기 오프셋 제거 장치(300)에 의해 상기 연산 증폭기(102)의 이득이 증가 또는 감소됨에 따라 상기 출력 전압(Vout2)에 수렴한다.
도 7은 본 발명의 또 다른 실시예에 따른 오프셋 제거 장치(400)와 연산 증폭기(103)를 나타내는 도면으로서, 상기 연산 증폭기(103)는 양의 고정 이득을 갖는다. 도 7을 참고하면, 상기 연산 증폭기(103)의 비반전 단자에 입력 전압(Vin)이 입력되고, 반전 단자에는 저항(R0)이 연결된다. 또, 저항(R2)이 제1 출력 노드(ND1)와 상기 연산 증폭기(101)의 상기 반전 단자 사이에 연결되어, 음의 궤환 루프를 형성한다. 상기 오프셋 제거 장치(400)는 오프셋 조절부(410)와 오프셋 제어부(420)를 포함한다. 여기에서, 상기 오프셋 조절부(410)의 구성 및 구체적인 동작은 도 3에 도시된 상기 오프셋 조절부(210)와 동일하다. 또, 상기 오프셋 제어부(420)는 두 가지 차이점을 제외하고, 상술한 상기 오프셋 제어부(220)와 동일하다. 상기 오프셋 제어부들(420, 220)의 첫 번째 차이점은, 상기 오프셋 제어부(420)가 제1 래치부(425), 제2 래치부(426), 가산기(427), 선택부(428), 및 인버터(429)를 더 포함하는 것이다. 상기 제1 래치부(425)는 반전된 비교 제어 신호(POLB)에 응답하여 업/다운 카운터(424)로부터 출력되는 카운팅 값(CNT0)을 래치하고, 래치된 상기 카운팅 값(CNT0)을 제1 카운팅 신호(CNT1)로서 출력한다. 상기 제2 래치부(426)는 비교 제어 신호(POL)에 응답하여 상기 업/다운 카운터(424)로부터 출력되는 상기 카운팅 값(CNT0)을 래치하고, 래치된 상기 카운팅 값(CNT0)을 제2 카운팅 신호(CNT2)로서 출력한다. 상기 가산기(427)는 상기 제1 카운팅 신호(CNT1)의 비트들(CA1∼CAN)(N은 자연수)과 상기 제2 카운팅 신호(CNT2)의 비트들(CB1∼CBN)(N은 자연수)을 가산하고, 그 가산 결과에서 최하위 비트(CC1)를 제외한 나머지 비트들(CC2∼CC(N+1))을 포함하는 제3 카운팅 신호(CNT3)를 출력한다.
상기 선택부(428)는 상기 비교 제어 신호(POL), 상기 반전된 비교 제어 신호(POLB), 및 반전된 오프셋 조절 제어 신호(CAL_ONB)에 응답하여 상기 제1 내지 제3 카운팅 신호들(CNT1∼CNT3) 중 어느 하나를 선택하여 저항 변경 제어 신호(RCTL)로서 출력한다. 이를 좀 더 상세히 설명하면, 상기 선택부(428)는 상기 반전된 비교 제어(POLB)가 하이 레벨로 될 때, 상기 제1 카운팅 신호(CNT1)를 선택하여 상기 저항 변경 제어 신호(RCTL)로서 출력한다. 또, 상기 선택부(428)는 상기 비교 제어 신호(POL)가 하이 레벨로 될 때, 상기 제2 카운팅 신호(CNT2)를 선택하여 상기 저항 변경 제어 신호(RCTL)로서 출력한다. 또, 상기 선택부(428)는 상기 반전된 오프셋 조절 제어 신호(CAL_ONB)가 하이 레벨로 될 때, 상기 제3 카운팅 신호(CNT3)를 선택하여 상기 저항 변경 제어 신호(RCTL)로서 출력한다.
여기에서, 상기 인버터(429)가 상기 오프셋 조절 제어 신호(CAL_ON)를 반전시켜 상기 반전된 오프셋 조절 제어 신호(CAL_ONB)를 출력한다.
또, 상기 오프셋 제어부들(420, 220)의 두 번째 차이점은, 상기 오프셋 제어부(420)에 포함되는 전압 비교기(423)가 상기 비교 제어 신호들(POL, POLB)에 응답하여 동작하는 쵸핑(chopping) 비교기라는 것이다. 도 8을 참고하여, 상기 전압 비교기(423)를 좀 더 상세히 설명한다. 도 8은 도 7에 도시된 전압 비교기(423)를 상세히 나타내는 회로도이다. 도 8을 참고하면, 상기 전압 비교기(423)는 차동 증폭기(431), 제1 스위칭부(432), 제2 스위칭부(433), 출력부(434), 및 제3 스위칭부(435)를 포함한다. 상기 차동 증폭기(431)는 NMOS 트랜지스터들(N1∼N3)과 PMOS 트랜지스터들(P1, P2)을 포함한다. 상기 차동 증폭기(431)의 동작은 본 발명의 기술분야에서 통상의 지식을 가진 자라면 이해할 수 있으므로 상기 차동 증폭기(431)의 상세한 동작 설명은 생략된다.
상기 제1 스위칭부(432)는 상기 반전된 비교 제어 신호(POLB)와 상기 비교 제어 신호(POL)에 응답하여, 입력 전압(Vin)을 상기 차동 증폭기(431)의 제1 입력 노드(IN1)에, 기준 전압(Vcin)을 제2 입력 노드(IN2)에 연결하거나, 또는 상기 입력 전압(Vin)을 상기 제2 입력 노드(IN2)에, 상기 기준 전압(Vcin)을 상기 제1 입력 노드(IN1)에 연결한다. 상기 제1 스위칭부(432)는 스위치들(SW11, SW12, SW21, SW22)을 포함한다. 상기 스위치들(SW11, SW21)의 한 쪽 단자들에는 입력 전압(Vin)이 인가되고, 상기 스위치들(SW12, SW22)의 한 쪽 단자들에는 기준 전압(Vcin)이 인가된다. 또, 상기 스위치들(SW11, SW22)의 다른 쪽 단자들은 상기 제1 입력 노드(IN1)에 연결되고, 상기 스위치들(SW12, SW21)의 다른 쪽 단자들은 상기 제2 입력 노드(IN2)에 연결된다. 상기 스위치들(SW11, SW12)은 상기 반전된 비교 제어 신호(POLB)에 응답하여 턴 온되거나 또는 턴 오프된다. 또, 상기 스위치들(SW21, SW22)은 상기 비교 제어 신호(POL)에 응답하여 턴 온되거나 또는 턴 오프된다.
상기 제2 스위칭부(433)는 상기 반전된 비교 제어 신호(POLB)와 상기 비교 제어 신호(POL)에 응답하여, 상기 차동 증폭기(431)의 제1 출력 노드(OUT1)와 제2 출력 노드(OUT2)로부터 출력되는 비교 신호들(VO1, VO2) 중 어느 하나를 제3 출력 노드(OUT3)에 출력한다. 상기 제2 스위칭부(433)는 스위치들(SW14, SW24)을 포함한다. 상기 스위치(SW14)는 상기 제1 출력 노드(OUT1)와 상기 제3 출력 노드(OUT3) 사이에 연결되고, 상기 스위치(SW24)는 상기 제2 출력 노드(OUT2)와 상기 제3 출력 노드(OUT3) 사이에 연결된다. 상기 스위치(SW14)는 상기 반전된 비교 제어 신호(POLB)에 응답하여 턴 온되거나 또는 턴 오프되고, 상기 스위치(SW24)는 상기 비교 제어 신호(POL)에 응답하여 턴 온되거나 또는 턴 오프된다.
상기 출력부(434)는 상기 제3 출력 노드(OUT3)에 연결되고, 상기 제3 출력 노드(OUT3)로부터 수신되는 비교 신호들(VO1, VO2) 중 어느 하나에 응답하여, 하이 레벨 또는 로우 레벨의 비교 결과 신호(Vcom)를 출력한다. 상기 출력부(434)는 PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N4)를 포함한다. 상기 PMOS 트랜지스터(P3)의 소스는 내부 전압(VDD)에 연결되고, 그 게이트는 상기 제3 출력 노드(OUT3)에 연결되고, 그 드레인은 제4 출력 노드(OUT4)에 연결된다. 또, 상기 NMOS 트랜지스터(N4)의 드레인은 상기 제4 출력 노드(OUT4)에 연결되고, 그 게이트는 바이어스 전압(Vbias)에 연결되고, 그 소스는 그라운드 전압(VSS)에 연결된다. 또, 상기 제4 출력 노드(OUT4)로부터 상기 비교 결과 신호(Vcom)가 출력된다. 여기에서, 상기 제3 출력 노드(OUT3)로부터 출력되는 비교 신호(VO1 또는 VO2)가 하이 레벨일 때, 상기 비교 결과 신호(Vcom)는 로우 레벨로 되고, 상기 비교 신호(VO1 또는 VO2)이 로우 레벨일 때, 상기 비교 결과 신호(Vcom)는 하이 레벨로 된다.
상기 제3 스위칭부(435)는 상기 반전된 비교 제어 신호(POLB)와 상기 비교 제어 신호(POL)에 응답하여, 상기 차동 증폭기(431)의 상기 PMOS 트랜지스터들(P1, P2)의 게이트를 상기 제1 출력 노드(OUT1)에 연결하거나 또는 상기 제2 출력 노드(OUT2)에 연결한다. 상기 제3 스위칭부(435)는 스위치들(SW13, SW23)을 포함한다. 상기 스위치(SW13)는 상기 비교 제어 신호(POL)에 응답하여 턴 온되거나 또는 턴 오프되고, 상기 스위치(SW23)는 상기 반전된 비교 제어 신호(POLB)에 응답하여 턴 온되거나 또는 턴 오프된다.
다음으로, 도 8을 참고하여, 상기와 같이 구성된 상기 전압 비교기(423)의 동작을 설명하면 다음과 같다. 먼저, 상기 비교 제어 신호(POL)가 로우 레벨이고, 상기 반전된 비교 제어 신호(POLB)가 하이 레벨일 때, 상기 스위치들(SW11∼SW14)이 턴 온되고, 상기 스위치들(SW21∼SW24)은 턴 오프된다. 따라서 상기 제1 입력 노드(IN1)에 상기 입력 전압(Vin)이 입력되고, 상기 제2 입력 노드(IN2)에 상기 기준 전압(Vcin)이 입력된다. 또, 상기 PMOS 트랜지스터들(P1, P2)의 게이트들은 상기 제2 출력 노드(OUT2)에 연결된다.
상기 차동 증폭기(431)는 상기 입력 전압(Vin)과 상기 기준 전압(Vcin)을 비교하고, 그 비교 결과로서 상기 제1 출력 노드(OUT1)에 상기 비교 신호(VO1)를, 상기 제2 출력 노드(OUT2)에 상기 비교 신호(VO2)를 각각 출력한다. 상기 스위치(14)가 턴 온 상태이므로, 상기 비교 신호(VO1)가 상기 제3 출력 노드(OUT3)에 출력된다. 상기 출력부(434)는 상기 비교 신호(VO1)에 응답하여 상기 비교 결과 신호(Vcom)를 출력한다. 여기에서, 상기 전압 비교기(423)에는 오프셋 전압(Vcoff)이 존재한다. 따라서 상기 전압 비교기(423)로부터 출력되는 상기 비교 결과 신호(Vcom)에는 상기 오프셋 전압(Vcoff)에 의한 오차 값(
Figure 112004003632169-pat00018
)이 포함된다.
다음으로, 상기 비교 제어 신호(POL)가 하이 레벨이고, 상기 반전된 비교 제어 신호(POLB)가 로우 레벨일 때, 상기 스위치들(SW11∼SW14)이 턴 오프되고, 상기 스위치들(SW21∼SW24)이 턴 온된다. 따라서 상기 제1 입력 노드(IN1)에 상기 기준 전압(Vcin)이 입력되고, 상기 제2 입력 노드(IN2)에 상기 입력 전압(Vin)이 입력된다. 또, 상기 PMOS 트랜지스터들(P1, P2)의 게이트들은 상기 제1 출력 노드(OUT1)에 연결된다.
상기 차동 증폭기(431)는 상기 입력 전압(Vin)과 상기 기준 전압(Vcin)을 비교하고, 그 비교 결과로서 상기 제1 출력 노드(OUT1)에 상기 비교 신호(VO1)를, 상기 제2 출력 노드(OUT2)에 상기 비교 신호(VO2)를 각각 출력한다. 이 때 상기 스위치(24)가 턴 온 상태이므로, 상기 비교 신호(VO2)가 상기 제3 출력 노드(OUT3)에 출력된다. 상기 출력부(434)는 상기 비교 신호(VO2)에 응답하여 상기 오프셋 전압(-Vcoff)을 포함하는 상기 비교 결과 신호(Vcom)를 출력한다. 여기에서, 상기 전압 비교기(423)에는 오프셋 전압(-Vcoff)이 존재한다. 따라서 상기 전압 비교기(423)로부터 출력되는 상기 비교 결과 신호(Vcom)에는 상기 오프셋 전압(-Vcoff)에 의한 오차 값(
Figure 112004003632169-pat00019
)이 포함된다.
도 9는 도 8에 도시된 전압 비교기의 제1 내지 제3 스위칭부들(432, 433, 435)의 동작에 의한 입출력 신호들을 나타내는 그래프이다. 도 9에서 Vd는 상기 입력 전압(Vin)과 상기 기준 전압(Vcin)이 동일하게 될 때, 상기 오프셋 전압(Vcoff)에 의해 발생되는 상기 입력 전압(Vin)과 상기 기준 전압(Vcin)간의 차 전압을 나타낸다. 도 9에서 참조되는 것과 같이, 상기 제1 내지 제3 스위칭부들(432, 433, 435)에 의해 상기 제1 및 상기 제2 입력 노드들(IN1, IN2)에 각각 입력되는 신호들이 서로 바뀜에 따라 상기 차 전압(Vd)이
Figure 112004003632169-pat00020
로 되거나, 또는
Figure 112004003632169-pat00021
로 된다. 도 7을 다시 참고하면, 상기 제1 및 상기 제2 입력 노드들(IN1, IN2)에 상기 입력 전압(Vin)과 상기 기준 전압(Vcin)이 각각 입력될 때 상기 전압 비교기(423)로부터 출력되는 비교 결과 신호(Vcom)에 따른 카운팅 값이 제1 카운팅 신호(CNT1)로 될 수 있다. 또, 상기 제1 및 상기 제2 입력 노드들(IN1, IN2)에 상기 기준 전압(Vcin)과 상기 입력 전압(Vin)이 각각 입력될 때 상기 전압 비교기(423)로부터 출력되는 비교 결과 신호(Vcom)에 따른 카운팅 값이 제2 카운팅 신호(CNT2)로 될 수 있다. 상기 가산기(427)에 의해 상기 제1 카운팅 신호(CNT1)의 비트들(CA1∼CAN)과 상기 제2 카운팅 신호(CNT2)의 비트들(CB1∼CBN)이 가산되면, N+1개의 비트들(CC1∼CC(N+1))이 얻어진다. 상기 N+1개의 비트들(CC1∼CC(N+1)) 중 최하위 비트(CC1)를 제외한 상기 비트들(CC2∼CC(N+1))은 상기 비트들(CA1∼CAN)과 상기 비트들(CB1∼CBN)의 평균값과 동일하다. 결국 상기 비트들(CC2∼CC(N+1))을 포함하는 제3 카운팅 신호(CNT3)는 도 9에 표시된 것과 같이, 상기 차 전압(Vd)이 0V, 즉, 상기 오프셋 전압(Vcoff)이 0V일 때의 상기 비교 결과 신호(Vcom)에 따른 카운팅 값과 동일하다. 따라서 상기와 같이 구성된 오프셋 제어부(420)는 상기 전압 비교기(423)의 오프셋 전압(Vcoff)에 영향을 받지 않고, 상기 연산 증폭기(103)의 오프셋 전압(Voff)을 정밀하게 측정할 수 있다.
다음으로, 도 7을 참고하여, 상기 오프셋 제거 장치(400)의 동작 과정을 설명한다. 여기에서, 상기 오프셋 조절부(410)가 저항들(Rc1∼Rc6)과 스위칭 회로들(SW1∼SW6)을 포함하고, 상기 카운팅 값(CNT0)이 비트들(CNT1∼CNT6)을 포함하는 경우를 예를 들어 설명한다.
먼저, 상기 오프셋 조절 제어 신호(CAL_ON)가 인에이블될 때, 상기 전압 분배기(221)의 스위치(422)가 턴 온되고, 상기 업/다운 카운터(424)가 인에이블된다. 상기 업/다운 카운터(424)는 초기 상태에서, 미리 설정된 초기 카운팅 값, "100000"을 상기 카운팅 값(CNT0)으로서 출력한다. 또, 초기 상태에서 반전된 비교 제어 신호(POLB)가 하이 레벨로 되고, 상기 비교 제어 신호(POL)는 로우 레벨로 된다. 상기 반전된 비교 제어 신호(POLB)에 응답하여 상기 제1 래치부(425)가 상기 카운팅 값(CNT0)을 래치하여, 제1 카운팅 신호(CNT1)로서 출력한다. 상기 선택부(428)는 상기 반전된 비교 제어 신호(POLB)에 응답하여 상기 제1 카운팅 신호(CNT1)를 선택하여 저항 변경 제어 신호(RCTL)로서 출력한다.
상기 저항 변경 제어 신호(RCTL)의 비트들(CTL6∼CTL1)이 "100000"이므로, 상기 오프셋 조절부(410)의 스위칭 회로(SW6)만이 턴 온되고, 스위칭 회로들(SW5∼SW1)은 턴 오프된다. 그 결과 상기 연산 증폭기(103)의 비반전 단자와 상기 그라운드 전압(VSS) 사이에는 저항들(R0, Rc5∼Rc1)이 직렬 연결된다. 상기 연산 증폭기(103)는 상기 저항들(R0, Rc5∼Rc1)과 상기 저항(R2)에 의해 결정되는 이득에 의해 입력 전압(Vin)을 증폭시켜 출력 전압(Vout)을 출력한다.
이 후, 상기 전압 분배기(421)의 저항들(R51, R52)에 의해 상기 출력 전압(Vout)이 분배되고, 제2 출력 노드(ND2)로부터 상기 기준 전압(Vcin)이 출력된다.
상기 반전된 비교 제어 신호(POLB)가 하이 레벨이므로, 상기 전압 비교기(423)의 스위치들(SW11∼SW14)이 턴 온된다. 상기 전압 비교기(423)는 상기 입력 전압(Vin)을 상기 기준 전압(Vcin)에 비교하고, 그 비교 결과로서 하이 레벨 또는 로우 레벨의 비교 결과 신호(Vcom)를 출력한다. 여기에서, 상기 업/다운 카운터(424)의 상세한 동작은 상술한 상기 업/다운 카운터(224)와 동일하므로 생략된 다.
다음으로, 상기 제1 래치부(425)가 상기 반전된 비교 제어 신호(POLB)에 응답하여 상기 업/다운 카운터(424)의 누적된 상기 카운팅 값(CNT0)을 래치하고, 그 래치된 상기 카운팅 값(CNT0)을 상기 제1 카운팅 신호(CNT1)로서 출력한다. 상기 선택부(428)는 상기 반전된 비교 제어 신호(POLB)에 응답하여 상기 제1 카운팅 신호(CNT1)를 선택하여 저항 변경 제어 신호(RCTL)로서 출력한다. 상기 저항 변경 제어 신호(RCTL)에 응답하여 상기 오프셋 조절부(410)의 저항 값(Rc)이 변경되고, 상기 연산 증폭기(103)는 변경된 이득에 의해 상기 입력 전압(Vin)을 증폭시켜 상기 출력 전압(Vout)을 출력한다.
이 후, 상기 반전된 비교 제어 신호(POLB)가 로우 레벨로 되고, 상기 비교 제어 신호(POL)가 하이 레벨로 된다. 상기 반전된 비교 제어 신호(POLB)가 하이 레벨이므로, 상기 전압 비교기(423)의 스위치들(SW21∼SW24)이 턴 온된다. 상기 전압 비교기(423)는 상기 입력 전압(Vin)을 상기 기준 전압(Vcin)에 비교하고, 그 비교 결과로서 하이 레벨 또는 로우 레벨의 비교 결과 신호(Vcom)를 출력한다.
다음으로, 상기 제2 래치부(426)가 상기 비교 제어 신호(POL)에 응답하여 상기 업/다운 카운터(424)의 누적된 상기 카운팅 값(CNT0)을 래치하고, 그 래치된 상기 카운팅 값(CNT0)을 상기 제2 카운팅 신호(CNT2)로서 출력한다. 상기 선택부(428)는 상기 비교 제어 신호(POL)에 응답하여 상기 제2 카운팅 신호(CNT2)를 선택하여 상기 저항 변경 제어 신호(RCTL)로서 출력한다. 상기 저항 변경 제어 신호(RCTL)에 응답하여 상기 오프셋 조절부(410)의 저항 값(Rc)이 다시 변경되고, 상기 연산 증폭기(103)는 변경된 이득에 의해 상기 입력 전압(Vin)을 증폭시켜 상기 출력 전압(Vout)을 출력한다.
상기 가산기(427)는 상기 제1 카운팅 신호(CNT1)의 상기 비트들(CA1∼CAN)과 상기 제2 카운팅 신호(CNT2)의 상기 비트들(CB1∼CBN)을 가산하고, 그 가산 결과에서 최하위 비트(CC1)를 제외한 나머지 비트들(CC2∼CC(N+1))을 포함하는 제3 카운팅 신호(CNT3)를 출력한다. 예를 들어, 상기 제1 카운팅 신호(CNT1)의 상기 비트들(CA1∼CAN)이 "101100"이고, 상기 제2 카운팅 신호(CNT2)의 상기 비트들(CB1∼CBN)이 "101000"일 때, 상기 비트들(CC1∼CC(N+1))은 "1010100"으로 된다. 여기에서, 상기 가산기(427)는 상기 비트들(CC2∼CC(N+1)), "101010"을 포함하는 상기 제3 카운팅 신호(CNT3)를 출력한다. 이 후, 상기 오프셋 조절 제어 신호(CAL_ONB)가 로우 레벨로 디세이블될 때, 상기 선택부(428)는 반전된 상기 오프셋 조절 제어 신호(CAL_ONB)에 응답하여 상기 제3 카운팅 신호(CNT3)를 선택하여 상기 저항 변경 제어 신호(RCTL)로서 출력한다.
다음으로, 도 10a와 도 10b를 참고하여 오프셋 조절 제어 신호(CAL_ON)가 인에이블 상태인 구간 동안, 즉, 상기 오프셋 제거 장치(400)에 의해 상기 연산 증폭기(103)의 이득이 변경될 때, 상기 기준 전압(Vcin)과 상기 출력 전압(Vout)의 변화를 설명한다. 도 10a는 도 7에 도시된 전압 비교기(423)의 오프셋 전압(Vcoff)에 따라 변화되는 오프셋 제거 장치(400)의 기준 전압(Vcin)을 나타내는 그래프이다. 도 10b는 도 7에 도시된 전압 비교기(423)의 오프셋 전압(Vcoff)에 따라 변화되는 연산 증폭기(103)의 출력 전압(Vout)을 나타내는 그래프이다. 도 10a와 도 10b에 서, "E"는 상기 오프셋 조절 제어 신호(CAL_ON)가 인에이블 상태인 구간을 나타내고, "F"는 상기 반전된 비교 제어 신호(POLB)가 하이 레벨 상태일 때의 구간을 나타내고, "G"는 상기 비교 제어 신호(POL)가 하이 레벨 상태일 때의 구간을 나타낸다. 또, 상기 도 10a와 도 10b에서는 상기 연산 증폭기(103)의 오프셋 전압(Voff)이 0V인 것으로 가정할 때의 상기 기준 전압(Vcin)과 상기 출력 전압(Vout)이 도시된다.
먼저, 도 10a를 참고하면, Vcin1은 상기 전압 비교기(423)에 오프셋 전압(
Figure 112004003632169-pat00022
)이 존재할 때의 기준 전압을 나타내고, Vcin2는 상기 전압 비교기(423)의 오프셋 전압(Vcoff)이 0V일 때의 기준 전압을 나타낸다. 또, Vcin3은 상기 전압 비교기(423)에 오프셋 전압(
Figure 112004003632169-pat00023
)이 존재할 때의 기준 전압을 나타내고, Vcin4는 초기 상태의 기준 전압을 나타낸다.
도 10a에서, 상기 "F" 구간 동안 상기 전압 비교기(423)의 스위치들(SW11∼SW14)이 턴 온되고, 상기 "G" 구간 동안 상기 전압 비교기(423)의 스위치들(SW21∼SW24)이 턴 온된다. 또, 상기 "E" 구간 이 후에는 상기 스위치들(SW11∼SW14)이 턴 온될 때와, 상기 스위치들(SW21∼SW24)이 턴 온될 때, 각각 상기 전압 비교기(423)로부터 출력되는 비교 결과 신호(Vcom)에 따른 카운팅 값들의 평균값에 의해 상기 오프셋 조절부(410)의 저항 값(Rc)이 조절된다. 따라서 상기 "E" 구간 이 후에는 상기 기준 전압(Vcin)이 상기 전압 비교기(423)의 오프셋 전압(Vcoff)이 0V일 때와 동일한 값(Vcin2)으로 된다.
또, 도 10b를 참고하면, Vout1은 상기 전압 비교기(423)에 오프셋 전압(
Figure 112004003632169-pat00024
)이 존재할 때의 출력 전압을 나타내고, Vout2는 상기 오프셋 전압(Vcoff)이 0V일 때의 출력 전압을 나타낸다. 또, Vout3은 상기 전압 비교기(423)에 오프셋 전압(
Figure 112004003632169-pat00025
)이 존재할 때의 출력 전압을 나타내고, Vout4는 초기 상태의 출력 전압을 나타낸다. 상기 출력 전압(Vout) 역시 상기 기준 전압(Vcin)과 유사하게, 상기 "E" 구간 이 후에는 상기 전압 비교기(423)의 오프셋 전압(Vcoff)이 0V일 때와 동일한 값(Vout2)으로 된다.
도 11은 본 발명의 또 다른 실시예에 따른 오프셋 제거 장치(500)와 연산 증폭기(104)를 나타내는 도면으로서, 상기 연산 증폭기(104) 음의 고정 이득을 갖는다. 도 11을 참고하면, 연산 증폭기(104)의 비반전 단자에는 그라운드 전압(VSS)(VSS)이 인가되고, 반전 단자에 저항(R0)이 연결된다. 또, 저항(R2)이 제1 출력 노드(ND1)와 상기 연산 증폭기(104)의 상기 반전 단자 사이에 연결되어, 음의 궤환 루프를 형성한다.
상기 오프셋 제거 장치(500)는 오프셋 조절부(510)와 오프셋 제어부(520)를 포함한다. 상기 오프셋 조절부(510)는 상기 저항(R0)과 입력 전압(Vin) 사이에 연결되고 소정의 저항 값(Rc)을 갖는다. 상기 오프셋 조절부(510)의 상기 저항 값(Rc)은 저항 변경 제어 신호(RCTL)에 응답하여 변경된다. 여기에서, 상기 오프셋 조절부(510)의 구성 및 구체적인 동작 설명은 도 3에 도시된 상기 오프셋 조절부(210)와 실질적으로 동일하므로 생략된다. 또, 상기 오프셋 제어부(520)의 구성 및 구체적인 동작 설명은 상술한 상기 오프셋 제어부(420)와 한 가지 차이점을 제외하고 실질적으로 동일하므로 생략된다.
상기 오프셋 제어부들(520, 420)의 차이점은, 상기 오프셋 제어부(520)의 전압 비교기(523)가 기준 전압(Vcin)을 그라운드 전압(VSS)(VSS)에 비교하는 것이다. 따라서 상기 전압 비교기(523)는 상기 기준 전압(Vcin)이 상기 그라운드 전압(VSS)(VSS) 보다 클 때 하이 레벨의 비교 결과 신호(Vcom)를 출력하고, 상기 기준 전압(Vcin)이 상기 그라운드 전압(VSS)(VSS) 보다 작을 때 로우 레벨의 상기 비교 결과 신호(Vcom)를 출력한다. 여기에서, 상기 오프셋 제어부(520)의 상기 기준 전압(Vcin)과 상기 연산 증폭기(104)의 상기 출력 전압(Vout)은 도 10a와 도 10b에 도시된 것과 유사하다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기한 것과 같이, 본 발명에 의한 연산 증폭기의 오프셋 제거 장치는 연산 증폭기의 오프셋 전압만큼 연산 증폭기의 이득을 변경시키므로 출력 전압의 오차를 감소시킬 수 있는 효과가 있다.

Claims (22)

  1. 반전 단자에 연결되는 제1 저항 및 음의 궤환 루프를 형성하는 제2 저항을 구비하고, 상기 제1 저항과 상기 제2 저항의 저항 비율에 의해 결정되는 양의 고정 이득을 가지는 연산 증폭기의 오프셋 제거 장치에 있어서,
    오프셋 조절 제어 신호에 응답하여 상기 연산 증폭기의 출력 전압으로부터 기준 전압을 발생하고, 상기 기준 전압과 상기 연산 증폭기의 입력 전압을 비교하고, 그 비교 결과에 따라 저항 변경 제어 신호를 출력하는 오프셋 제어부(offset control unit); 및
    상기 제1 저항에 연결되고, 상기 저항 변경 제어 신호에 응답하여 상기 연산 증폭기의 상기 양의 고정 이득을 변경시키는 오프셋 조절부(offset adjustment unit)를 구비하고,
    상기 오프셋 조절부는,
    상기 제1 저항과 그라운드 전압 사이에서 상호 직렬 연결되고 서로 다른 저항 값들을 가지는 제3 저항들; 및
    상기 제3 저항들 각각의 양단에 연결되고, 상기 저항 변경 제어 신호의 N(N은 정수)개의 비트들의 값에 각각 응답하여 턴 온되거나 또는 턴 오프되는 스위칭 회로들을 구비하는 것을 특징으로 하는 연산 증폭기의 오프셋 제거 장치.
  2. 제1항에 있어서, 상기 오프셋 제어부는,
    상기 오프셋 조절 제어 신호에 응답하여 상기 출력 전압을 분배하여 상기 기준 전압을 발생하는 전압 분배기;
    상기 입력 전압과 상기 기준 전압을 비교하고, 그 비교 결과로서 비교 결과 신호를 출력하는 전압 비교기; 및
    상기 오프셋 조절 제어 신호에 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때 클럭 신호와 상기 비교 결과 신호에 응답하여 업 카운팅하거나 또는 다운 카운팅하여 그 카운팅 값을 누적시키고, 누적된 카운팅 값을 상기 저항 변경 제어 신호로서 출력하는 업/다운 카운터를 구비하는 것을 특징으로 하는 연산 증폭기의 오프셋 제거 장치.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 저항에 연결되는 상기 제3 저항들의 합성 저항 값이 변경될 때, 상기 저항 비율이 변경되어 상기 양의 고정 이득이 변경되는 것을 특징으로 하는 연산 증폭기의 오프셋 제거 장치.
  6. 제1항에 있어서,
    상기 제3 저항들은 연결 순서에서 어느 한 쪽 방향으로 순차적으로 증가되는 저항 값들을 가지는 것을 특징으로 하는 연산 증폭기의 오프셋 제거 장치.
  7. 제1항에 있어서, 상기 오프셋 제어부는,
    상기 오프셋 조절 제어 신호에 응답하여 상기 출력 전압을 분배하여 상기 기준 전압을 발생하는 전압 분배기;
    제1 비교 제어 신호와 제2 비교 제어 신호에 응답하여 상기 입력 전압과 상기 기준 전압을 비교하고, 그 비교 결과로서 비교 결과 신호를 출력하는 전압 비교기;
    상기 오프셋 조절 제어 신호에 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때 클럭 신호와 상기 비교 결과 신호에 응답하여 업 카운팅하거나 또는 다운 카운팅하여 그 카운팅 값을 누적시키고, 누적된 카운팅 값을 출력하는 업/다운 카운터;
    상기 제1 비교 제어 신호에 응답하여 상기 누적된 카운팅 값을 래치하고, 래치된 상기 누적된 카운팅 값을 제1 카운팅 신호로서 출력하는 제1 래치부;
    상기 제2 비교 제어 신호에 응답하여 상기 누적된 카운팅 값을 래치하고, 래치된 상기 누적된 카운팅 값을 제2 카운팅 신호로서 출력하는 제2 래치부;
    상기 제1 카운팅 신호와 상기 제2 카운팅 신호에 기초하여 제3 카운팅 신호를 발생하는 가산기; 및
    반전된 상기 오프셋 조절 제어 신호, 상기 제1 비교 제어 신호, 및 상기 제2 비교 제어 신호에 응답하여, 상기 제1 내지 상기 제3 카운팅 신호 중 어느 하나를 선택하여 상기 저항 변경 제어 신호로서 출력하는 선택부를 구비하는 것을 특징으로 하는 연산 증폭기의 오프셋 제거 장치.
  8. 제7항에 있어서,
    상기 제1 내지 상기 제3 카운팅 신호들 각각은 N(N은 정수)개의 비트들을 포함하고,
    상기 가산기는 상기 제1 카운팅 신호와 상기 제2 카운팅 신호의 각 비트들을 가산하고, 그 가산 결과에서 최하위 비트를 제외한 나머지 비트들을 포함하는 상기 제3 카운팅 신호를 출력하는 것을 특징으로 하는 연산 증폭기의 오프셋 제거 장치.
  9. 제7항에 있어서,
    상기 제1 비교 제어 신호가 인에이블될 때 상기 제1 래치부가 동작하고, 상기 제2 비교 제어 신호가 인에이블될 때 상기 제2 래치부가 동작하며, 상기 제1 비교 제어 신호가 인에이블될 때 상기 제2 비교 제어 신호는 디세이블되는 것을 특징으로 하는 연산 증폭기의 오프셋 제거 장치.
  10. 제9항에 있어서, 상기 전압 비교기는,
    제1 입력 노드와 제2 입력 노드를 구비하고, 상기 제1 및 제2 노드들을 통하여 수신되는 상기 입력 전압과 상기 기준 전압을 비교하고, 그 비교 결과로서 제1 출력 노드에 제1 비교 신호를 출력하고, 제2 출력 노드에 제2 비교 신호를 출력하는 차동 증폭기;
    상기 제1 비교 제어 신호가 인에이블될 때 상기 입력 전압을 상기 제1 입력 노드에, 상기 기준 전압을 상기 제2 입력 노드에 각각 인가하고, 상기 제2 비교 제어 신호가 인에이블될 때 상기 기준 전압을 상기 제1 노드에, 상기 입력 전압을 상기 제2 노드에 각각 인가하는 제1 스위칭부;
    상기 제1 비교 제어 신호가 인에이블될 때 상기 제1 비교 신호를 제3 출력 노드에 출력하고, 상기 제2 비교 제어 신호가 인에이블될 때 상기 제2 비교 신호를 상기 제3 출력 노드에 출력하는 제2 스위칭부; 및
    상기 제3 출력 노드로부터 수신되는 상기 제1 비교 신호와 상기 제2 비교 신호 중 어느 하나에 응답하여, 상기 비교 결과 신호를 출력하는 출력부를 구비하는 것을 특징으로 하는 연산 증폭기의 오프셋 제거 장치.
  11. 제10항에 있어서, 상기 차동 증폭기는,
    상기 제1 입력 노드와 상기 제2 입력 노드에 각각 게이트들이 연결되는 연결되고, 상기 제1 출력 노드와 상기 제2 출력 노드에 각각 드레인들이 연결되고, 상기 게이트들에 입력되는 신호들에 각각 응답하여 상기 제1 출력 노드와 상기 제2 출력 노드에 각각 상기 제1 비교 신호와 상기 제2 비교 신호를 출력하는 엔모스 트랜지스터들;
    상기 엔모스 트랜지스터들의 소스들에 연결되고, 바이어스 전압에 응답하여 소정의 소스 전류를 흘리는 전류원 회로;
    내부 전압에 소스들이 연결되고, 상기 제1 출력 노드와 상기 제2 출력 노드에 각각 드레인이 연결되고, 전류 미러를 형성하는 피모스 트랜지스터들; 및
    상기 제1 비교 제어 신호가 인에이블될 때 상기 피모스 트랜지스터들의 게이트들을 상기 제2 출력 노드에 연결하고, 상기 제2 비교 신호가 인에이블될 때 상기 피모스 트랜지스터들의 게이트들을 상기 제1 출력 노드에 연결하는 제3 스위칭부를 구비하는 것을 특징으로 하는 연산 증폭기의 오프셋 제거 장치.
  12. 반전 단자에 연결되는 제1 저항 및 음의 궤환 루프를 형성하는 제2 저항을 구비하고, 상기 제1 저항과 상기 제2 저항의 저항 비율에 의해 결정되는 음의 고정 이득을 가지는 연산 증폭기의 오프셋 제거 장치에 있어서,
    오프셋 조절 제어 신호에 응답하여 상기 연산 증폭기의 출력 전압으로부터 기준 전압을 발생하고, 상기 기준 전압과 상기 연산 증폭기의 입력 전압을 비교하고, 그 비교 결과에 따라 저항 변경 제어 신호를 출력하는 오프셋 제어부; 및
    상기 제1 저항에 연결되고, 상기 저항 변경 제어 신호에 응답하여 상기 연산 증폭기의 상기 음의 고정 이득을 변경시키는 오프셋 조절부를 구비하고,
    상기 오프셋 조절부는,
    상기 제1 저항과 상기 입력 전압 사이에서 상호 직렬 연결되고 서로 다른 저항 값들을 가지는 제3 저항들; 및
    상기 제3 저항들 각각의 양단에 연결되고, 상기 저항 변경 제어 신호의 상기 N개의 비트들의 값들에 각각 응답하여 턴 온되거나 또는 턴 오프되는 스위칭 회로들을 구비하는 것을 특징으로 하는 연산 증폭기의 오프셋 제거 장치.
  13. 제12항에 있어서, 상기 오프셋 제어부는,
    상기 오프셋 조절 제어 신호에 응답하여 상기 출력 전압을 분배하여 상기 기준 전압을 발생하는 전압 분배기;
    상기 입력 전압과 상기 기준 전압을 비교하고, 그 비교 결과로서 비교 결과 신호를 출력하는 전압 비교기; 및
    상기 오프셋 조절 제어 신호에 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때 클럭 신호와 상기 비교 결과 신호에 응답하여 업 카운팅하거나 또는 다운 카운팅하여 그 카운팅 값을 누적시키고, 누적된 카운팅 값을 상기 저항 변경 제어 신호로서 출력하는 업/다운 카운터를 구비하는 것을 특징으로 하는 연산 증폭기의 오프셋 제거 장치.
  14. 삭제
  15. 삭제
  16. 제12항에 있어서,
    상기 제1 저항에 연결되는 상기 제3 저항들의 합성 저항 값이 변경될 때, 상기 저항 비율이 변경되어 상기 음의 고정 이득이 변경되는 것을 특징으로 하는 연산 증폭기의 오프셋 제거 장치.
  17. 제12항에 있어서,
    상기 제3 저항들은 연결 순서에서 어느 한 쪽 방향으로 순차적으로 증가되는 저항 값들을 가지는 것을 특징으로 하는 연산 증폭기의 오프셋 제거 장치.
  18. 제13항에 있어서, 상기 오프셋 제어부는,
    상기 오프셋 조절 제어 신호에 응답하여 상기 출력 전압을 분배하여 상기 기준 전압을 발생하는 전압 분배기;
    제1 비교 제어 신호와 제2 비교 제어 신호에 응답하여 상기 입력 전압과 상기 기준 전압을 비교하고, 그 비교 결과로서 비교 결과 신호를 출력하는 전압 비교기;
    상기 오프셋 조절 제어 신호에 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때 클럭 신호와 상기 비교 결과 신호에 응답하여 업 카운팅하거나 또는 다운 카운팅하여 그 카운팅 값을 누적시키고, 누적된 카운팅 값을 출력하는 업/다운 카운터;
    상기 제1 비교 제어 신호에 응답하여 상기 누적된 카운팅 값을 래치하고, 래치된 상기 누적된 카운팅 값을 제1 카운팅 신호로서 출력하는 제1 래치부;
    상기 제2 비교 제어 신호에 응답하여 상기 누적된 카운팅 값을 래치하고, 래치된 상기 누적된 카운팅 값을 제2 카운팅 신호로서 출력하는 제2 래치부;
    상기 제1 카운팅 신호와 상기 제2 카운팅 신호에 기초하여 제3 카운팅 신호를 발생하는 가산기; 및
    반전된 상기 오프셋 조절 제어 신호, 상기 제1 비교 제어 신호, 및 상기 제2 비교 제어 신호에 응답하여, 상기 제1 내지 상기 제3 카운팅 신호 중 어느 하나를 선택하여 상기 저항 변경 제어 신호로서 출력하는 선택부를 구비하는 것을 특징으로 하는 연산 증폭기의 오프셋 제거 장치.
  19. 제17항에 있어서,
    상기 제1 내지 상기 제3 카운팅 신호들 각각은 상기 N개의 비트들을 포함하고,
    상기 가산기는 상기 제1 카운팅 신호와 상기 제2 카운팅 신호의 각 비트들을 가산하고, 그 가산 결과에서 최하위 비트를 제외한 나머지 비트들을 포함하는 상기 제3 카운팅 신호를 출력하는 것을 특징으로 하는 연산 증폭기의 오프셋 제거 장치.
  20. 제17항에 있어서,
    상기 제1 비교 제어 신호가 인에이블될 때 상기 제1 래치부가 동작하고, 상기 제2 비교 제어 신호가 인에이블될 때 상기 제2 래치부가 동작하며, 상기 제1 비교 제어 신호가 인에이블될 때 상기 제2 비교 제어 신호는 디세이블되는 것을 특징으로 하는 연산 증폭기의 오프셋 제거 장치.
  21. 제19항에 있어서, 상기 전압 비교기는,
    제1 입력 노드와 제2 입력 노드를 구비하고, 상기 제1 및 제2 노드들을 통하여 수신되는 상기 입력 전압과 상기 기준 전압을 비교하고, 그 비교 결과로서 제1 출력 노드에 제1 비교 신호를 출력하고, 제2 출력 노드에 제2 비교 신호를 출력하는 차동 증폭기;
    상기 제1 비교 제어 신호가 인에이블될 때 상기 입력 전압을 상기 제1 입력 노드에, 상기 기준 전압을 상기 제2 입력 노드에 각각 인가하고, 상기 제2 비교 제어 신호가 인에이블될 때 상기 기준 전압을 상기 제1 노드에, 상기 입력 전압을 상기 제2 노드에 각각 인가하는 제1 스위칭부;
    상기 제1 비교 제어 신호가 인에이블될 때 상기 제1 비교 신호를 제3 출력 노드에 출력하고, 상기 제2 비교 제어 신호가 인에이블될 때 상기 제2 비교 신호를 상기 제3 출력 노드에 출력하는 제2 스위칭부; 및
    상기 제3 출력 노드로부터 수신되는 상기 제1 비교 신호와 상기 제2 비교 신호 중 어느 하나에 응답하여, 상기 비교 결과 신호를 출력하는 출력부를 구비하는 것을 특징으로 하는 연산 증폭기의 오프셋 제거 장치.
  22. 제20항에 있어서, 상기 차동 증폭기는,
    상기 제1 입력 노드와 상기 제2 입력 노드에 각각 게이트들이 연결되는 연결되고, 상기 제1 출력 노드와 상기 제2 출력 노드에 각각 드레인들이 연결되고, 상기 게이트들에 입력되는 신호들에 각각 응답하여 상기 제1 출력 노드와 상기 제2 출력 노드에 각각 상기 제1 비교 신호와 상기 제2 비교 신호를 출력하는 엔모스 트랜지스터들;
    상기 엔모스 트랜지스터들의 소스들에 연결되고, 바이어스 전압에 응답하여 소정의 소스 전류를 흘리는 전류원 회로;
    내부 전압에 소스들이 연결되고, 상기 제1 출력 노드와 상기 제2 출력 노드에 각각 드레인이 연결되고, 전류 미러를 형성하는 피모스 트랜지스터들; 및
    상기 제1 비교 제어 신호가 인에이블될 때 상기 피모스 트랜지스터들의 게이트들을 상기 제2 출력 노드에 연결하고, 상기 제2 비교 신호가 인에이블될 때 상기 피모스 트랜지스터들의 게이트들을 상기 제1 출력 노드에 연결하는 제3 스위칭부를 구비하는 것을 특징으로 하는 연산 증폭기의 오프셋 제거 장치.
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