KR100557577B1 - 반도체소자의 형성 방법 - Google Patents

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Abstract

본 발명은 반도체소자의 형성방법에 관한 것으로, 특히
반도체소자의 전기적 특성을 향상시키기 위하여,
반도체기판 상의 게이트 전극 측벽에 제1,2,3절연막 스페이서를 형성하고 전체표면상부에 제1,2층간절연막을 형성한 다음, 전체표면상부를 평탄화시키는 제3층간절연막을 BPSG 층으로 형성하고 상기 게이트전극이 노출되도록 상기 제3층간절연막을 평탄화식각한 다음, 전체표면상부에 제4층간절연막을 NF3 첨가 HDP 산화막으로 형성하여 게이트전극의 전기적 특성 및 동작 특성을 향상시키고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 형성 방법{A method for forming of a semiconductor device}
도 1a 내지 도 1c 는 종래 기술에 따른 반도체소자의 형성방법을 도시한 단면도.
도 1d 는 상기 도 1c 의 게이트산화막을 부분적으로 도시한 화학구조식.
도 2 는 종래기술에 따라 형성된 반도체소자의 셈사진.
도 3 은 게이트 전압에 따른 드레인 전류 특성을 도시한 그래프.
도 4a 는 본 발명에 따른 반도체소자를 도시한 단면도.
도 4b 는 상기 도 4b 의 게이트산화막을 부분적으로 도시한 화학구조식.
도 5 는 본 발명에 따라 NF3 첨가 HDP 산화막을 사용하는 경우의 I-V 특성을 도시한 그래프.
<도면의 주요 부분에 대한 부호 설명>
11 : 반도체기판 13 : 게이트산화막
15 : 게이트전극용 도전층 17 : 하드마스크층
19 : 제1절연막 스페이서 21 : 제2절연막 스페이서
22 : 제3절연막 스페이서 23 : 제1층간절연막
25 : 제2층간절연막 27 : 제3층간절연막
29 : 랜딩 플러그 폴리 31,41 : 제4층간절연막
33,43 : 캐핑층
본 발명은 반도체소자의 형성방법에 관한 것으로, 특히 게이트전극의 전류-전압 ( I-V ) 특성을 향상시킬 수 있는 층간절연막을 형성하는 방법에 관한 것이다.
일반적으로, 반도체소자는 고집적화에 따라 도전층간의 간격이 좁아지므로 이를 극복하기 위하여 도전층간에 다수의 절연층을 형성한다.
도 1a 내지 도 1d 는 종래기술에 따른 반도체소자의 형성방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체기판(11) 상에 활성영역을 정의하는 소자분리막(도시안됨)을 형성한다.
전체표면상부에 게이트산화막(13), 게이트전극용 도전층(15) 및 하드마스크층(17)을 적층하고 게이트전극 마스크(도시안됨)를 이용한 사진식각공정으로 상기 적층구조를 식각하여 게이트전극을 형성한다.
그리고, 상기 게이트전극의 측벽에 제1절연막 스페이서(19), 제2절연막 스페이서(21) 및 제3절연막 스페이서(22)의 적층구조로 스페이서를 형성한다. 이때, 상기 제1절연막 스페이서(19)는 LPCVD 방법으로 TEOS를 형성한 것이고, 상기 제2절연막 스페이서(21)는 질화막으로 형성한 것이며, 상기 제3절연막 스페이서(22)는 상기 제1절연막 스페이서(19)와 같은 방법으로 형성한 것이다.
상기 제1,2,3 절연막 스페이서(19,21,22)는 전체표면상부에 제1,2,3 절연막을 적층하고 이를 이방성식각하여 형성한 것이다.
도 1b를 참조하면, 전체표면상부에 제1,2층간절연막(23,25)을 적층한다. 이때, 상기 제1층간절연막(23)은 LPCVD 방법을 형성하는 TEOS 막으로 형성하고, 상기 제2층간절연막(25)은 질화막으로 형성한 것이다.
도 1c를 참조하면, 전체표면상부에 제3층간절연막(27)을 증착한다. 이때, 상기 제3층간절연막(27)은 TEOS 베이스 BPSG 막으로 형성한 것이다.
상기 제3층간절연막(27)을 평탄화식각하여 상기 하드마스크층(17)을 노출시킨다. 이때, 상기 평탄화식각공정은 에치백 공정이나 CMP 공정으로 실시하되, 과도식각되어 상기 하드마스크층(17)의 상측 일부가 식각되고, 그로 인하여 상기 게이트전극 측벽에 형성된 제1,2,3 절연막 스페이서(19,21,22)의 상측 일부가 식각되어 상기 제1 절연막 스페이서(19)의 상측부가 노출된다.
랜딩 플러그 콘택마스크를 이용한 사진식각공정으로 상기 제3층간절연막(27)을 식각하여 상기 반도체기판(11)의 활성영역을 노출시키는 랜딩 플러그 콘택홀(도시안됨)을 형성한다.
상기 랜딩 플러그 콘택홀을 매립하는 랜딩 플러그 폴리(29)를 형성한다. 이때, 상기 랜딩 플러그 폴리(29)는 상기 랜딩 플러그 콘택홀을 매립하는 폴리실리콘을 증착하고 상기 하드마스크층(17) 및 제3층간절연막(27)과의 식각선택비 차이를 이용하여 평탄화식각하여 형성한 것이다.
전체표면상부에 제4층간절연막(31)을 형성한다. 이때, 상기 제4층간절연막 (31)은 SiH4 베이스 HDP 산화막으로 형성한다.
그리고, 후속공정으로 상기 제4층간절연막(29) 상부에 캐핑층(33)을 형성한다. 이때, 상기 캐핑층(33)은 질화막으로 형성한다.
후속공정으로 열처리공정시, 상기 제3층간절연막(27)과 제3층간절연막(31)으로부터 상기 제1절연막 스페이서(19) 및 제1층간절연막(23)을 통하여 상기 게이트산화막(13)으로 화살표 방향과 같이 불순물이 확산됨으로써 상기 게이트산화막(13)이 포지티브 전하 ( positive charge )를 갖도록 하여 게이트의 전류-전압 특성 그래프 상에 험프 ( hump )를 유발한다. 따라서, GIDL ( gate induced drain leakage ) 전류특성이 저하된다.
상기 도 1d 는 상기 도 1c 의 현상에 의한 게이트산화막(13)의 화학구조식을 부분적으로 도시한 것이다.
도 1d 를 참조하면, 게이트산화막(13)인 실리콘산화막의 실리콘과 산소가 연결되고, 자유로운 형태로 포지티브 차지 ( positive charge ) 인 H+ 가 존재한다.
도 2 는 상기한 종래기술에 따라 형성된 반도체소자의 셈사진을 도시한 것으로서, ⓐ 부분은 험프를 유발하는 통로를 도시한다.
도 3 은 상기 도1c에서 제4층간절연막(31) 내의 H2 함유량에 따른 I-V 특성을 도시한 그래프로서, H2 함유량이 적은 경우 험프가 유발되지 않음을 도시한다.
이상에서 설명한 바와 같이 종래기술에 따른 반도체소자의 형성방법은, 아웃 개싱을 위한 열처리공정시 층간절연막 내의 불순물이 게이트전극의 측벽 상측으로 노출시키는 TEOS 산화막 스페이서를 통하여 게이트산화막으로 확산됨으로써 게이트전극의 전기적 특성을 열화시키고 그에 따르 소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.
본 발명은 이러한 종래기술의 문제점을 해결하기 위하여, 평탄화된 게이트전극 상부의 층간절연막을 네가티브 차지 ( negative charge )의 NF3 첨가 HDP 산화막으로 형성하여 후속 열처리공정시 확산되는 포지티브 차지 ( positive charge ) 의 H2 와 반응시킴으로써 소자의 전기적 특성을 향상시키고 그에 따른 소자의 특성 및 신뢰성을 향상시키는 반도체소자의 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 형성방법은,
반도체기판 상의 게이트 전극 측벽에 제1,2,3절연막 스페이서를 형성하는 공정과,
전체표면상부에 제1,2층간절연막을 형성하고 전체표면상부를 평탄화시키는 제3층간절연막을 BPSG 층으로 형성하는 공정과,
상기 게이트전극이 노출되도록 상기 제3층간절연막을 평탄화식각하되, 상기 제1,2,3 절연막 스페이서의 상부가 노출되는 공정과,
전체표면상부에 제4층간절연막으로 NF3 첨가 HDP 산화막을 형성하고 그 상 부에 캐핑층을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.
도 4a 및 도 4b 는 본 발명의 실시예에 따른 반도체소자의 형성방법에 의해 형성된 반도체소자를 도시한 단면도 및 화학구조식으로서, 상기 도 1a 내지 도 1c 와 같은 공정으로 형성하되 제4층간절연막을 NF3 첨가 HDP 산화막으로 형성한 것이다.
먼저, 반도체기판(11) 상에 게이트산화막(13), 게이트전극용 도전층(15) 및 하드마스크층(17)을 적층하고 게이트전극 마스크(도시안됨)를 이용한 사진식각공정으로 상기 적층구조를 식각하여 게이트전극을 형성한다.
상기 게이트전극의 측벽에 제1절연막 스페이서(19), 제2절연막 스페이서(21) 및 제3절연막 스페이서(22)의 적층구조로 스페이서를 형성한다. 이때, 상기 제1절연막 스페이서(19)는 LPCVD 방법으로 TEOS를 형성한 것이고, 상기 제2절연막 스페이서(21)는 질화막으로 형성한 것이며, 상기 제3절연막 스페이서(22)는 상기 제1절연막 스페이서(19)와 같은 방법으로 형성한 것이다.
전체표면상부에 제1,2층간절연막(23,25)을 적층한다. 이때, 상기 제1층간절연막(23)은 LPCVD 방법을 형성하는 TEOS 막으로 형성하고, 상기 제2층간절연막(25)은 질화막으로 형성한 것이다.
상기 게이트전극을 노출시키는 평탄화된 제3층간절연막(27)을 형성한다. 이때, 상기 제3층간절연막(27)은 TEOS 베이스 BPSG 막으로 형성한 것이다.
랜딩 플러그 콘택마스크를 이용하여 상기 반도체기판(11)의 활성영역을 콘 택되는 랜딩 플러그 폴리(29)를 형성한다.
전체표면상부에 제4층간절연막(41)을 형성한다. 이때, 상기 제4층간절연막 (41)은 NF3 가 첨가된 HDP 산화막으로 형성한다.
이때, 상기 NF3 의 불소가 H2 와 같은 통로를 통하여 확산되고, 후속 열공정에서 Si-O-Si 본드를 깨뜨리고 Si-F 본드를 형성하며 결합하지 못한 Si- 뎅글링 본드는 전기적으로 네가티브 차지 ( negative charge ) 를 형성하게 된다.
따라서, 상기 Si-뎅글링 본드는 후속 열처리 공정시 상기 H2 와 결합하여 전기적으로 중성 ( neutral ) 을 갖게 된다.
후속공정으로 상기 제4층간절연막(29) 상부에 캐핑층(33)을 형성한다. 이때, 상기 캐핑층(33)은 질화막으로 형성한다.
상기 도 4b 는 상기 도 4a 의 공정에 의하여 게이트산화막(13)이 결합된 상태를 부분적으로 도시한 화학구조식으로서, Si 의 결합손에 각각 F 와 H 가 결합되어 전기적으로 중성을 유지하고 있음을 도시한다.
도 5 는 ID-VG 특성을 도시한 그래프로서, 종래기술에 따라 H2 가 함유된 제4층간절연막의 I-V 특성과 NF3가 첨가된 제4층간절연막의 I-V 특성을 도시하며 험프 ( hump ) 가 제거되었음을 도시한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 형성방법은, NF3 첨가 HDP 산화막을 층간절연막으로 이용하여 게이트산화막의 포지티브 차지를 감소시킴으로써 게이트 바이어스 센싱 타임을 개선하고 동작 속도를 증가시키며 GIDL 특성을 향상시켜 반도체소자의 특성 및 신뢰성을 향상시키는 효과를 제공한다.

Claims (1)

  1. 반도체기판 상의 게이트 전극 측벽에 제1,2,3절연막 스페이서를 형성하는 공정과,
    전체표면상부에 제1,2층간절연막을 형성하고 전체표면상부를 평탄화시키는 제3층간절연막을 BPSG 층으로 형성하는 공정과,
    상기 게이트전극이 노출되도록 상기 제3층간절연막을 평탄화식각하되, 상기 제1,2,3 절연막 스페이서의 상부가 노출되는 공정과,
    전체표면상부에 제4층간절연막으로 NF3 첨가 HDP 산화막을 형성하고 그 상부에 캐핑층을 형성하는 공정을 포함하는 반도체소자의 형성방법.
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