KR100544546B1 - 상이한 스페이서 폭을 갖는 다수의 ｆｅｔ를 포함하는반도체 디바이스 구조물 - Google Patents

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Abstract

반도체 디바이스 구조물은 동일한 기판 상에 형성된 적어도 2개의 전계 효과 트랜지스터를 포함하며, 제1 전계 효과 트랜지스터는 제1 폭을 갖는 스페이서를 포함하고, 제2 전계 효과 트랜지스터는 제2 폭을 갖는 스페이서를 포함하며, 제1 폭은 상기 제2 폭과 다르다. 제1 폭이 제2 폭보다 좁은 것이 바람직하다.
전계 효과 트랜지스터, 스페이서, 스페이서 폭

Description

상이한 스페이서 폭을 갖는 다수의 ＦＥＴ를 포함하는 반도체 디바이스 구조물{SEMICONDUCTOR DEVICE STRUCTURE INCLUDING MULTIPLE FETs HAVING DIFFERENT SPACER WIDTHS}
도 1은 본 발명에 따라 동일 기판 상에서 서로 인접하며 상이한 스페이서 폭을 갖는 2개의 MOSFET의 측면 개략도.
도 2는 본 발명에 따라 동일 기판 상에서 서로 인접하며 좁은 스페이서를 갖는 n형 MOSFET 및 넓은 스페이서를 갖는 p형 MOSFET의 측면 개략도.
도 3a는 인버터 회로 개략도이고, 도 3b는 본 발명에 따른 이중 폭 스페이서를 갖는 인버터 회로의 온-웨이퍼 레이아웃의 평면도.
도 4는 게이트 적층물, 확장 스페이서, 확장 주입 및 아이솔레이션을 구비하는, 부분적으로 가공된 MOSFET 디바이스 구조물의 측면 개략도.
도 5는 박막 유전체(220)가 증착된 후의 도 4의 구조물을 나타내는 도면.
도 6은 다른 박막 유전체(230)가 증착된 후의 도 5의 구조물을 나타내는 도면.
도 7은 포토레지스트(240)가 패터닝된 후의 도 6의 구조물을 나타내는 도면.
도 8은 유전체(230)의 노출된 부분이 제거되고 포토레지스트(240)가 제거된 후의 도 7의 구조물을 나타내는 도면.
도 9는 PFET 측 상에만 유전체(230)를 포함하는 스페이서(260)를 방향성 에칭으로 형성한 후의 도 8의 구조물을 나타내는 도면.
도 10은 NFET 및 PFET 상에 유전체(230)를 포함하는 스페이서(270)를 방향성 에칭으로 형성한 후의 도 6의 구조물을 나타내는 도면.
도 11은 포토레지스트(280)가 패터닝된 후의 도 10의 구조물을 나타내는 도면.
도 12는 유전체(230)의 노출된 부분이 제거되고 포토레지스트(280)가 제거된 후의 도 11의 구조물을 나타내는 도면.
도 13은 NFET측 상에 좁은 스페이서(300)를, PFET측 상에 L 형상 복합 스페이서(290)를 방향성으로 에칭 형성한 후의 도 12 또는 도 9의 구조물을 나타내는 도면.
도 14는 소스/드레인 주입(310, 320) 및 실리사이드 형성(330) 후의 도 13의 구조물을 나타내는 도면.
도 15는 도 14에 도시된 본 발명의 구조물의 단면 개략도로서, 본 발명의 바람직한 특징 S1 및 S2를 더 분명히 나타내는 도면.
<도면의 주요 부분의 부호의 설명>
10 : 반도체 기판
100, 110 : MOSFET
120, 130, 160, 170, 260, 270, 300 : 스페이서
140 : NFET
150 : PFET
190 : 아이솔레이션
200 : 게이트 적층물
210 : 확장 스페이서
230 : 유전체
280 : 포토레지스트
본 발명은 반도체 디바이스 구조물에 관한 것으로, 특히 동일 기판 상에 형성된 FET 디바이스 구조물 및 그 제조 방법에 관한 것이다.
CMOS 기술에서, NFET 및 PFET 디바이스는 요구되는 CMOS 성능을 달성하도록 최적화된다. 따라서, NFET 및 PFET에 대하여, 매우 다른 도펀트 종이 사용된다. 이 종들은 확산 속도 및 최대 활성화 농도 등과 같은 물리적 특성이 매우 상이하다. 종래의 COMS 기술에서, NFET 및 PFET는 통상적으로 동일한 스페이서 공정 및 토폴로지를 공유한다. CMOS 성능을 최적화하기 위하여, 전형적으로 스페이서들은 하나의 최대 폭을 가지며, NFET와 PFET 간에 성능을 절충시키도록 설계된다. 예를 들어, 비소 및 붕소가 NFET 및 PFET의 소스/드레인 도펀트로서 각각 사용되는 경우, 비소가 붕소보다 훨씬 느리게 확산하기 때문에, 보다 더 좁은 스페이서는 NFET에 좋고, 보다 더 넓은 스페이서는 PFET에 좋은 것으로 알려져 있다. 이 경우, PFET가 제한 요인이다. 따라서, 모든 스페이서의 최대 폭은 NFET 성능을 절충하여, PFET에 대하여 최적화된다. 예를 들어, 미국 특허 제5,547,894호(맨델맨 등, 1996.8.20 발행, "저전류 및 고전류 FET를 갖는 CMOS 가공"), 미국 특허 제4,729,006호(달리 등, 1988.3.1 발행, "CMOS 응력 완화/아이솔레이션을 위한 측벽 스페이서 및 제조 방법"), 및 미국 특허 제4,648,937호 (오구라 등, 1987.3.10 발행, "서브-마이크로미터 범위 측벽 이미지 전사의 라인의 비대칭 에칭을 방지하는 방법")를 참조할 수 있으며, 이들 전체가 본 명세서에 참조로서 포함된다.
따라서, 동일 기판 상의 NFET 및 PFET 양자 모두에 대하여 스페이서 폭과 FET 성능을 최적화하는 것이 문제이다.
본 발명은 동일 기판 상에서 NFET 또는 PFET 디바이스 성능을 독립적으로 최적화할 수 있도록 하기 위하여, 이중-스페이서 폭을 사용함으로써, 이 문제를 해결한다.
본 발명의 주된 목적은 공통의 반도체 기판을 갖는 2개의 상이한 MOS 디바이스의 성능을 최적화하는 것이다.
본 발명의 다른 목적은 하나의 기판 상에 형성된 NFET 디바이스와 PFET 디바이스의 성능을 독립적으로 최적화하는 것이다.
본 발명의 또 다른 목적은 PFET에서의 단채널 효과를 감소시키면서, NFET 디바이스의 구동 전류 성능을 증가시키는 것이다.
본 발명에 따르면, 반도체 디바이스 구조물은 동일 기판 상에 형성된 적어도 2개의 전계 효과 트랜지스터를 포함하며, 제1 전계 효과 트랜지스터는 제1 폭을 갖는 스페이서를 포함하고, 제2 전계 효과 트랜지스터는 제2 폭을 갖는 스페이서를 포함하며, 제1 폭과 제2 폭은 다르다.
또한, 본 발명은 반도체 디바이스 구조물을 제조하기 위한 방법(프로세스)을 포함한다.
여기에 개시된 것과 그 이외의 본 발명의 목적, 이점 및 양태는 이하의 바람직한 실시예에 대한 상세한 설명에 의해 더 잘 이해될 것이다.
본 발명은 우선 최종 구조물에 대하여 설명하고(도 1, 2, 14, 15), 그 다음에 공정 순서에 대하여 설명한다. 도 1은 2개의 상이한 스페이서(120, 130)를 갖는 동일한 반도체 기판(10) 상에 형성된 2개의 MOSFET(100, 110)을 도시하고 있다. 스페이서(120)는 스페이서(130)의 폭(W2)보다 작은 폭(W1)을 갖는다. 기판은 벌크 웨이퍼, SOI 웨이퍼, GaAs 또는 다른 유형의 반도체 기판이다. 상이한 트랜지스터들의 요구를 충족시키기 위하여, 필요한 경우 상이한 스페이서 폭의 개수는 2보다 많을 수 있다. 본 발명의 바람직한 실시예에 따르면, 도 2에 도시된 바와 같이 NFET(140) 및 PFET(150)에 대한 스페이서 폭은 서로 다르다. PFET(150)는 NFET(140)보다 더 넓은 스페이서(170)를 갖는다. 스페이서(120, 130, 160, 170)는 논의상 단일 스페이서로서 개략적으로 도시되어 있지만, 복수의 층을 포함할 수 있음(복합 스페이서)을 알아야 한다. 좁은 스페이서(160)는 알려진 소스/드레인 저항을 최소화하기 위하여, NFET 내의 소스/드레인 주입 N+의 최적화를 가능하게 한다. 도 3a 및 도 3b는 본 발명을 사용한 회로 및 레이아웃의 일례를 도시하고 있다. 도 3a는 인버터의 회로 개략도를 나타내고 있는 한편, 도 3b는 대응하는 온-웨이퍼 레이아웃(on-wafer layout)을 나타내고 있다. 도면에서, PFET(150)는 NFET(140)의 상단에 도시되어 있다. 스페이서 폭은 PFET 영역에서는 넓고 NFET 영역에서는 좁게 변한다. 변환 영역(transition region, R)은 2개의 디바이스(140, 150) 사이의 대략 중간 영역(±10％)에 배치된다.
도 4 내지 도 14는 본 발명에 따른 2개의 다른 공정 흐름을 도시하고 있다. 2개의 공정 흐름 모두, 아이솔레이션(190), 게이트 적층물(200), 확장 주입(215) 및 확장 스페이서(210)가 종래의 방식으로 형성되어 있는 도 4로부터 시작된다. 그 다음, 박막 유전체(220)(예를 들어, CVD 질화물)가 증착된다 (도 5 참조). 그 다음, 제2 막 유전체(230)(예를 들어, CVD 산화물)가 증착된다 (도 6 참조). 제1 공정 흐름에서, 리소그래피가 적용된다 (도 7). 포토레지스터(240)는 PFET측을 덮고, 그 다음 유전체(230)의 노출된 부분이 습식 에칭 또는 건식 에칭에 의해 제거된다 (도 8). 이 단계는 박막 유전체(230)의 다른 부분(250)이 PFET측 상에만 남아있게 한다. 그리고, PFET측 상에만 스페이서(260)를 형성하기 위하여, 방향성 에칭이 사용된다 (도 9 참조).
대안적인 공정 흐름에 의해서도 동일한 중간 구조물(도 9)이 얻어질 수 있다. 제2 박막 유전체(230)가 증착되어 있는 도 6으로부터 시작한다. 그 다음, 유전체(230)를 사용하여 NFET 및 PFET 상에 스페이서(270)를 형성하기 위하여, 방향성 에칭이 행해진다 (도 10). 그 다음, 리소그래피가 적용된다 (도 11). 포토레지 스트(28)가 PFET측을 덮고, NFET측의 스페이서가 제거된다 (도 12). 포토레지스트가 제거되어, PFET측(260) 상에만 스페이서가 남게 된다. 이 단계에서의 구조물은 이전의 흐름에서의 구조물(도 9)과 동일하다.
도 9의 구조물 또는 도 12의 구조물로부터 제1 유전체(220)에 대하여 다른 방향성 에칭을 행하면, NFET측 상에는 좁은 스페이서(300)가 남고, PFET측 상에는 L 형상 스페이서(290)가 남는다. 종래의 기술에 의한 n형(310) 및 p형(320) 소스/드레인 형성 후, 최종 구조물(도 14)이 형성된다.
본 발명에 따른 대안적인 바람직한 공정 단계를 요약하면 다음과 같다.
1) 시작 웨이퍼 기판(예를 들어, 벌크, SOI, GaAs)을 제공한다.
2) 종래의 CMOS 디바이스 가공을 수행한다.
- 디바이스 아이솔레이션
- 게이트 적층물 형성
- 확장 주입(Extension Implants)
3) 박막 유전체(220)(예를 들어, CVD 질화물)를 증착한다. 가능한 한 높은 NFET 구동 전류를 발생시키기 위하여, 막 두께는 최소화되어야 한다. 질화물 두께는 최종 실리사이드 - 폴리실리콘 게이트 간격 S1을 결정한다 (도 15). 폴리 - 실리사이드 간격은 높은 NFET 구동 전류, 즉 드레인에서의 포화된 구동 전류 출력을 얻는 데에 결정적이다. 증착되는 두께는 10㎚ - 40㎚ 범위 내에 있는 것이 바람직하다.
4) 제2 유전체막(230)(예를 들어, CVD 산화물)을 증착한다. 이 막의 두 께는 PFET 단채널 제어, 즉 기술 L 폴리 범위(technology L poly range) 내에서의 누설 전류 롤오프(leakage current rolloff)의 제어를 독립적으로 최적화하도록 선택된다. 막(230)의 두께는 최종 실리사이드 - 폴리 게이트 간격 S2(도 15)를 결정한다. 40㎚ - 100㎚ 범위의 막 두께가 선택될 수 있다.
이제, PFET 디바이스만을 덮는 제2 유전체막(230)을 사용하는 스페이서가 2가지의 독립적인 방법을 사용하여 형성된다.
공정 옵션 #1
5a) PFET 디바이스를 덮고 NFET 디바이스를 노출시키도록 포토레지스트(240)을 패터닝한다. 제2 유전체막(230)은 이제 습식 또는 건식 에칭을 통해 NFET 디바이스로부터 제거된다. 종래의 방법에 의해 포토레지스트(240)를 제거한다. 제2 유전체막은 이제 PFET 디바이스만을 덮는다.
5b) 제2 유전체 막으로부터 스페이서를 형성하기 위하여 방향성 에칭이 사용된다. 이 스페이서(260)는 PFET 디바이스 상에만 형성된다.
공정 옵션 #2
5aa) 제2 유전체막으로부터 스페이서를 형성하기 위하여 방향성 에칭이 사용된다. 이 스페이서는 NFET 및 PFET 디바이스 양자 모두에 형성된다.
5bb) PFET 디바이스를 덮고 NFET 디바이스를 노출시키도록 포토레지스트(240)를 패터닝한다. 스페이서는 습식 또는 건식 에칭을 통해 NFET 디바이스로부터 제거된다. 제2 유전체막을 사용하여 형성된 스페이서는 PFET 디바이스만을 덮는다.
6) NFET 디바이스 상에 좁은 I 형상 스페이서를 형성하고 PFET 디바이스 상에 넓은 L 형상 스페이서를 형성하기 위하여, 제2 방향성 에칭이 사용된다.
7) n형 및 p형 소스/드레인 형성 및 실리사이드 형성 후, 최종 구조물이 형성된다.
바람직하게는, W2는 50㎚ - 120㎚의 범위 내에 있고,
S1은 1㎚ - 20㎚의 범위 내에서 실질적으로 균일하며,
S2는 30㎚ - 90㎚의 범위 내에서 실질적으로 균일하다.
본 발명에 따르면, 동일 기판 상에서 NFET 또는 PFET 디바이스 성능을 독립적으로 최적화할 수 있다.

Claims (10)

  1. 반도체 장치 구조물로서,
    최소한, 하나의 기판 상에 형성된, 제1 폭을 갖는 제1 스페이서를 포함한 제1 전계 효과 트랜지스터와, 상기 제1 폭과는 다른 제2 폭을 갖는 제2 스페이서를 포함한 제2 전계 효과 트랜지스터 - 상기 장치 구조물의 정상 동작 동안에, 상기 제1 전계 효과 트랜지스터의 구동 전류 성능을 증가시키고 상기 제2 전계 효과 트랜지스터의 단채널 효과를 감소시키기 위하여, 상기 제1 폭은 10 내지 40nm의 범위의 최대 폭을 갖고 상기 제2 폭은 50 내지 120nm의 범위의 최대 폭을 가짐 - 를 포함하고,
    상기 구조물은 상기 트랜지스터들 사이의 대략적 중간 영역에 배치된 폭 변환 영역(width transition region)을 포함하는
    반도체 장치 구조물.
  2. 반도체 장치 구조물로서,
    최소한, 하나의 기판 상에 형성된, 제1 폭을 갖는 제1 스페이서를 포함한 제1 전계 효과 트랜지스터와, 상기 제1 폭과는 다른 제2 폭을 갖는 제2 스페이서를 포함한 제2 전계 효과 트랜지스터 - 상기 장치 구조물의 정상 동작 동안에, 상기 제1 전계 효과 트랜지스터의 구동 전류 성능을 증가시키고 상기 제2 전계 효과 트랜지스터의 단채널 효과를 감소시키기 위하여, 상기 제1 폭은 10 내지 40nm의 범위의 최대 폭을 갖고 상기 제2 폭은 50 내지 120nm의 범위의 최대 폭을 가짐 - 를 포함하고,
    상기 제1 스페이서는 I-형상이고, 상기 제2 스페이서는 L-형상 부분을 포함하는
    반도체 장치 구조물.
  3. 반도체 장치 구조물로서,
    최소한, 하나의 기판 상에 형성된, 제1 폭을 갖는 제1 스페이서를 포함한 제1 전계 효과 트랜지스터와, 상기 제1 폭과는 다른 제2 폭을 갖는 제2 스페이서를 포함한 제2 전계 효과 트랜지스터 - 상기 장치 구조물의 정상 동작 동안에, 상기 제1 전계 효과 트랜지스터의 구동 전류 성능을 증가시키고 상기 제2 전계 효과 트랜지스터의 단채널 효과를 감소시키기 위하여, 상기 제1 폭은 10 내지 40nm의 범위의 최대 폭을 갖고 상기 제2 폭은 50 내지 120nm의 범위의 최대 폭을 가짐 - 를 포함하고,
    상기 제1 스페이서는 I-형상인
    반도체 장치 구조물.
  4. 반도체 장치 구조물로서,
    최소한, 하나의 기판 상에 형성된, 제1 폭을 갖는 제1 스페이서를 포함한 제1 전계 효과 트랜지스터와, 상기 제1 폭과는 다른 제2 폭을 갖는 제2 스페이서를 포함한 제2 전계 효과 트랜지스터 - 상기 장치 구조물의 정상 동작 동안에, 상기 제1 전계 효과 트랜지스터의 구동 전류 성능을 증가시키고 상기 제2 전계 효과 트랜지스터의 단채널 효과를 감소시키기 위하여, 상기 제1 폭은 10 내지 40nm의 범위의 최대 폭을 갖고 상기 제2 폭은 50 내지 120nm의 범위의 최대 폭을 가짐 - 를 포함하고,
    상기 제2 스페이서는 L-형상 부분을 포함하는
    반도체 장치 구조물.
  5. 반도체 장치 구조물로서,
    최소한, 하나의 기판 상에 형성된, 제1 폭을 갖는 제1 스페이서를 포함한 제1 전계 효과 트랜지스터와, 상기 제1 폭과는 다른 제2 폭을 갖는 제2 스페이서를 포함한 제2 전계 효과 트랜지스터 - 상기 장치 구조물의 정상 동작 동안에, 상기 제1 전계 효과 트랜지스터의 구동 전류 성능을 증가시키고 상기 제2 전계 효과 트랜지스터의 단채널 효과를 감소시키기 위하여, 상기 제1 폭은 10 내지 40nm의 범위의 최대 폭을 갖고 상기 제2 폭은 50 내지 120nm의 범위의 최대 폭을 가짐 - 를 포함하고,
    상기 제1 전계 효과 트랜지스터는 10 내지 20nm 범위의 최종 실리사이드 대 게이트 간 거리(S1)를 갖고, 상기 제2 전계 효과 트랜지스터는 50 내지 90nm의 범위의 최종 실리사이드 대 게이트 간 거리(S2)를 갖는
    반도체 장치 구조물.
  6. 제1항에 있어서,
    상기 제1 전계 효과 트랜지스터는 NFET이고 상기 제2 전계 효과 트랜지스터는 PFET인 반도체 장치 구조물.
  7. 제1항에 있어서,
    상기 제1 폭이 상기 제2 폭보다 작은 반도체 장치 구조물.
  8. 제1항에 있어서,
    상기 구조물은 인버터인 반도체 장치 구조물.
  9. 삭제
  10. 삭제
KR1020030065355A 2002-10-21 2003-09-20 상이한 스페이서 폭을 갖는 다수의 ｆｅｔ를 포함하는반도체 디바이스 구조물 KR100544546B1 (ko)

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