KR100536076B1 - 표시장치 - Google Patents

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KR100536076B1
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film
display device
liquid crystal
pixel electrode
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요시하루 히라카타
다케시 후카다
순페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

고정밀한 표시성능을 가진 액티브 매트릭스형 액정표시장치를 제공한다. 기판(101)상에 형성된 TFT(102, 103)를 덮는 층간절연막(104)을 CMP로 대표되는 기계연마에 의해 평탄화한다. 그 위에 화소 전극(106, 107)을 형성하고, 다시 화소 전극을 덮는 절연막(108)을 형성한다. 그리고, 절연막(108)을 두 번째의 기계연마에 의해 평탄화하고, 화소 전극의 표면과 절연물(112, 113)의 표면이 동일한 평면을 이루도록 한다. 이것에 의해, 화소 전극 면에 단차(段差)가 없어지고, 액정재료의 배향 불량 또는 빛의 난반사 등에 의한 콘트라스트 저하 등을 방지할 수 있다.

Description

표시장치{A display device}
본 발명은 액정표시장치(LCD)의 제작방법에 관한 것이다. 특히, 반도체 박막을 이용한 액티브 매트릭스형 액정표시장치(이하, AM-LCD라고 부른다)의 제작방법에 관한 것이다. 또한, 본 발명은 그러한 표시장치를 구비한 전기광학장치에 응용할 수 있다.
또한, 본 명세서 중에서「반도체장치」란, 반도체를 이용함으로써 기능하는 장치 모두를 지칭한다. 따라서, 상기 표시장치 및 전기광학장치도 반도체장치의 범주에 포함된다. 단, 명세서 중에서는 구별하기 쉽도록 표시장치 또는 전기광학장치라는 말을 구분하여 사용하기로 한다.
최근, AM-LCD를 투사(投射)형 표시장치로서 사용한 프로젝터 등의 개발이 활발하게 진행되고 있다. 또한, 모바일 컴퓨터나 비디오 카메라용의 직시(直視)형 표시장치로서의 수요도 증가하고 있다.
여기서, 종래의 액티브 매트릭스형 표시장치의 화소 매트릭스 회로의 구성의 개략을 도 2(A) 및 도 2(B)에 나타낸다. 또한, 화소 매트릭스 회로란 액정에 인가되는 전계(電界)를 제어하기 위한 박막트랜지스터(TFT)를 매트릭스 형태로 배치한 회로이고, AM-LCD의 화상 표시 영역을 구성한다.
도 2(A)에 나타낸 것은 화소 매트릭스 회로를 상면에서 본 도면이다. 여기서는 수평방향으로 설치된 다수의 게이트 선(201)과 수직방향으로 설치된 다수의 소스 선(202)으로 둘러싸인 영역이 화소 영역이 된다. 그리고, 다수의 게이트 선(201) 및 다수의 소스 선(202)의 각 교차부에는 각각 TFT(203)가 형성되어 있다. 또한, 각각의 TFT에는 화소 전극(204)이 접속되어 있다.
따라서, 화소 매트릭스 회로는 다수의 게이트 선(201) 및 다수의 소스 선(202)으로 둘러싸여 매트릭스 형태로 형성된 다수의 화소 영역으로 이루어지고, 각각의 화소 영역에는 TFT(203)와 화소 전극(204)이 설치된 구성으로 되어 있다.
또한, 화소 매트릭스 회로의 단면 구조를 도 2(B)에 나타낸다. 도 2(B)에서, 부호 205는 절연 표면을 가진 기판, 부호 206 및 207은 기판(205)상에 형성된 화소 TFT이고, 도 2(A)의 TFT(203)에 상응한다.
또한, 화소 TFT(206, 207)에는 각각 화소 전극(208, 209)이 접속되어 있다. 이 화소 전극(208, 209)은 도 2(A)의 화소 전극(204)에 상응한다. 이 화소 전극(208, 209)은 통상적으로 1장의 금속 박막을 패터닝하여 얻어진다.
따라서, 종래 구조의 화소 매트릭스 회로는 화소 전극들 사이에 전극 경계부(이하, 간단히 경계부라고 부른다)(210, 211)가 반드시 존재한다. 즉, 필연적으로 화소 전극의 막 두께 만큼에 상당하는 단차(段差)가 형성되게 되는 것이다. 이러한 단차에서는 액정재료의 배향 불량이 발생하여 표시 화상이 흐트러진다. 또한, 단차부에서의 입사광의 난반사가 콘트라스트를 저하시키거나 광의 이용 효율을 저하시키는 원인이 된다.
또한, 도 2(B)로부터도 명확한 바와 같이, 반도체 소자나 각 배선의 교차부의 위쪽에서는 그의 형상을 반영한 상태로 화소 전극(208, 209)이 형성된다. 이러한 단차도 상기 문제를 일으키는 원인이 된다.
특히, 프로젝터 등에 이용하는 투사형 표시장치는 1 내지 2 인치 정도의 매우 고정밀한 소형 표시장치를 확대 투영하기 때문에 상술한 문제가 현저하게 나타나게 된다.
이상과 같은 문제에 대하여, 종래는 블랙 마스크(또는 블랙 매트릭스)에 의해 화상 흐트러짐 영역을 차폐하여 콘트라스트 비(比)를 높였다. 또한, 최근에는 소자의 미세화가 진행되고, 높은 개구율을 목적으로 한 차폐 영역의 제어성이 요구되고 있기 때문에 TFT측 기판에 블랙 마스크를 설치하는 구성이 주류를 이루게 되었다.
그러나, TFT측 기판에 블랙 마스크를 설치하는 구성으로 한 경우, 패터닝 공정의 증가, 기생용량의 증가, 개구율의 저하 등의 문제가 발생하게 된다. 따라서, 상기한 여러 문제를 일으키지 않고 콘트라스트 비를 확보하는 기술이 요구되고 있다.
본 발명은 상기 문제점을 해결하고, 간단한 수단에 의해 매우 고정밀한 액티브 매트릭스형 표시장치를 형성하기 위한 수단을 개시하는 것이다.
본 명세서에서 개시하는 발명의 구성은,
절연 표면을 가진 기판 상에 형성된 절연막을 평탄화하는 공정,
상기 절연막 상에 다수의 전극을 형성하는 공정,
상기 다수의 전극을 덮는 절연층을 형성하는 공정, 및
상기 다수의 전극의 표면 및 상기 절연층의 표면을 양 표면이 동일 평면을 이루도록 평탄화하여, 상기 다수의 전극의 경계부를 상기 절연층으로 매립하는 공정을 적어도 포함하는 것을 특징으로 한다.
또한, 다른 발명의 구성은,
제1 기판 및 투광성을 가진 제2 기판과,
상기 제1 기판과 상기 제2 기판 사이에 끼워진 액정 층을 적어도 포함하는 반도체장치의 제작방법으로서,
상기 제1 기판 상에 형성된 절연막을 평탄화하는 공정,
상기 절연막 상에 스트라이프(stripe) 형상의 전극을 형성하는 공정,
상기 스트라이프 형상의 전극을 덮는 절연층을 형성하는 공정, 및
상기 스트라이프 형상의 전극의 표면 및 상기 절연층의 표면을 양 표면이 동일 평면을 이루도록 평탄화하여, 상기 스트라이프 형상의 전극의 경계부를 상기 절연층으로 매립하는 공정을 적어도 포함하는 것을 특징으로 한다.
또한, 다른 발명의 구성은,
절연 표면을 가진 기판 상에 다수의 반도체 소자를 형성하는 공정,
층간절연막을 형성하는 공정,
상기 층간절연막을 평탄화하는 공정,
상기 층간절연막 상에, 상기 반도체 소자에 전기적으로 접속되는 화소 전극을 형성하는 공정,
상기 화소 전극을 덮는 절연층을 형성하는 공정, 및
상기 화소 전극의 표면 및 상기 절연층의 표면을 양 표면이 동일 평면을 이루도록 평탄화하여, 상기 화소 전극의 경계부를 상기 절연층으로 매립하는 공정을 적어도 포함하는 것을 특징으로 한다.
또한, 다른 발명의 구성은,
매트릭스 형태로 형성된 다수의 반도체 소자 및 그 다수의 반도체 소자 각각에 접속된 다수의 화소 전극을 가진 기판과,
상기 기판 상에 유지된 액정 층을 적어도 포함하는 반도체장치의 제작방법으로서,
층간절연막을 형성하는 공정,
상기 층간절연막을 평탄화하는 공정,
상기 층간절연막 상에, 상기 반도체 소자에 전기적으로 접속되는 화소 전극을 형성하는 공정,
상기 화소 전극을 덮는 절연층을 형성하는 공정, 및
상기 화소 전극의 표면 및 상기 절연층의 표면을 양 표면이 동일 평면을 이루도록 평탄화하여, 상기 화소 전극의 경계부를 상기 절연층으로 매립하는 공정을 적어도 포함하는 것을 특징으로 한다.
또한, 본 명세서에서 개시하는 다른 발명의 구성은,
절연 표면을 가진 기판 상에 형성된 다수의 전극과,
상기 다수의 전극을 덮는 DLC(diamond-like carbon) 막과,
상기 다수의 전극의 경계부에 매립된 절연층을 적어도 가지는 것을 특징으로 한다.
또한, 다른 발명의 구성은,
제1 기판 및 투광성을 가진 제2 기판과,
상기 제1 기판과 상기 제2 기판 사이에 끼워진 액정 층을 적어도 포함하는 반도체장치로서,
상기 제1 기판 및 상기 제2 기판에 형성된 스트라이프 형상의 전극과,
상기 스트라이프 형상의 전극을 덮는 DLC 막과,
상기 스트라이프 형상의 전극의 경계부에 매립된 절연층을 적어도 가지는 것을 특징으로 한다.
또한, 다른 발명의 구성은,
절연 표면을 가진 기판 상에 매트릭스 형태로 형성된 다수의 반도체 소자와,
상기 다수의 반도체 소자 각각에 접속된 다수의 화소 전극을 적어도 가지는 반도체장치로서,
상기 화소 전극을 덮는 DLC 막과,
상기 화소 전극의 경계부에 매립된 절연층을 적어도 가지는 것을 특징으로 한다.
또한, 다른 발명의 구성은,
매트릭스 형태로 형성된 다수의 반도체 소자 및 그 다수의 반도체 소자 각각에 접속된 다수의 화소 전극을 가진 기판과,
상기 기판 상에 유지된 액정 층을 적어도 포함하는 반도체장치로서,
상기 화소 전극을 덮는 DLC 막과,
상기 화소 전극의 경계부에 매립된 절연층을 적어도 가지는 것을 특징으로 한다.
또한, 상기 구성을 얻기 위한 발명의 구성은,
절연 표면을 가진 기판 상에 다수의 전극을 형성하는 공정,
상기 다수의 전극의 표면을 덮는 DLC 막을 형성하는 공정,
상기 DLC 막 상에 절연층을 형성하는 공정, 및
상기 DLC 막의 표면과 상기 절연층의 표면이 동일 평면을 이루도록 상기 절연층을 평탄화하는 공정을 적어도 포함하는 것을 특징으로 한다.
또한, 다른 발명의 구성은,
제1 기판 및 투광성을 가진 제2 기판과,
상기 제1 기판과 상기제 2 기판 사이에 끼워진 액정 층을 적어도 포함하는 반도체장치의 제작방법으로서,
상기 제1 기판 상에 스트라이프 형상의 전극을 형성하는 공정,
상기 스트라이프 형상의 전극의 표면을 덮는 DLC 막을 형성하는 공정,
상기 DLC 막 상에 절연층을 형성하는 공정, 및
상기 DLC 막의 표면과 상기 절연층의 표면이 동일 평면을 이루도록 상기 절연층을 평탄화하는 공정을 적어도 포함하는 것을 특징으로 한다.
또한, 다른 발명의 구성은,
절연 표면을 가진 기판 상에 다수의 반도체 소자를 형성하는 공정,
상기 다수의 반도체 소자 각각에 전기적으로 접속되는 다수의 화소 전극을 형성하는 공정,
상기 다수의 화소 전극의 표면을 덮는 DLC 막을 형성하는 공정,
상기 DLC 막 상에 절연층을 형성하는 공정, 및
상기 DLC 막의 표면과 상기 절연층의 표면이 동일 평면을 이루도록 상기 절연층을 평탄화하여, 상기 다수의 화소 전극의 경계부를 상기 절연층으로 매립하는 공정을 적어도 포함하는 것을 특징으로 한다.
또한, 다른 발명의 구성은,
매트릭스 형태로 형성된 다수의 반도체 소자 및 그 다수의 반도체 소자 각각에 접속된 다수의 화소 전극을 가진 기판과,
상기 기판 상에 유지된 액정 층을 적어도 포함하는 반도체장치의 제작방법으로서,
상기 다수의 화소 전극의 표면을 덮는 DLC 막을 형성하는 공정,
상기 DLC 막 상에 절연층을 형성하는 공정, 및
상기 DLC 막의 표면과 상기 절연층의 표면이 동일 평면을 이루도록 상기 절연층을 평탄화하여, 상기 다수의 화소 전극의 경계부를 상기 절연층으로 매립하는 공정을 적어도 포함하는 것을 특징으로 한다.
여기서, DLC란,「Diamond-Like Carbon」(다이아몬드와 닮은 탄소)의 약어(略語)이고, 다이아몬드와 같은 물성(物性)을 나타내는 탄소 또는 탄소를 주성분으로 하는 높은 경도(硬度)의 박막이다. 또한, i-카본이라고도 불리며, sp3 결합을 주체로 하고 있다.
DLC 막의 경도는 비커스(Vickers) 경도로 2,000 ㎏/㎟ 이상으로 높고, 마찰계수도 0.4 이하로 작기 때문에 보호막 또는 윤활막으로서 이용된다. 그러나, 수소 함유량이 과도하게 높아지면 막질(膜質)이 유연해지므로, 본 발명에는 적용할 수 없다.
DLC 막으로서의 특징은 라만 데이터에 현저하게 나타난다. 여기서, 도 18에 본 발명에서 이용하는 DLC 막의 라만 데이터를 나타낸다. 종축은 상대 강도이다. 또한, 광원은 Ar+ 레이저, 레이저빔 직경은 1 ㎛ø, 광원 출력은 1.0 ㎽, 슬릿 폭은 100 ㎛, 적산(積算) 시간은 300초 ×2이고, 실온의 대기 중에서 측정하고 있다.
도 18에 나타낸 바와 같이, DLC 막의 라만 피크는 1,550 ㎝-1 부근에 나타나고, 1,550 ㎝-1 부근을 중심으로 하여 넓은 형상으로 확대되는 라만 분포가 얻어진다. 또한, 라만 분포는 1,550 ㎝-1 부근을 중심으로 하여 비대칭이라는 것도 DLC 막의 특징이다.
다이아몬드의 라만 데이터에서는 1,330 ㎝-1 부근에 가파른 라만 피크가 나타나기 때문에 용이하게 구별된다. 또한, 결정구조가 붕괴되어 유연한 막질로 된 탄소막(DLC 막과는 구별하여 생각한다)은 2개의 라만 피크가 나타나거나, 명확한 라만 피크가 나타나지 않게 되므로 용이하게 구별할 수 있다.
또한, 상기 구성에서, 액정 층이 보유된 상태의 전형적인 예로서는, 다수의 화소 전극을 가진 기판(제1 기판)과 제1 기판에 대향하는 대향 기판(제2 기판) 사이에 액정 층이 끼워져 있는 상태를 말한다. 또한, 액정 층으로서 PDLC(폴리머 분산형 액정)를 사용하는 경우, 액정 층 자체가 고체화하기 때문에 제2 기판을 필요로 하지 않는 경우도 있을 수 있다.
또한, 반도체 소자로서는 박막트랜지스터(TFT)가 대표적이나, 그밖에도 절연 게이트형 전계효과 트랜지스터(IGFET), 박막 다이오드, MIM(금속-절연물-금속) 소자, 배리스터(varistor) 소자 등일 수도 있다.
여기서는, 도 1 및 도 10을 이용하여 본 발명에 대해 간단히 설명한다.
도 1(A)에서, 부호 101은 절연 표면을 가진 기판, 102는 기판(101)상에 형성된 제1 화소 TFT, 103은 제2 화소 TFT이다. 또한, 제1 및 제2 화소 TFT(102, 103)는 층간절연막(104)으로 덮여 있다. 층간절연막(104)은 나중에 형성되는 화소 전극과 TFT를 전기적으로 절연하기 위한 절연막이다.
본 발명의 제1 특징은, 미리 층간절연막(104)을 두껍게 퇴적해 두고, 평탄화 공정(특히 기계적 연마에 의한 평탄화)을 실시하는 것에 있다. 이 층간절연막(104)의 연마 공정은 나중에 화소 전극을 형성함에 있어서 중요한 역할을 한다. 또한, 도 1(A)에서, 부호 105로 나타내는 점선은, 연마 공정 전의 층간절연막(104)의 형상을 나타내고 있고, 기계적 연마 공정에 의해 층간절연막(104)의 요철(凹凸)이 평탄화되는 것을 나타내고 있다.
또한, 기계적 연마로서는 대표적으로는 CMP(화학기계 연마) 기술을 들 수 있다. CMP 기술은 약액에 의한 화학적 에칭과 연마재(숫돌 가루)에 의한 기계적 연마에 의해 박막 표면을 평탄화하는 기술이다.
또한, 기계적 연마 이외에도 드라이 에칭법을 이용한 에치백(etch-back) 기술을 이용할 수도 있다. 에치백 기술은 평탄도의 면에서는 CMP 기술보다 뒤떨어져 보이나, 특별히 장치의 증설을 필요로 하지 않는 점, 처리 중에 입자(티끌)를 발생하지 않는 점 등의 이점을 가진다.
다음에, 평탄화된 층간절연막(104)상에 금속 박막(도시되지 않음)을 성막하고, 패터닝을 행하여 화소 전극(106, 107)을 형성한다. 본 발명에서는 층간절연막(104)이 평탄화되어 있기 때문에, 형성된 화소 전극(106, 107)은 매우 평탄한 표면을 가진다.(도 1(B))
화소 전극(106, 107)은 각각 화소 TFT(102, 103)와 콘택트 홀을 통하여 접속된다. 또한, 화소 전극(106, 107)은 절연층(108)으로 덮여 있다. 이때, 절연층(108)을 두껍게 퇴적함으로써 경계부(109, 110)는 완전하게 매립된 상태로 된다.
그리고, 본 발명의 제2 특징은, 절연층(108)에 대하여 기계적 연마를 행하여 경계부(109, 110)에만 절연층(108)을 잔존시키는 것에 있다. 그리고, 이 공정에 의해 도 1(C)에 나타낸 바와 같은 상태로 매립 절연층(112, 113)을 형성한다. 또한, 도 1(B)에서 부호 111로 나타내는 점선은, 연마 공정 전의 절연층(108)의 형상을 나타내고 있고, 기계적 연마 공정에 의해 절연층(108)이 깎여 나가는 모습을 나타내고 있다.
이와 같이 하여 절연층(108)을 연마해 나가면, 결국 화소 전극(106, 107)의 표면이 나타난다. 이 상태에서 연마를 중단하여도 도 1(C)에 나타낸 상태를 얻을 수는 있지만, 다시 연마를 진행시켜 화소 전극 표면도 동시에 평탄화하는 것이 효과적이다. 이 경우, 연마 처리 조건을 적절히 변경(숫돌 가루를 미세하게 하는 등)하여 화소 전극 표면이 가장 바람직한 상태를 이루도록 하는 것이 좋다.
도 1(C)에 나타낸 바와 같은 최종적인 상태에서는, 화소 전극들 사이에 형성되는 경계부(109, 110)는 완전하게 매립 절연층(112, 113)으로 매립된 상태로 된다. 이때, 화소 전극(106, 107)의 표면과 매립 절연층(112, 113)의 표면은 동일 평면을 이루고 있다.
이때, 전술한 바와 같이 본 발명의 제1 특징으로 한 층간절연막(104)의 연마 공정이 중요한 역할을 하고 있다. 이것에 대해 이하에 설명한다.
예를 들어, 층간절연막(104)의 연마 공정을 행하지 않은 경우, 부호 105로 나타내는 형상이 그대로 화소 전극(106, 107) 및 절연층(108)의 형상에 반영되게 된다. 또한, 경계부(109, 110)는 일반적으로 개구율을 증가시키기 위해 필연적으로 TFT 상(소스 배선 상)에 형성된다. 그러므로, 경계부(109, 110)는 실질적인 화소 전극 면(TFT 또는 배선과 겹치지 않는 가장 평탄한 면)보다 높은 위치에 형성된다.
따라서, 이 상태에서 절연층(108)을 기계적으로 연마해 나가면, 먼저 TFT 상에 위치하는 화소 전극 표면이 가장 빨리 노출된다. 그러므로, 상술한 실질적인 화소 전극 면을 연마할 때는 TFT 상의 화소 전극 및 매립 절연층의 연마가 상당히 진행되어 균일한 연마 처리가 곤란하게 된다.
또한, 층간절연막(104)을 두껍게 퇴적하여 TFT 등에 의한 요철을 평탄화하는 것도 생각할 수 있으나, 층간절연막(104)을 성막하기만 한 것에서는 반드시 표면에 곡절(曲折) 등의 요철이 상당히 존재한다. 그 경우, 곡절을 평탄화하기 위해서는 나중에 형성하는 절연층(108)을 두껍게 형성하고, 기계적 연마 공정도 길게 행할 필요가 있어, 생산성 저하, 발생하는 입자의 증가 등의 문제를 초래하게 된다.
이상과 같이, 화소 전극을 형성하기 전에 미리 기계적 연마 공정에 의해 층간절연막을 평탄화해 두는 것은 매우 효과적인 수단이다. 즉, 본 발명은 도 1(B)에 나타낸 연마 공정에 의해 도 1(C)에 나타낸 상태를 얻는 것이 최대의 목적이나, 도 1(B)에 나타낸 연마 공정을 효율적으로 행하기 위해서 도 1(A)에 나타낸 연마 공정을 실행하는 것에 특징이 있다.
그리고, 도 1(C)에 나타낸 바와 같이 화소 전극들 사이의 틈(경계부)을 매립절연층에 의해 매립하여 불필요한 단차를 배제한다. 이와 같이 함으로써 종래와 같은 액정재료의 배향 불량 또는 단차부에서의 광의 난반사 등의 문제를 일으키지 않는 매우 고정밀한 액티브 매트릭스형 표시장치를 얻을 수 있다.
다음에, 본 발명의 다른 양태에 대하여 설명한다. 도 10(A)에서, 부호 1001은 절연 표면을 가진 기판, 1002 및 1003은 기판(1001) 상에 형성된 화소 TFT이다. 또한, 화소 TFT(1002, 1003)상에는 층간절연막(1004)을 사이에 두고 화소 전극(1005, 1006)이 형성되어 있다. 화소 전극(1005, 1006)은 각각 화소 TFT(1002, 1003)와 전기적으로 접속되고, 화소 전극끼리는 경계부(1007, 1008)에서 전기적으로 절연되어 있다.
여기서 본 발명의 특징은 화소 전극(1005, 1006)을 덮도록 하여 10∼50 ㎚ 두께의 DLC(다이아몬드와 닮은 탄소) 막(1009)을 형성하는 점에 있다. 도 10(A)의 상태가 얻어진 후, 화소 전극(1005, 1006)상에 화소 전극의 경계부(1007, 1008)를 매립하기 위한 절연층(1010)을 형성한다. 또한, 절연층(1010)으로서 차광성을 가진 박막(광흡수층 등)을 사용하면 블랙 마스크로서 기능시킬 수 있다.
다음에, 도 10(B)에 나타낸 바와 같은 상기 절연층(1010)의 평탄화 공정을 행한다. 전형적으로는 기계적 연마에 의해 평탄화하는 방법이 효과적이다. 또한, 기계적 연마로서는 대표적으로는 CMP(화학기계 연마) 기술을 들 수 있다. CMP 기술은 약액에 의한 화학적 에칭과 연마재(숫돌 가루)에 의한 기계적 연마에 의해 박막 표면을 평탄화하는 기술이고, 뛰어난 평탄면을 얻을 수 있다.
또한, 기계적 연마 이외에도 드라이 에칭법을 이용한 에치백 기술을 이용할 수도 있다. 에치백 기술은 평탄도의 면에서는 CMP 기술보다 뒤떨어져 보이나, 특별히 장치의 증설을 필요로 하지 않는 점, 처리 중에 입자(먼지)를 발생하지 않는 점 등의 이점을 가진다.
본 발명에서는, 절연층(1010)을 연마해 나가면, 결국 DLC 막(1009)의 표면이 나타난다. 이때, DLC 막(1009)은 매우 높은 경도를 가지고 있기 때문에, 기계적 연마 과정의 진행은 여기서 멈춘다. 즉, DLC 막(1009)이 노출된 시점에서 평탄화 공정이 완료된다.
그러므로, 상기 평탄화 공정에 의해 도 10(C)에 나타낸 바와 같은 상태로 매립 절연층(1011, 1012)이 형성된다. 또한, 도 10(B)에서 점선으로 나타내고 있는 것은 연마 공정 전의 절연층(1010)의 형상을 나타내고 있고, 기계적 연마 공정에 의해 절연층(1010)이 깎여 나가는 모습을 나타내고 있다.
도 10(C)에 나타낸 바와 같은 최종적인 상태에서는, 화소 전극들 사이에 형성되는 경계부(1007, 1008)는 완전히 매립 절연층(1011, 1012)으로 매립된 상태로 된다. 이때, 화소 전극(1005, 1006)의 표면과 매립 절연층(1011, 1012)의 표면은 동일 평면을 이루고 있다.
이상과 같이, 본 발명에 의해 화소 전극들 사이의 경계부는 매립 절연층에 의해 매립되어 불필요한 단차가 배제된다. 이와 같이 함으로써 종래와 같은 액정재료의 배향 불량 또는 단차부에서의 광의 난반사 등의 문제를 일으키지 않는 매우 고정밀한 액티브 매트릭스형 표시장치를 얻을 수 있다.
[실시예 1]
본 실시예에서는 본 발명을 이용하여 반사형 LCD의 화소 매트릭스 회로를 제작하는 공정 예를 도 3 및 도 4를 이용하여 설명한다. 또한, 본 발명은 화소의 평탄화에 관한 기술이기 때문에, TFT 구조 자체가 본 실시예에 한정되는 것은 아니다.
먼저, 절연 표면을 가진 기판(301)을 준비한다. 본 실시예에서는 유리 기판 상에 하지막으로서 산화규소막을 형성한다. 기판(301)상에는 결정성 규소막으로 이루어진 활성층(302∼304)을 형성한다. 또한, 본 실시예에서는 3개의 TFT만을 기재하게 되나, 실제로는 100만개 이상의 TFT가 화소 매트릭스 회로 내에 형성된다.
본 실시예에서는 비정질 규소막을 열 결정화시켜 결정성 규소막을 얻고 있다. 그리고, 그 결정성 규소막을 통상적으로 포토리소그래피 공정으로 패터닝하여 활성층(302∼304)을 얻는다. 또한, 본 실시예에서는 결정화에 있어서 결정화를 조장하는 촉매원소(니켈)를 첨가하고 있다. 이 기술에 대해서는 일본국 공개특허공고 평7-130652호 공보에 상세히 기재되어 있다.
다음에, 게이트 절연막(305)으로서 150 ㎚ 두께의 산화규소막을 형성하고, 그 위에 0.2 wt%의 스칸듐을 함유시킨 알루미늄막(도시되지 않음)을 성막하고, 패터닝에 의해 게이트 전극의 원형(原型)이 되는 섬 형상 패턴을 형성한다.
그리고, 본 실시예에서는 일본국 공개특허공고 평7-135318호 공보에 기재된 기술을 이용한다. 또한, 상세한 설명은 상기 공보를 참고로 하면 좋다.
먼저, 상기 섬 형상 패턴 상에 패터닝에서 사용한 레지스트 마스크를 남긴 채 3% 수산 수용액 중에서 양극산화를 행한다. 이때, 백금 전극을 음극으로 하여 2∼3 ㎷의 화성(化成) 전류를 흐르게 하고, 도달 전압은 8 V로 한다. 이렇게 하여, 다공질 상태의 양극산화막(306∼308)이 형성된다.
그 후, 레지스트 마스크를 제거한 후에 3% 주석산의 에틸렌 글리콜 용액을 암모니아수로 중화한 용액 중에서 양극산화를 행한다. 이때, 화성 전류는 5∼6 ㎷로 하고, 도달 전압은 100 V로 하면 좋다. 이렇게 하여, 치밀한 양극산화막(309∼311)이 형성된다.
그리고, 상기 공정에 의해 게이트 전극(312∼314)이 획정(劃定)된다. 또한, 화소 매트릭스 회로에서는 게이트 전극의 형성과 동시에 1라인마다 각각의 게이트 전극을 접속하는 게이트 선도 형성되어 있다.(도 3(A))
다음에, 게이트 전극(312∼314)을 마스크로 하여 게이트 절연막(305)을 에칭한다. 에칭은 CF4 가스를 사용한 드라이 에칭법에 의해 행한다. 이것에 의해, 부호 315 내지 317로 나타내는 것과 같은 형상의 게이트 절연막이 형성된다.
그리고, 이 상태에서 일 도전성을 부여하는 불순물 이온을 이온 주입법 또는 플라즈마 도핑법에 의해 첨가한다. 이 경우, 화소 매트릭스 회로를 N형 TFT로 구성하려면 P(인) 이온을, P형 TFT로 구성하려면 B(붕소) 이온을 첨가할 수 있다.
또한, 상기 불순물 이온의 첨가 공정은 2번으로 나누어 행한다. 첫 번째는 80 keV 정도의 높은 가속전압으로 행하고, 게이트 절연막(315∼317)의 단부(돌출부) 아래에 불순물 이온의 피크가 오도록 조절한다. 그리고, 두 번째는 5 keV 정도의 낮은 가속전압으로 행하고, 게이트 절연막(315∼317)의 단부(돌출부) 아래에는 불순물 이온이 첨가되지 않도록 조절한다.
이렇게 하여, TFT의 소스 영역(318∼320), 드레인 영역(321∼323), 저농도 불순물 영역(LDD 영역이라고도 불린다)(324∼326), 채널 형성 영역(327∼329)이 형성된다.(도 3(B))
이때, 소스/드레인 영역은 300∼500 Ω/□의 시트 저항이 얻어지는 정도로 불순물 이온을 첨가하는 것이 바람직하다. 또한, 저농도 불순물 영역은 TFT의 성능에 맞추어 최적화를 행할 필요가 있다. 그리고, 불순물 이온의 첨가 공정이 종료된 후, 열처리를 행하여 불순물 이온의 활성화를 행한다.
다음에, 제1 층간절연막(330)으로서 산화규소막을 400 ㎚의 두께로 형성하고, 그 위에 소스 전극(331∼333), 드레인 전극(334∼336)을 형성한다.(도 3(C))
다음에, 제2 층간절연막(337)으로서 산화규소막을 0.5∼1 ㎛의 두께로 형성한다. 또한, 고밀도 플라즈마 소스 등을 이용하여 치밀한 산화규소막을 형성하면, 나중의 CMP 연마 시의 평탄도가 향상되기 때문에 바람직하다. 또한, CMP 연마의 조건만 최적화하면 제2 층간절연막(337)으로서 유기성 수지막을 사용할 수도 있다. 유기성 수지막으로서는, 폴리이미드, 폴리아미드, 폴리이미드아미드, 아크릴 등을 사용할 수 있다.
그리고, 제2 층간절연막(337)을 형성한 후, 1회째의 CMP 연마 공정을 행한다. 이 공정에 의해 제2 층간절연막(337)은 평탄화되어, 요철이 없는 평탄면을 얻을 수 있다.(도 3(D))
다음에, 1 wt%의 티탄을 첨가한 알루미늄막을 100 ㎚의 두께로 성막하고, 패터닝에 의해 화소 전극(338∼340)을 형성한다. 물론, 다른 금속 재료를 이용해도 상관없다.
다음에, 화소 전극(338∼340)을 덮는 절연층(341)을 형성한다. 또한, 본 실시예와 같이 소스 배선(331∼333)상에 경계부가 형성되도록 화소 전극을 형성하면, 소스 배선(331∼333)이 블랙 마스크로서 기능하기 때문에 절연층(341)이 투광성이어도 상관없다.
그러나, 보다 확실한 차광 기능을 확보하기 위해서, 절연층(341)으로서는 흑색 안료 또는 카본을 분산시킨 유기성 수지막(PSG 등의 용액 도포계 산화규소막을 사용할 수도 있다) 등과 같이 차광성을 가진 절연막을 사용하는 것이 바람직하다. 이렇게 함으로써 소스 배선이 가늘어진 경우나 비스듬한 방향으로부터의 광에 대해서도 확실한 차광 기능을 행할 수 있다.
또한, 사용하는 액정재료보다도 가능한 한 비유전율이 낮은 재료를 사용함으로써, 화소 전극들 사이에서의 횡방향 전계의 형성을 제어할 수도 있다.
이렇게 하여, 도 4(A)에 나타낸 상태가 얻어진다. 도 4(A)에 나타낸 상태가 얻어진 후, 2회째의 CMP 연마 공정을 행하여, 화소 전극(338∼340)의 틈에 매립된 매립 절연층(342∼344)을 형성한다. 이때, 화소 전극(338∼340)의 표면과 매립 절연층(342∼344)의 표면이 거의 일치하므로, 뛰어난 평탄면을 얻을 수 있다.(도 4(B))
이 상태를 상면에서 본 도면을 도 6에 나타낸다. 도 6은 화소 매트릭스 회로에 주목한 간략도(簡略圖)이고, 도 4(B)의 구조는 도 6의 A-A'선에 따른 단면도에 상당한다. 또한, 도 6의 각 부호는 도 4(A) 및 도 4(B)에서 사용한 부호에 대응하고 있다.
도 6에 나타낸 바와 같이, 화소 전극은 매트릭스 형태로 배치되고, 그의 틈(경계부)이 매립 절연층(342∼344)으로 매립된다. 따라서, 매립 절연층(342∼344) 각각에 부호가 붙어 있으나, 실제로는 매트릭스 형태로 일체화하고 있다.
이상과 같이 하여, 화소 매트릭스 회로가 완성된다. 실제로는 화소 TFT를 구동하는 구동회로 등도 동일 기판 상에 동시에 형성된다. 이러한 기판은 통상 TFT측 기판 또는 액티브 매트릭스 기판이라고 불린다. 본 명세서 중에서는 액티브 매트릭스 기판을 제1 기판이라 부르기로 한다.
제1 기판이 완성된 후, 투광성 기판(345)에 대향 전극(346)을 형성한 대향 기판(본 명세서 중에서는 이 기판을 제2 기판이라 부르기로 한다)을 접합시키고, 그들 사이에 액정 층(347)을 끼운다. 이렇게 하여, 도 4(C)에 나타낸 바와 같은 반사형 LCD가 완성된다.
또한, 이 셀 조합 공정은 공지의 방법에 따라서 행하면 좋다. 그리고, 액정 층에 2색성 색소를 분산시키거나, 대향 기판에 컬러 필터를 설치할 수도 있다. 그러한 액정 층의 종류, 컬러 필터의 유무 등은 어떠한 모드로 액정을 구동하느냐에 따라 변화하기 때문에 실시자가 적절히 결정할 수 있다.
[실시예 2]
본 실시예에서는 본 발명을 이용하여 투과형 LCD의 화소 매트릭스 회로를 제작하는 공정 예를 도 5를 이용하여 설명한다. 또한, 도중까지는 실시예 1에 나타낸 반사형 LCD의 제작공정과 동일하므로, 여기서는 다른 점에 대해서만 설명한다.
도 3(D)에 나타낸 바와 같은 1회째의 CMP 연마 공정이 종료한 후, 도 5에 나타낸 바와 같이 화소 전극(501, 502)을 형성한다. 본 실시예에서는 화소 전극(501, 502)의 재료로서 투명 도전막(ITO, SnO2 등)을 사용한다. 또한, 이때, 화소 전극(501, 502)은 TFT 상에 겹치지 않도록 형성해 둔다.
다음에, 화소 전극(501, 502)을 덮는 절연층(503)을 형성한다. 또한, 본 실시예에서는 절연층(503)으로서 흑색 안료를 분산시킨 폴리이미드 등을 사용한다. 투과형의 경우, TFT의 활성층도 차광할 필요가 있기 때문에, 차광성을 가진 절연막을 사용하는 것이 바람직하다.(도 5(A))
다음에, 2회째의 CMP 연마 공정을 행하여, 화소 전극(501, 502)과 동일 평면을 이루는 매립 절연층(504, 505)을 형성한다.(도 5(B))
이 상태를 상면에서 본 도면을 도 7에 나타낸다. 도 7은 화소 매트릭스 회로에 주목한 간략도이고, 도 5(B)의 구조는 도 7의 A-A'선에 따른 단면도에 상당한다. 또한, 도 7의 각 부호는 도 5(A) 및 도 5(B)에서 사용한 부호에 대응하고 있다.
도 7에 나타낸 바와 같이, 다수의 화소 전극은 매트릭스 형태로 배치되고, 그 경계부가 일체화한 매립 절연층으로 매립된다. 또한, 본 실시예에서는, 매립 절연층이 TFT 상에도 형성되기 때문에, 활성층에 광이 닿아 저항이 변화하는 것을 제어하는 효과도 얻을 수 있다.
이상과 같이 하여, 투과형 LCD의 TFT측 기판이 완성된다. TFT측 기판이 완성된 후, 통상의 셀 조합 공정에 의해 투광성 기판(506)과 대향 전극(507)으로 이루어진 대향 기판과 TFT측 기판 사이에 액정 층(508)을 끼운다. 이렇게 하여 도 5(C)에 나타낸 바와 같은 투과형 LCD가 완성된다.
또한, 본 실시예에서, 화소 전극(501, 502) 자체를 기계적으로 연마하여 평탄화하는 것도 효과적이다. 그때, 직시형 표시장치로 할 경우는 미세한 요철을 가진 표면 상태로 하고, 투사형 표시장치로 할 경우는 표면을 경면(鏡面) 상태로 하는 것이 바람직하다.
[실시예 3]
실시예 1에서 나타낸 제작공정에서는, 제2 층간절연막(337) 및 매립용 절연층(341)만을 평탄화하는 예를 나타냈다. 그러나, 본 발명에서는 제1 층간절연막(330)에 대하여 평탄화 공정을 행하여도 상관없다.
또한, 층간절연막을 적층 구조로 구성하는 경우에, 각 층의 형성마다 평탄화 공정을 행할 수도 있다.
본 발명은, 화소 전극을 형성하기 전에 충분한 평탄도를 확보해 두고, 다시 화소 전극을 매립 절연층으로 매립함으로써 화소 전극 표면의 평탄도도 높이고 있다. 따라서, 평탄화 공정의 횟수가 많은 것은 아무런 문제가 되지 않으며, 오히려 바람직하다.
[실시예 4]
본 실시예에서는, 액티브 매트릭스 구동을 행하기 위한 반도체 소자로서, 실시예 1에서 나타낸 TFT와는 다른 구조의 TFT를 이용하는 경우의 예에 대하여 설명한다. 또한, 본 실시예에서 설명하는 구조의 TFT는 실시예 2에 대해서도 용이하게 적용할 수 있다.
실시예 1에서는 대표적인 탑(top) 게이트형 TFT인 동평면형(coplaner) TFT를 일례로서 기재했으나, 보텀(bottom) 게이트형 TFT이어도 상관없다. 도 8에 나타낸 것은 보텀 게이트형 TFT의 대표예인 역스태거형 TFT를 사용한 예이다.
도 8에서, 부호 801은 유리 기판, 802 및 803은 게이트 전극, 804는 게이트 절연막, 805 및 806은 활성층이다. 활성층(805, 806)은 의도적으로 불순물을 첨가하지 않은 규소막으로 구성된다.
또한, 부호 807 및 808은 소스 전극, 909 및 810은 드레인 전극이고, 811 및 812는 채널 스톱퍼(또는 에칭 스톱퍼)가 되는 질화규소막이다. 즉, 활성층(805, 806) 중에서 채널 스톱퍼(811, 812) 아래에 위치하는 영역이 실질적으로 채널 형성 영역으로서 기능한다.
이상에서 설명한 것이 역스태거형 TFT의 기본 구조이다. 본 실시예에서는, 이러한 역스태거형을 유기성 수지막으로 이루어진 층간절연막(813)으로 덮어 평탄화하고, 그 위에 화소 전극(814, 815)을 형성하는 구성을 취한다. 물론, 화소 전극들 사이의 틈은 본 발명을 이용하여 매립 절연층(816, 817)에 의해 매립된다.
다음에, 본 발명의 반도체 소자로서의 절연 게이트형 전계효과 트랜지스터(IGFET)를 형성한 경우의 예에 대하여 설명한다. 그리고, IGFET는 MOSFET라고도 불리며, 실리콘 웨이퍼 상에 형성된 트랜지스터를 가리킨다.
도 9에서, 부호 901은 반도체 기판, 902 및 903은 소스 영역, 904 및 905는 드레인 영역이다. 소스/드레인 영역은 이온 주입에 의해 불순물을 첨가하고, 열 확산시킴으로써 형성될 수 있다. 또한, 부호 906은 소자 분리용 산화물이고, 통상의 LOCOS 기술을 이용하여 형성될 수 있다.
다음에, 부호 907은 게이트 절연막, 908 및 909는 게이트 전극, 910은 제1 층간절연막, 911 및 912는 소스 전극, 913 및 914는 드레인 전극이다. 그 위를 제2 층간절연막(915)으로 평탄화하고, 그 평탄면 상에 화소 전극(916, 917)을 형성한다. 화소 전극들 사이의 틈은 본 발명을 이용하여 매립 절연층(918, 919)에 의해 매립된다.
또한, 본 실시예에서 나타낸 IGFET, 탑 게이트형 또는 보텀 게이트형 TFT 이외에도, 박막 다이오드, MIM 소자, 배리스터 소자 등을 사용한 액티브 매트릭스 표시장치에 대해서도 본 발명을 적용할 수 있다.
이상, 본 실시예에 나타낸 바와 같이, 본 발명은 모든 구조의 반도체 소자를 사용한 반사형 LCD 또는 투과형 LCD에 적용할 수 있다.
특히, 반사형 LCD는 반도체 소자 상을 평탄화하여 그 위에 화소 전극을 형성함으로써, 화소 면적을 최대한으로 활용할 수 있는 이점을 가진다. 본 발명은 그 이점을 더욱 효과적으로 이용하는데 유효한 기술이다. 그러므로, 본 발명을 이용한 반사형 LCD는 높은 해상도와 높은 개구율을 실현할 수 있다.
[실시예 5]
본 실시예에서는 본 발명을 이용하여 반사형 LCD의 화소 매트릭스 회로를 제작하는 공정 예를 도 11 및 도 12를 이용하여 설명한다. 또한, 본 발명은 화소의 평탄화에 관한 기술이기 때문에, TFT 구조 자체가 본 실시예에 한정되는 것은 아니다.
먼저, 절연 표면을 가진 기판(1101)을 준비한다. 본 실시예에서는 유리 기판 상에 하지막으로서 산화규소막을 형성한다. 기판(1101)상에는 결정성 규소막으로 이루어진 활성층(1102∼1104)을 형성한다. 또한, 본 실시예에서는 3개의 TFT만을 기재하게 되나, 실제로는 100만개 이상의 TFT가 화소 매트릭스 회로 내에 형성된다.
본 실시예에서는 비정질 규소막을 열 결정화시켜 결정성 규소막을 얻고 있다. 그리고, 그 결정성 규소막을 통상적으로 포토리소그래피 공정으로 패터닝하여 활성층(1102∼1104)을 얻는다. 또한, 본 실시예에서는 결정화에 있어서 결정화를 조장하는 촉매원소(니켈)를 첨가하고 있다. 이 기술에 대해서는 일본국 공개특허공고 평7-130652호 공보에 상세히 기재되어 있다.
다음에, 게이트 절연막(1105)으로서 150 ㎚ 두께의 산화규소막을 형성하고, 그 위에 0.2 wt%의 스칸듐을 함유시킨 알루미늄막(도시되지 않음)을 성막하고, 패터닝에 의해 게이트 전극의 원형이 되는 섬 형상 패턴을 형성한다.
그리고, 본 실시예에서는 일본국 공개특허공고 평7-135318호 공보에 기재된 기술을 이용한다. 또한, 상세한 설명은 상기 공보를 참고로 하면 좋다.
먼저, 상기 섬 형상 패턴 상에 패터닝에서 사용한 레지스트 마스크를 남긴 채 3% 수산 수용액 중에서 양극산화를 행한다. 이때, 백금 전극을 음극으로 하여 2∼3 ㎷의 화성(化成) 전류를 흐르게 하고, 도달 전압은 8 V로 한다. 이렇게 하여, 다공질의 양극산화막(1106∼1108)이 형성된다.
그 후, 레지스트 마스크를 제거한 후에 3% 주석산의 에틸렌 글리콜 용액을 암모니아수로 중화한 용액 중에서 양극산화를 행한다. 이때, 화성 전류는 5∼6 ㎷로 하고, 도달 전압은 100 V로 하면 좋다. 이렇게 하여, 치밀한 양극산화막(1109∼1111)이 형성된다.
그리고, 상기 공정에 의해 게이트 전극(1112∼1114)이 획정된다. 또한, 화소 매트릭스 회로에서는 게이트 전극의 형성과 동시에 1라인마다 각각의 게이트 전극을 접속하는 게이트 선도 형성되어 있다.(도 11(A))
다음에, 게이트 전극(1112∼1114)을 마스크로 하여 게이트 절연막(1105)을 에칭한다. 에칭은 CF4 가스를 사용한 드라이 에칭법에 의해 행한다. 이것에 의해, 부호 1115∼1117로 나타내는 것과 같은 형상의 게이트 절연막이 형성된다.
그리고, 이 상태에서 일 도전성을 부여하는 불순물 이온을 이온 주입법 또는 플라즈마 도핑법에 의해 첨가한다. 이 경우, 화소 매트릭스 회로를 N형 TFT로 구성하려면 P(인)이온을, P형 TFT로 구성하려면 B(붕소)이온을 첨가할 수 있다.
또한, 상기 불순물 이온의 첨가 공정은 2번으로 나누어 행한다. 첫 번째는 80 keV 정도의 높은 가속전압으로 행하고, 게이트 절연막(1115∼1117)의 단부(돌출부) 아래에 불순물 이온의 피크가 오도록 조절한다. 그리고, 두 번째는 5 keV 정도의 낮은 가속전압으로 행하고, 게이트 절연막(1115∼1117)의 단부(돌출부) 아래에는 불순물 이온이 첨가되지 않도록 조절한다.
이렇게 하여, TFT의 소스 영역(1118∼1120), 드레인 영역(1121∼1123), 저농도 불순물 영역(LDD 영역이라고도 불린다)(1124∼1126), 채널 형성 영역(1127∼1129)이 형성된다.(도 11(B))
이때, 소스/드레인 영역은 300∼500 Ω/□의 시트 저항이 얻어지는 정도로 불순물 이온을 첨가하는 것이 바람직하다. 또한, 저농도 불순물 영역은 TFT의 성능에 맞추어 최적화를 행할 필요가 있다. 그리고, 불순물 이온의 첨가 공정이 종료한 후 열처리를 행하여 불순물 이온의 활성화를 행한다.
다음에, 제1 층간절연막(1130)으로서 산화규소막을 400 ㎚의 두께로 형성하고, 그 위에 소스 전극(1131∼1133), 드레인 전극(1134∼1136)을 형성한다.(도 11(C))
다음에, 제2 층간절연막(1137)으로서 산화규소막을 0.5∼1 ㎛의 두께로 형성한다. 또한, 제2 층간절연막(1137)으로서 유기성 수지막을 사용할 수도 있다. 유기성 수지막으로서는, 폴리이미드, 폴리아미드, 폴리이미드아미드, 아크릴 등을 사용할 수 있다.
그리고, 제2 층간절연막(1137)을 형성한 후, 1 wt%의 티탄을 첨가한 알루미늄막을 100 ㎚의 두께로 성막하고, 패터닝에 의해 화소 전극(1138∼1140)을 형성한다. 물론, 다른 금속 재료를 이용해도 상관없다.
다음에, 화소 전극(1138∼1140)을 덮도록 DLC 막(1141)을 형성한다. DLC 막은 플라즈마 CVD법, ECR 플라즈마 CVD법, 스퍼터링법, 이온빔 스퍼터링법, 이온화 증착법 등의 기상(氣相) 성막법을 이용할 수 있다.
DLC 막을 형성할 때의 원료 가스로서는 탄화수소가 이용된다. 탄화수소로서는 메탄, 에탄, 프로판 등의 포화 탄화수소, 에틸렌, 아세틸렌 등의 불포화 탄화수소를 들 수 있다. 또한, 탄화수소 분자의 수소 중 1개 또는 여러 개가 할로겐 원소로 치환된 할로겐화 탄화수소를 사용할 수도 있다.
또한, 탄화수소 이외에 수소를 첨가하는 것은 효과적이다. 수소를 첨가하면 플라즈마 중에서의 수소 라디칼이 증가하고, 막 중의 여분의 수소를 뽑아 내어, 막질을 향상시키는 효과를 기대할 수 있다. 이때, 전체 가스 유량에 대한 수소 가스 유량의 비율은 30∼90%, 바람직하게는, 50∼70%가 좋다. 이 비율이 지나치게 많으면 성막 속도가 감소하고, 지나치게 적으면 여분의 수소를 뽑아 내는 효과가 사라진다.
또한, 원료 가스를 희석하는 캐리어 가스로서 헬륨을 첨가할 수도 있고, 스퍼터링법의 경우에는 스퍼터링 가스로서 아르곤을 첨가하는 경우도 있다. 또한, 일본국 공개특허공고 평6-208721호 공보에 기재된 바와 같이 13족 내지 15족의 원소를 첨가하는 것도 효과적이다.
또한, 반응 압력은 5∼1,000 mTorr, 바람직하게는, 10∼100 mTorr가 좋다. 고주파 전력은 통상 13.56 ㎒를 사용한다. 이때, 인가하는 RF 전력의 밀도는 0.01∼1 W/㎠, 바람직하게는, 0.05∼0.5 W/㎠로 한다. 또한, 원료 가스의 분해를 조장하기 위해서 2.45 GHz의 마이크로파에 의한 여기(勵起) 효과를 부가하거나, 그 여기 공간에 대하여 875 가우스의 자장(磁場)을 형성하고, 전자 스핀 공명을 이용하는 것도 효과적이다.
본 실시예에서는 플라즈마 CVD장치의 반응 공간에 원료 가스로서 메탄 가스를 50 sccm, 수소 가스 50 sccm를 도입하고, 성막 압력은 10 mTorr, RF 전력은 100 W, 반응 공간의 온도는 실온으로 한다. 또한, 기판 바이어스로서 200 V의 직류 바이어스를 가하고, 플라즈마 중의 입자(이온)가 피(被)형성면 상에 입사하는 것과 같은 전계를 형성함으로써 막질의 치밀화와 경도의 향상을 도모하고 있다.
또한, 본 발명자들의 실험에 의하면, DLC 막을 성막하면 표면의 마찰계수는 중심선 평균 거칠기(Ra)가 10 ㎚의 경우에서도 0.2∼0.4로 되고, 실질적인 마찰계수 0.4보다도 작게 할 수 있다. 또한, 표면의 선동(煽動)을 반복해도 마찰계수의 변화는 거의 없다. 이것은 막 두께가 10 ㎚인 DLC 막에서도, CMP 연마 공정 시에 충분히 스톱퍼로서 기능할 수 있음을 의미하고 있다.
또한, 마찰계수는 DLC 막 두께에 의존성을 가지고, DLC 막 두께가 두꺼워질수록 작아진다. 따라서, DLC 막 두께는 10 ㎚ 이상이면 좋으나, 지나치게 두꺼우면 액정에 인가되는 전계가 약해지기 때문에 10∼50 ㎚ 정도가 좋다.
또한, 반사형 LCD에서는 화소 전극의 표면에 유전체를 형성하여, 반사율을 향상시키는 증반사(增反射) 처리라는 기술이 있다. 이것은, 일반적으로 유전체의 막 두께에 의해 화소 전극의 반사율이 변화하는 현상을 이용한 것으로, 유전체의 막 두께는 입사광의 파장과 상관관계가 있다. 따라서, 본 실시예에서도 DLC 막의 막 두께를 입사광에 따라 최적의 것으로 함으로써 반사율을 높일 수 있다.
또한, DLC 막의 더욱 상세한 성막방법 및 성막장치 등에 대해서는, 본 발명자들에 의한 일본국 공개특허공고 평3-72711호, 일본국 공개특허공고 평 4-27690호, 일본국 공개특허공고 평4-27691호 공보를 참고로 하면 좋다.
이상과 같이 하여 DLC 막(1141)을 형성한 후, 이어서 화소 전극의 경계부(틈)를 매립하기 위한 절연층(1142)을 형성한다. 또한, 본 실시예와 같이 소스 배선(1131∼1133)상에 경계부가 형성되도록 화소 전극을 형성하면, 소스 배선(1131∼1133)이 블랙 마스크로서 기능하므로, 절연층(1142)이 투광성이어도 상관없다.
그러나, 보다 확실한 차광 기능을 확보하기 위해, 절연층(1142)으로서는 흑색 안료 또는 카본을 분산시킨 유기성 수지막(PSG 등의 용액 도포계 산화규소막을 사용할 수도 있다) 등과 같이 차광성을 가진 절연막을 사용하는 것이 바람직하다. 이렇게 함으로써 소스 배선이 가늘어진 경우나 비스듬한 방향으로부터의 광에 대해서도 확실한 차광 기능을 수행할 수 있다.
또한, 사용하는 액정재료보다도 가능한 한 비유전율이 낮은 재료를 사용함으로써, 화소 전극들 사이에서의 횡방향 전계의 형성을 제어할 수도 있다.
이렇게 하여 도 12(A)에 나타낸 상태가 얻어진 후, 절연층(1142)의 평탄화 공정으로서 CMP 연마 공정을 행하고, 화소 전극(1138∼1140)의 틈에 매립 절연층(1143∼1145)을 형성한다.(도 12(B))
이때, 화소 전극(1138∼1140)의 표면과 매립 절연층(1143∼1145)의 표면이 거의 일치하므로, 뛰어난 평탄면을 얻을 수 있다. 또한, 화소 전극(1138∼1140)의 표면은 DLC 막(1141)에 의해 보호되어 있으므로, 필요 이상으로 연마가 진행되는 것을 방지할 수 있다.
이 상태를 상면에서 본 도면을 도 14에 나타낸다. 도 14는 화소 매트릭스 회로에 주목한 간략도이고, 도 12(B)의 구조는 도 14의 A-A'선에 따른 단면도에 상당한다. 또한, 도 14의 각 부호는 도 12(A) 및 도 12(B)에서 사용한 부호에 대응하고 있다.
도 14에 나타낸 바와 같이, 화소 전극은 매트릭스 형태로 배치되고, 그 표면은 DLC 막(1141)에 의해 덮여 있다. 또한, 화소 전극의 경계부는 매립 절연층(1143∼1145)으로 매립된다. 따라서, 매립 절연층(1143∼1145) 각각에는 부호가 붙어 있으나, 실제로는 매트릭스 형태로 일체화하고 있다.
이상과 같이 하여, 화소 매트릭스 회로가 완성된다. 실제로는 화소 TFT를 구동하는 구동회로 등도 동일 기판 상에 동시에 형성된다. 이러한 기판은 통상 TFT측 기판 또는 액티브 매트릭스 기판이라 불린다. 본 명세서 중에서는 액티브 매트릭스 기판을 제1 기판이라 부르기로 한다.
제1 기판이 완성된 후, 투광성 기판(1146)에 대향 전극(1147)을 형성한 대향 기판(본 명세서 중에서는 이 기판을 제2 기판이라 부르기로 한다)을 접합시키고, 그들 사이에 액정 층(1148)을 끼운다. 이렇게 하여 도 12(C)에 나타낸 바와 같은 반사형 LCD가 완성된다.
또한, 이 셀 조합 공정은 공지의 방법에 따라 행하면 좋다. 그리고, 액정 층에 2색성 색소를 분산시키거나, 대향 기판에 컬러 필터를 설치할 수도 있다. 그러한 액정 층의 종류, 컬러 필터의 유무 등은 어떠한 모드로 액정을 구동하느냐에 따라 변화하기 때문에 실시자가 적절히 결정할 수 있다.
[실시예 6]
본 실시예에서는 본 발명을 이용하여 투과형 LCD의 화소 매트릭스 회로를 제작하는 공정 예를 도 13을 이용하여 설명한다. 또한, 도중까지는 실시예 5에 나타낸 반사형 LCD의 제작공정과 동일하므로, 여기서는 다른 점에 대해서만 설명한다.
도 13(A)에 나타낸 상태는, 실시예 5에 나타낸 공정과 동일한 순서로서, 화소 전극(1301, 1302), DLC 막(1303), 매립용 절연층(1304)까지를 형성한 상태이다. 본 실시예에서는 화소 전극(1301, 1302)의 재료로서 투명 도전막(ITO, SnO2 등)을 사용한다. 또한, 이때, 화소 전극(1301, 1302)은 TFT 상에 겹치지 않도록 형성해 둔다.
또한, 본 실시예에서는 절연층(1304)으로서 흑색 안료를 분산시킨 폴리이미드 등을 사용한다. 투과형의 경우, TFT의 활성층도 차광할 필요가 있기 때문에, 차광성을 가진 절연막을 사용하는 것이 바람직하다.
다음에, CMP 연마 공정을 행하고, 화소 전극(1301, 1302)(정확하게는 DLC 막(1303))과 동일 평면을 이루는 매립 절연층(1305, 1306)을 형성한다.(도 13(B))
이 상태를 상면에서 본 도면을 도 15에 나타낸다. 도 15는 화소 매트릭스 회로에 주목한 간략도이고, 도 13(B)의 구조는 도 15의 B-B'선에 따른 단면도에 상당한다. 또한, 도 15의 각 부호는 도 13(A) 및 도 13(B)에서 사용한 부호에 대응하고 있다.
도 15에 나타낸 바와 같이, 다수의 화소 전극은 매트릭스 형태로 배치되고, 그 표면은 DLC 막(1303)에 의해 덮여 있다. 또한, 화소 전극의 경계부는 일체화한 매립 절연층(1305, 1306)으로 매립된다. 그리고, 본 실시예에서는, 매립 절연층(1305, 1306)이 TFT 상에도 형성되기 때문에, 활성층에 광이 닿아 저항이 변화하는 것을 방지할 수 있다.
이상과 같이 하여, 투과형 LCD의 TFT측 기판이 완성된다. TFT측 기판이 완성된 후, 통상적인 셀 조합 공정에 의해 투광성 기판(1307)과 대향 전극(1308)으로 이루어진 대향 기판과 TFT측 기판 사이에 액정 층(1309)을 끼운다. 이렇게 하여 도 13(C)에 나타낸 바와 같은 투과형 LCD가 완성된다.
[실시예 7]
실시예 5에서, DLC 막(1141)을 형성하기 전에 화소 전극(1138∼1140)을 평탄화해 두는 것은 효과적이다. 평탄화 공정은 CMP 연마에 의해 행하는 것이 바람직하다.
본 발명에서는 DLC 막을 기계적 연마 공정 시의 스톱퍼 막으로서 이용하기 때문에, 화소 전극의 표면 상태가 그대로 DLC 막의 표면 상태에 반영된다. 따라서, 반사형 LCD와 같이, 화소 전극의 표면에 평탄성이 요구되는 경우는 화소 전극을 미리 평탄도가 높은 것으로 해 둘 필요가 있다.
[실시예 8]
본 실시예에서는, 액티브 매트릭스 구동을 행하기 위한 반도체 소자로서, 실시예 5에서 나타낸 TFT와는 다른 구조의 TFT를 이용하는 경우의 예에 대하여 설명한다. 또한, 본 실시예에서 설명하는 구조의 TFT는 실시예 6에 대해서도 용이하게 적용할 수 있다.
실시예 5에서는 대표적인 탑 게이트형 TFT인 동평면형 TFT를 일례로서 기재했으나, 보텀 게이트형 TFT이어도 상관없다. 도 16에 나타낸 것은 보텀 게이트형 TFT의 대표예인 역스태거형 TFT를 사용한 예이다.
도 16에서, 부호 1601은 유리 기판, 1602 및 1603은 게이트 전극, 1604는 게이트 절연막, 1605 및 1606은 활성층이다. 활성층(1605, 1606)은 의도적으로 불순물을 첨가하지 않은 규소막으로 구성된다.
또한, 부호 1607 및 1608은 소스 전극, 1609 및 1610은 드레인 전극이고, 1611 및 1612는 채널 스톱퍼(또는 에칭 스톱퍼)가 되는 질화규소막이다. 즉, 활성층(1605, 1606) 중에서 채널 스톱퍼(1611, 1612) 아래에 위치하는 영역이 실질적으로 채널 형성 영역으로서 기능한다.
이상에서 설명한 것이 역스태거형 TFT의 기본 구조이다. 본 실시예에서는, 이러한 역스태거형을 유기성 수지막으로 이루어진 층간절연막(1613)으로 덮고, 그 위에 화소 전극(1614, 1615)을 형성한다. 그리고, 화소 전극(1614, 1615)을 DLC 막(1616)으로 보호한 상태에서 매립용 절연층을 성막하고, CMP 연마 공정에 의해 평탄화한다. 이것에 의해 화소 전극들 사이의 틈이 매립 절연층(1617, 1618)에 의해 매립된다.
다음에, 본 발명의 반도체 소자로서 절연 게이트형 전계효과 트랜지스터(IGFET)를 형성한 경우의 예에 대하여 설명한다. 그리고, IGFET는 MOSFET라고도 불리며, 실리콘 웨이퍼 상에 형성된 트랜지스터를 가리킨다.
도 17에서, 부호 1701은 반도체 기판, 1702 및 1703은 소스 영역, 1704 및 1705는 드레인 영역이다. 소스/드레인 영역은 이온 주입에 의해 불순물을 첨가하고, 열 확산시킴으로써 형성될 수 있다. 또한, 부호 1706은 소자 분리용 산화물이고, 통상의 LOCOS 기술을 이용하여 형성될 수 있다.
다음에, 부호 1707은 게이트 절연막, 1708 및 1709는 게이트 전극, 1710은 제1 층간절연막, 1711 및 1712는 소스 전극, 1713 및 1714는 드레인 전극이다. 그 위를 제2 층간절연막(1715)으로 덮고, 그 위에 화소 전극(1716, 1717)이 형성된다. 이 경우도 화소 전극(1716, 1717)은 DLC 막(1718)으로 보호되는 동시에, 경계부에는 매립 절연층(1719, 1720)이 매립된다.
또한, 본 실시예에서 나타낸 IGFET, 탑 게이트형 또는 보텀 게이트형 TFT 이외에도, 박막 다이오드, MIM 소자, 배리스터 소자 등을 사용한 액티브 매트릭스 표시장치에 대해서도 본 발명을 적용할 수 있다.
이상, 본 실시예에 나타낸 바와 같이, 본 발명은 모든 구조의 반도체 소자를 사용한 반사형 LCD 또는 투과형 LCD에 적용할 수 있다.
특히, 반사형 LCD는 반도체 소자 상을 평탄화하여 그 위에 화소 전극을 형성함으로써, 화소 면적을 최대한으로 활용할 수 있는 이점을 가진다. 본 발명은 그 이점을 더욱 효과적으로 이용하는데 유효한 기술이다. 그러므로, 본 발명을 이용한 반사형 LCD는 높은 해상도와 높은 개구율을 실현할 수 있다.
[실시예 9]
실시예 5에서, 화소 전극(1138∼1140)을 형성하기 전에, 제2 층간절연막(1137)을 평탄화해 두는 것은 효과적이다.
층간절연막의 평탄화 방법으로서는, 층간절연막의 후막화(厚膜化)에 의한 방법, 유기성 수지막을 이용한 레벨링(leveling)에 의한 방법, 기계적 연마에 의한 방법, 에칭 기술에 의한 방법 등을 들 수 있으나, 뛰어난 평탄면을 얻기 위해서는 기계적 연마에 의한 방법이 가장 효과적이다.
기계적 연마에 의한 방법으로서는, 대표적으로 CMP 기술을 들 수 있다. CMP 기술이란, 약액에 의한 화학적 에칭과 연마재에 의한 기계적 연마를 조합한 연마 기술이다.
본 실시예에 따르면 뛰어난 평탄면에 화소 전극(1138∼1140)을 형성하게 되고, 높은 반사율을 가진 화소 전극을 얻을 수 있다. 즉, 투사형 표시장치와 같은 용도로 사용할 경우에 매우 효과적이다.
[실시예 10]
본 발명은 단순 매트릭스형 액정표시장치에 대해서도 적용할 수 있다. 이 경우, 한 쌍의 기판 각각에 스트라이프(stripe) 형상의 전극을 형성하고, 쌍방의 전극이 직교하도록 기판을 접합시켜 액정 층을 끼운다.
또한, 이 경우, 한쪽을 투광성 기판으로 하면 다른 쪽은 투광성 또는 차광성 중 어느 것이라도 상관없다. 단, 투광성 기판측에 형성하는 스트라이프 형상의 전극은 투명 도전막으로 구성할 필요가 있다.
본 실시예에서는, 투광성 기판과 쌍을 이루는 기판측에 알루미늄 또는 알루미늄을 주성분으로 하는 재료로 스트라이프 형상의 전극을 형성하고, 스트라이프 형상으로 연장하는 전극들 사이의 틈을 절연층으로 매립한다.
단순 매트릭스형 LCD에 본 발명을 적용한 경우, 절연층으로서 액정 층보다도 비유전율이 낮은 재료(유기성 수지재료 등)를 이용함으로써 인접하는 전극들 사이의 크로스토크(cross-talk)를 감소시키는 효과도 얻을 수 있다.
[실시예 11]
본 발명을 적용하여 형성되는 반사형 LCD에서는 다양한 액정의 표시 모드를 이용할 수 있다. 예를 들어, ECB(전계 제어 복굴절) 모드, PCGH(상(相) 전이형 게스트 호스트) 모드, OCB 모드, HAN 모드, PDLC형 게스트 호스트 모드를 들 수 있다.
ECB 모드는 액정 층에 인가하는 전압을 변화시켜 액정의 배향을 바꾸고, 그때 발생하는 액정 층의 복굴절의 변화를 한 쌍의 편광판에서 검츨하여 컬러 표시를 행하는 표시 모드이다. 이 경우, 컬러 필터를 이용하지 않는 방식도 취할 수 있기 때문에, 밝은 표시가 가능하다.
또한, PCGH 모드는 호스트 액정에 대하여 2색성 색소를 게스트 분자에 혼합하고, 액정에 인가하는 전압에 의해 액정 분자의 배향 상태를 변화시켜, 액정 층의 광흡수율을 변화시키는 표시 모드이다. 이 경우, 편광판을 이용하지 않는 방식을 취할 수 있기 때문에, 높은 콘트라스트를 얻을 수 있다.
또한, PDLC 모드는 액정 중에 고분자를 분산시킨(또는 고분자 중에 액정을 분산시킨) 폴리머 분산형 액정을 이용하는 표시 모드이다. 이 경우, 편광판이 불필요하기 때문에, 밝은 표시가 가능하다. 그리고, 고체의 폴리머 분산형 액정을 이용하면 대향측에 유리 기판을 사용하지 않는 구성으로 하는 것도 가능하다.
이들 다양한 표시 모드는 그 특징에 따라 편광판의 유무, 컬러 필터의 유무를 자유롭게 설정할 수 있다. 예를 들어, PCGH 모드의 경우에는 편광판이 필요 없기 때문에, 컬러 필터를 사용한 단순식으로 해도 밝은 표시를 실현할 수 있다.
[실시예 12]
본 실시예에서는, 본 발명을 표시장치로서 사용한 전기광학장치의 예에 대하여 설명한다. 먼저, 실시예 1 또는 실시예 5에 나타낸 반사형 LCD를 3판식 프로젝터에 적용한 경우에 대하여 도 19(A)를 이용하여 설명한다.
도 19(A)에서, 메탈할라이드 램프, 할로겐 램프 등의 광원(11)으로부터 출력된 R(빨강), B(파랑), G(초록)를 포함하는 광은 편광 빔 스플리터(12)에서 반사되어, 교차 2색성 거울(cross dichroic mirror)(13)로 나아간다.
또한, 편광 빔 스플리터란 광의 편광방향에 따라 반사 또는 투과하는 기능을 가진 광학 필터이다. 이 경우, 광원(11)으로부터의 광은 편광 빔 스플리터(12)에서 반사되는 것과 같은 편광을 받는다.
이때, 교차 2색성 거울(13)에서는, R에 대응하는 액정 패널(14)의 방향으로 R성분 광이 반사되고, B에 대응하는 액정 패널(15)의 방향으로 B성분 광이 반사된다. 또한, G성분 광은 교차 2색성 거울(13)을 투과하여, G에 대응하는 액정 패널(16)에 입사한다.
각 액정 패널(14∼16)은 화소가 오프 상태에 있을 때는 입사광의 편광방향을 변화시키지 않고 반사하도록 액정 분자가 배향하고 있다. 또한, 화소가 온(on) 상태에 있을 때는 액정 층의 배향 상태가 변화하고, 입사광의 편광방향도 그것에 수반하여 변화하도록 구성되어 있다.
이들 액정 패널(14∼16)에서 반사된 광은 다시 교차 2색성 거울(13)에서 반사(G성분 광만은 투과)하여 합성되고, 다시 편광 빔 스플리터(12)로 입사한다.
이때, 온 상태에 있는 화소 영역에서 반사된 광은 편광방향이 변화하기 때문에 편광 빔 스플리터(12)를 투과한다. 한편, 오프 상태에 있는 화소 영역에서 반사된 광은 편광방향이 변화하지 않기 때문에 편광 빔 스플리터(12)에서 반사된다.
이와 같이, 화소 매트릭스 회로에 매트릭스 형태로 배치된 화소 영역을 다수의 반도체 소자에서 온/오프 제어함으로써, 특정의 화소 영역에서 반사된 광만이 편광 빔 스플리터(12)를 투과할 수 있게 된다. 이 동작은 각 액정 패널(14∼16)에 공통이다.
이상과 같이 하여 편광 빔 스플리터(12)를 투과한 화상 정보를 포함하는 광은 투영 렌즈 등으로 구성되는 광학계 렌즈(17)에서 확대 투영되어 스크린(18)상에 영사된다.
본 발명을 이용한 반사형 LCD는 화소 전극들 사이를 매립함으로써 높은 해상도와 높은 개구율을 실현하고 있다. 또한, 화소 전극의 평탄화를 행한 경우에는 높은 반사율을 실현하고 있다. 그러므로, 도 19(A)의 투사형 프로젝터와 같이 화상을 확대 투영하는 전기광학장치에서도 뛰어난 표시 성능을 실현할 수 있다.
다음에, 실시예 2 또는 실시예 6에 나타낸 투과형 LCD를 3판식 프로젝터에 작용한 경우에 대하여 도 19(B)를 이용하여 설명한다.
도 19(B)에서, 부호 19는 할로겐 램프 등의 광원, 20은 반사판이다. RGB 성분을 포함한 광은 먼저 교차 2색성 거울(21)에 입사하고, 여기서 R성분 광만이 반사된다. 그리고, R성분 광은 반사판(22)에서 반사되어, R에 대응하는 액정 패널(23)로 입사한다.
또한, 교차 2색성 거울(21)을 투과한 광은 교차 2색성 거울(24)에 입사하고, 여기서 B성분 광만이 반사된다. 반사된 B성분 광은 B에 대응하는 액정 패널(25)로 입사한다. 그리고, 교차 2색성 거울(24)을 투과한 G성분 광은 G에 대응하는 액정 패널(26)로 입사한다.
그리고, R성분 광은 교차 2색성 거울(27)에서 B성분 광과 합성되고, 교차 2색성 거울(28)로 입사한다. 또한, G성분 광은 반사판(29)에서 반사되어 교차 2색성 거울(28)로 입사한다. 여기서 RBG 모두의 광 성분이 합성되고, 투영 렌즈(30)에 의해 확대 투영되어 스크린(31)에 영사된다.
본 발명을 이용한 투과형 LCD도 높은 해상도와 높은 개구율을 실현하고 있기 때문에, 뛰어난 표시 성능을 가진 전기광학장치를 구성할 수 있다. 특히, 개구율이 높다고 하는 점은 본 발명의 투과형 LCD의 가장 큰 이점이다.
[실시예 13]
본 실시예에서는, 본 발명에 따른 액정표시장치를 적용할 수 있는 응용 제품(전기광학장치)에 대하여 도 20을 이용하여 설명한다. 본 발명을 이용한 전기광학장치로서는, 비디오 카메라, 스틸 카메라, 프로젝터, 헤드 장착형 표시장치, 자동차 내비게이션 장치, 퍼스널 컴퓨터, 휴대형 정보 단말기(모바일 컴퓨터, 휴대 전화기 등) 등을 들 수 있다.
도 20(A)는 모바일 컴퓨터(이동 컴퓨터)이고, 본체(2001), 카메라부(2002), 수상부(2003), 조작 스위치(2004), 표시장치(2005)로 구성된다. 본 발명의 반사형 LCD를 표시장치(2005)에 적용하면, 소형화 및 저소비전력화를 도모할 수 있다.
도 20(B)는 헤드 장착형 표시장치이고, 본체(2101), 표시장치(2102), 밴드부(2103)로 구성된다. 본 발명의 반사형 LCD를 표시장치(2102)에 적용함으로써 대폭적인 장치의 소형화를 도모할 수 있다.
도 20(C)는 프론트형 프로젝터이고, 본체(2201), 광원(2202), 표시장치(2203), 광학계(2204), 스크린(2205)으로 구성된다. 표시장치(2203)에 본 발명의 투과형 LCD를 채용함으로써 고정밀한 화상을 실현할 수 있다.
도 20(D)는 휴대 전화기이고, 본체(2301), 음성 출력부(2302), 음성 입력부(2303), 표시장치(2304), 조작 스위치(2305), 안테나(2306)로 구성된다. 본 발명을 표시장치(2304)에 적용함으로써 시인성(視認性)이 뛰어난 표시 모니터를 탑재할 수 있다.
도 20(E)는 비디오 카메라이고, 본체(2401), 표시장치(2402), 음성 입력부(2403), 조작 스위치(2404), 배터리(2405), 수상부(2406)로 구성된다. 본 발명을 표시장치(2402)에 적용함으로써, 옥외에서의 촬영에도 충분히 견딜 수 있는 표시 성능을 실현할 수 있다.
도 20(F)는 리어형 프로젝터이고, 본체(2501), 광원(2502), 표시장치(2503), 편광 빔 스플리터(2504), 반사판(2505, 2506), 스크린(2507)으로 구성된다. 본 발명의 반사형 LCD를 표시장치(2402)에 적용함으로써, 장치의 박형화(薄型化) 및 고정밀한 화상을 실현할 수 있다.
또한, 도 20(A), 도 20(B), 도 20(D), 도 20(E)에 나타낸 바와 같이 직시형 표시장치로 하는 경우, 화소 전극 표면에 요철을 형성하는 것은 효과적이다. 이것에 의해 광의 산란효과가 증대되고, 시야각, 시인성이 향상된다. 반대로, 도 20(C) 및 도 20(F)에 나타낸 바와 같이 투사형 표시장치로 하는 경우, 화소 전극 표면을 경면(鏡面) 상태로 하는 것이 바람직하다. 이것에 의해 광의 난반사가 감소되고, 색상의 어긋남 또는 해상도의 저하가 억제된다.
이상과 같이, 본 발명의 응용 범위는 매우 넓고, 모든 분야의 표시매체에 적용하는 것이 가능하다. 특히, 액정표시장치를 프로젝터와 같은 투사형 표시장치에 사용할 경우에는, 매우 높은 해상도가 요구된다. 그러한 경우에 있어서, 본 발명은 매우 효과적인 기술이다.
또한, 모바일 컴퓨터, 휴대 전화기, 비디오 카메라로 대표되는 휴대형 정보 단말기기는 장치의 소형화 및 저소비전력화가 요구된다. 그러한 경우에 있어서, 백라이트가 불필요한 본 발명의 반사형 LCD는 효과적이다.
본 발명을 이용한 액정표시장치는 매트릭스 형태로 배치된 각각의 화소 전극의 틈(화소와 화소 사이)이 매립 절연층으로 매립된 구성을 이룬다. 이때, 화소 전극 표면과 매립 절연층의 표면은 대략 일치하기 때문에, 화소 전극들 사이의 틈에 생기는 단차부(段差部)는 거의 완전히 평탄화한다.
따라서, 상기 단차부에 기인하는 액정재료의 배향 불량, 입사광의 난반사에 의한 콘트라스트 저하 등의 문제가 해결된다. 또한, 화소 전극의 하지(下地)가 되는 층간절연막을 미리 평탄화하고 있기 때문에, 화소 전극은 완전히 평탄한 상태로 된다.
이상에 의해, 높은 개구율 및 반사율을 가진 고정밀한 표시 성능을 갖춘 액정표시장치를 실현할 수 있다.
또한, 상기 매립 절연층은 두껍게 형성된 절연층을 평탄화함으로써 얻을 수 있으나, 특히 기계적 연마 공정(CMP 연마 공정)에 의해 평탄화할 경우, 화소 전극과 절연막 사이에 DLC 막을 형성함으로써, 필요 이상으로 화소 전극이 연마되는 것을 방지할 수 있다.
즉, CMP 연마 공정이 DLC 막이 노출된 시점에서 실질적으로 종료하므로, 처리 시간을 제어하는 것이 매우 간단해진다. 이것은 제조효율을 향상시키는데 매우 효과적이다.
도 1(A)∼도 1(C)는 본 발명의 개략을 설명하기 위한 도면.
도 2(A) 및 도 2(B)는 종래의 화소 매트릭스 회로의 구성을 나타내는 도면.
도 3(A)∼도 3(D)는 반사형 LCD의 제작공정을 나타내는 도면.
도 4(A)∼도 4(C)는 반사형 LCD의 제작공정을 나타내는 도면.
도 5(A)∼도 5(C)는 투과형 LCD의 제작공정을 나타내는 도면.
도 6은 화소 매트릭스 회로를 상면에서 본 도면.
도 7은 화소 매트릭스 회로를 상면에서 본 도면.
도 8은 액티브 매트릭스 기판의 구조를 나타내는 단면도.
도 9는 액티브 매트릭스 기판의 구조를 나타내는 단면도.
도 10(A)∼도 10(C)는 본 발명의 개략을 설명하기 위한 도면.
도 11(A)∼도 11(D)는 반사형 LCD의 제작공정을 나타내는 도면.
도 12(A)∼도 12(C)는 반사형 LCD의 제작공정을 나타내는 도면.
도 13(A)∼도 13(C)는 투과형 LCD의 제작공정을 나타내는 도면.
도 14는 화소 매트릭스 회로를 상면에서 본 도면.
도 15는 화소 매트릭스 회로를 상면에서 본 도면.
도 16은 액티브 매트릭스 기판의 구조를 나타내는 단면도.
도 17은 액티브 매트릭스 기판의 구조를 나타내는 단면도.
도 18은 DLC(diamond-like carbon) 막의 라만(Raman) 데이터를 나타내는 그래프.
도 19(A) 및 도 19(B)는 프로젝터의 구성을 나타내는 도면.
도 20(A)∼도 20(F)는 본 발명의 응용 제품의 예를 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명
101: 기판 102: 제1 화소 TFT
103: 제2 화소 TFT 104: 층간절연막
106, 107: 화소 전극 108: 절연층
109, 110: 경계부 112, 113: 매립 절연층

Claims (16)

  1. 제1 기판;
    상기 제1 기판에 대향하는 제2 기판;
    상기 제1 기판 위에 형성된 화소 전극;
    상기 화소 전극과 접촉하여 있는 다이아몬드와 닮은 탄소(DLC) 막; 및
    상기 제1 기판과 상기 제2 기판 사이에 보유된 액정 층을 포함하고;
    상기 다이아몬드와 닮은 탄소 막이 적어도 상기 액정 층과도 접촉하여 있는 것을 특징으로 하는 표시장치.
  2. 제1 기판;
    상기 제1 기판에 대향하는 제2 기판;
    상기 제1 기판 위에 형성된 박막트랜지스터;
    상기 박막트랜지스터 위에 형성된 절연막;
    상기 절연막 위에 형성되고 상기 박막트랜지스터에 전기적으로 접속된 화소 전극;
    상기 화소 전극과 접촉하여 있는 다이아몬드와 닮은 탄소(DLC) 막; 및
    상기 제1 기판과 상기 제2 기판 사이에 보유된 액정 층을 포함하고;
    상기 다이아몬드와 닮은 탄소 막이 적어도 상기 액정 층과도 접촉하여 있는 것을 특징으로 하는 표시장치.
  3. 제1 기판;
    상기 제1 기판에 대향하는 제2 기판;
    상기 제1 기판 위에 형성된 박막트랜지스터;
    상기 박막트랜지스터 위에 형성된 평탄화된 절연막;
    상기 평탄화된 절연막 위에 형성되고 상기 박막트랜지스터에 전기적으로 접속된 화소 전극;
    상기 화소 전극과 접촉하여 있는 다이아몬드와 닮은 탄소(DLC) 막; 및
    상기 제1 기판과 상기 제2 기판 사이에 보유된 액정 층을 포함하고;
    상기 다이아몬드와 닮은 탄소 막이 적어도 상기 액정 층과도 접촉하여 있는 것을 특징으로 하는 표시장치.
  4. 제1 기판;
    상기 제1 기판에 대향하는 제2 기판;
    상기 제1 기판 위에 형성된 박막트랜지스터;
    상기 박막트랜지스터 위에 형성된 유기 수지막;
    상기 유기 수지막 위에 형성되고 상기 박막트랜지스터에 전기적으로 접속된 화소 전극;
    상기 화소 전극과 접촉하여 있는 다이아몬드와 닮은 탄소(DLC) 막; 및
    상기 제1 기판과 상기 제2 기판 사이에 보유된 액정 층을 포함하고;
    상기 다이아몬드와 닮은 탄소 막이 적어도 상기 액정 층과도 접촉하여 있는 것을 특징으로 하는 표시장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 다이아몬드와 닮은 탄소 막이 10∼50 nm 범위의 두께를 가지는 것을 특징으로 하는 표시장치.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 다이아몬드와 닮은 탄소 막이 2,000 kg/mm2 이상의 비커스(Vickers) 경도를 가지는 것을 특징으로 하는 표시장치.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 다이아몬드와 닮은 탄소 막이 0.4 이하의 마찰계수를 가지는 것을 특징으로 하는 표시장치.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 다이아몬드와 닮은 탄소 막이 평탄화된 표면을 가지는 것을 특징으로 하는 표시장치.
  9. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 화소 전극이 알루미늄을 포함하는 것을 특징으로 하는 표시장치.
  10. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 화소 전극이 ITO와 SnO2 중 적어도 하나를 포함하는 것을 특징으로 하는 표시장치.
  11. 제 1 항 내지 제 4 항 중 어느 한 항의 표시장치를 구비한 것을 특징으로 하는 휴대형 정보 단말기.
  12. 제 1 항 내지 제 4 항 중 어느 한 항의 표시장치를 구비한 것을 특징으로 하는 카메라.
  13. 제 1 항 내지 제 4 항 중 어느 한 항의 표시장치를 구비한 것을 특징으로 하는 프로젝터.
  14. 제 1 항 내지 제 4 항 중 어느 한 항의 표시장치를 구비한 것을 특징으로 하는 헤드 장착형 표시장치.
  15. 제 1 항 내지 제 4 항 중 어느 한 항의 표시장치를 구비한 것을 특징으로 하는 자동차 내비게이션 장치.
  16. 제 1 항 내지 제 4 항 중 어느 한 항의 표시장치를 구비한 것을 특징으로 하는 컴퓨터.
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Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6163055A (en) * 1997-03-24 2000-12-19 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and manufacturing method thereof
US6927826B2 (en) * 1997-03-26 2005-08-09 Semiconductor Energy Labaratory Co., Ltd. Display device
JP4302194B2 (ja) * 1997-04-25 2009-07-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4105261B2 (ja) * 1997-08-20 2008-06-25 株式会社半導体エネルギー研究所 電子機器の作製方法
US7202497B2 (en) 1997-11-27 2007-04-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JPH11307782A (ja) 1998-04-24 1999-11-05 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP4223094B2 (ja) * 1998-06-12 2009-02-12 株式会社半導体エネルギー研究所 電気光学表示装置
US7145536B1 (en) * 1999-03-26 2006-12-05 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US6399988B1 (en) 1999-03-26 2002-06-04 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor having lightly doped regions
US6475836B1 (en) 1999-03-29 2002-11-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US6952194B1 (en) 1999-03-31 2005-10-04 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US6373543B1 (en) * 1999-07-16 2002-04-16 National Semiconductor Corporation Process for forming silicon LC pixel cell having planar alignment layers of uniform thickness
US6778723B1 (en) 2000-11-09 2004-08-17 Sarnoff Corporation Integrated optical switch
US6801267B2 (en) 2000-11-10 2004-10-05 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
GB0028877D0 (en) * 2000-11-28 2001-01-10 Koninkl Philips Electronics Nv Liquid crystal displays
JP3841198B2 (ja) * 2001-03-13 2006-11-01 日本電気株式会社 アクティブマトリクス基板及びその製造方法
JP4801278B2 (ja) 2001-04-23 2011-10-26 株式会社半導体エネルギー研究所 発光装置及びその作製方法
JP4896318B2 (ja) * 2001-09-10 2012-03-14 株式会社半導体エネルギー研究所 発光装置の作製方法
JP4202091B2 (ja) * 2002-11-05 2008-12-24 株式会社半導体エネルギー研究所 アクティブマトリクス型液晶表示装置の作製方法
US8125601B2 (en) * 2003-01-08 2012-02-28 Samsung Electronics Co., Ltd. Upper substrate and liquid crystal display device having the same
US7423343B2 (en) * 2003-08-05 2008-09-09 Semiconductor Energy Laboratory Co., Ltd. Wiring board, manufacturing method thereof, semiconductor device and manufacturing method thereof
AT500259B1 (de) * 2003-09-09 2007-08-15 Austria Tech & System Tech Dünnschichtanordnung und verfahren zum herstellen einer solchen dünnschichtanordnung
US7645703B2 (en) * 2005-07-26 2010-01-12 Semiconductor Manufacturing International (Shanghai) Corporation Method and structure for aluminum chemical mechanical polishing
JP4919146B2 (ja) * 2005-09-27 2012-04-18 独立行政法人産業技術総合研究所 スイッチング素子
US20090029067A1 (en) * 2007-06-28 2009-01-29 Sciamanna Steven F Method for producing amorphous carbon coatings on external surfaces using diamondoid precursors
US7738050B2 (en) 2007-07-06 2010-06-15 Semiconductor Energy Laboratory Co., Ltd Liquid crystal display device
KR101669470B1 (ko) 2009-10-14 2016-10-26 삼성전자주식회사 금속 실리사이드층을 포함하는 반도체 소자
EP2506303A4 (en) * 2009-11-27 2017-11-22 Sharp Kabushiki Kaisha Semiconductor device and method for manufacturing the same
JP2011133603A (ja) * 2009-12-24 2011-07-07 Seiko Epson Corp 電気光学装置、電気光学装置の製造方法および電子機器
US8605240B2 (en) 2010-05-20 2013-12-10 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and manufacturing method thereof
CN103700685B (zh) * 2013-12-12 2017-12-08 京东方科技集团股份有限公司 一种显示面板、显示装置
CN103676382B (zh) * 2013-12-26 2017-03-08 京东方科技集团股份有限公司 阵列基板及显示装置
JP6323055B2 (ja) 2014-02-21 2018-05-16 凸版印刷株式会社 薄膜トランジスタアレイおよびその製造方法
CN204270266U (zh) * 2014-02-28 2015-04-15 宸鸿科技(厦门)有限公司 一种复合基板结构及具有复合基板结构的触控面板
KR102420327B1 (ko) 2017-06-13 2022-07-14 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 이를 구비한 표시 장치 및 이의 제조 방법
JP6980498B2 (ja) 2017-11-22 2021-12-15 株式会社ジャパンディスプレイ 表示装置
WO2021189247A1 (zh) * 2020-03-24 2021-09-30 京东方科技集团股份有限公司 一种显示基板及其制备方法和显示面板

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4926791A (en) 1987-04-27 1990-05-22 Semiconductor Energy Laboratory Co., Ltd. Microwave plasma apparatus employing helmholtz coils and ioffe bars
EP0327336B1 (en) * 1988-02-01 1997-12-10 Semiconductor Energy Laboratory Co., Ltd. Electronic devices incorporating carbon films
US5190824A (en) 1988-03-07 1993-03-02 Semiconductor Energy Laboratory Co., Ltd. Electrostatic-erasing abrasion-proof coating
JP2799875B2 (ja) * 1989-05-20 1998-09-21 株式会社リコー 液晶表示装置
JP2757207B2 (ja) * 1989-05-24 1998-05-25 株式会社リコー 液晶表示装置
US5240801A (en) * 1989-11-20 1993-08-31 Semiconductor Energy Laboratory Co., Ltd. Image-forming member for electrophotography and manufacturing method for the same
US5214416A (en) * 1989-12-01 1993-05-25 Ricoh Company, Ltd. Active matrix board
KR930011413B1 (ko) 1990-09-25 1993-12-06 가부시키가이샤 한도오따이 에네루기 겐큐쇼 펄스형 전자파를 사용한 플라즈마 cvd 법
US5946561A (en) * 1991-03-18 1999-08-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
KR970010652B1 (ko) * 1992-07-06 1997-06-30 가부시키가이샤 한도오따이 에네루기 겐큐쇼 박막형 반도체 장치 및 그 제작방법
US5637373A (en) 1992-11-19 1997-06-10 Semiconductor Energy Laboratory Co., Ltd. Magnetic recording medium
JP2860226B2 (ja) * 1993-06-07 1999-02-24 シャープ株式会社 液晶表示装置およびその製造方法
KR960012584B1 (ko) * 1993-06-21 1996-09-23 엘지전자 주식회사 반도체 소자의 제조방법
US5932302A (en) 1993-07-20 1999-08-03 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating with ultrasonic vibration a carbon coating
US5673127A (en) * 1993-12-01 1997-09-30 Matsushita Electric Industrial Co., Ltd. Display panel and display device using a display panel
JP3175894B2 (ja) 1994-03-25 2001-06-11 株式会社半導体エネルギー研究所 プラズマ処理装置及びプラズマ処理方法
JPH07294958A (ja) * 1994-04-26 1995-11-10 Seiko Instr Inc 光弁用半導体装置およびその製造方法
JP3107971B2 (ja) 1994-05-17 2000-11-13 株式会社半導体エネルギー研究所 気相反応装置
JPH09191111A (ja) * 1995-11-07 1997-07-22 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP3228183B2 (ja) * 1996-12-02 2001-11-12 日本電気株式会社 絶縁膜ならびにその絶縁膜を有する半導体装置とその製造方法
US6163055A (en) * 1997-03-24 2000-12-19 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and manufacturing method thereof
JPH10268360A (ja) 1997-03-26 1998-10-09 Semiconductor Energy Lab Co Ltd 表示装置
JP3390633B2 (ja) * 1997-07-14 2003-03-24 株式会社半導体エネルギー研究所 半導体装置の作製方法

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