KR100526453B1 - 반도체 플래쉬 이이피롬 소자 제조방법 - Google Patents

Abstract

본 발명은 반도체 플래쉬 이이피롬 소자(Flash EEPROM Device) 제조방법에 관한 것으로, 폴리실리콘 표면에서 생기는 워터 마크(Water Mark)의 생성을 억제시키기 위해 폴리실리콘내 인의 도펀트 농도를 완화시키고 단차를 완화시켜주므로써 폴리실리콘 표면특성이 극소수성에서 친수성쪽으로의 변화를 억제시킴으로써 워터 마크의 생성을 억제시켜 반도체 소자 제조공정 수율 및 신뢰성을 향상시키는 방법이며, 특히 단차의 변화가 심한 플래쉬 소자는 물론, 디자인 룰의 감소에 따른 단차 변화가 심해지는 디램 소자에 까지도 적용될 수 있는 발명이다.

Description

반도체 플래쉬 이이피롬 소자 제조방법

본 발명은 반도체 플래쉬 이이피롬 소자의 제조방법에 관한 것으로, 보다 상세하게는 플래쉬 이이피롬 (Flash EEPROM Device) 소자의 제조공정 중 콘트롤 게이트(Control Gate) 형성시 셀(Cell)과 페리(Peri) 쪽에서 생기는 워터 마크(water mark)의 생성을 억제시켜 반도체 소자의 제조공정 수율을 향상시키는 반도체 플래쉬 이이피롬 소자의 제조방법에 관한 것이다.

일반적으로 반도체 소자는 활성영역(Active Area)과 필드 산화막(Field oxide ; 이하 'FOX'라 함)으로 구성되어 소자분리시키고 있다.

이때 활성영역과 FOX간의 두께 차이로 인해 단차(Topology) 변화가 생기게 된다.

플래쉬 소자에서는 소자의 구조 특성상 고전압이 인가될 뿐만 아니라 플래쉬 소자에서는 DRAM 소자와는 다르게 새로운 플로팅 게이트(Floating gate)가 형성되어야 하고, 셀과 셀l간을 플로팅시키기 위해 증착된 폴리실리콘 플로팅 게이트가 FOX 상부에서 끊어지도록 패터닝이 된다.

위와 같은 구조는 FOX와 활성영역간 단차 변화와 FOX 위에서의 단차 변화가 심하게 나타나며, 폴리실리콘에서는 인(Phosphorous)이 상당량 도핑되어 있다는 두가지 단점이 있다.

따라서, 위의 단점에 의해 폴리실리콘 표면이 극소수성에서 친수성쪽으로 변하게 된다.

또한, 위의 두가지 요인에 의해서 텅스텐 폴리사이드의 콘트롤 게이트가 형성되는 과정에서, 특히 폴리실리콘 표면위에 텅스텐 실리사이드(Wsix)를 증착하기 전, 습식 크리닝 후 건조(Dry) 되면서 워터 마크이 생성되기 쉽다.

도 1은 플래쉬 소자에서 콘트롤 게이트의 폴리실리콘 상부에 워터 마크이 생성되는 부위를 도시한 도면이다.

여기에 도시된 바와 같이 콘트롤 게이트의 폴리(23)는 인이 상당량 도핑된 것으로서 단차 변화가 심한지역에서 이후 형성될 텅스텐 실리사이드 증착전 크리닝 공정단계에서 워터 마크이 생성된다.

특히, 단차 변화가 심한지역은 FOX(13,15)에 의해 둘러싸인 액티브 우물지역과, 셀 l지역에서 FOX(13,15)위에 플로팅 게이트(17)가 패터닝된 부위이다.

도 2 는 실제 워터 마크에 게이트 식각시 남는 흔적(Residue)을 보여주고 있는 사진이다.

여기에 도시된 바와 같이 두 지역에서 워터 마크이 잘 생기는 이유는 콘트롤 게이트(23)의 폴리내 인이 8×10¹⁹/㎤ 로 높게 도핑되고, 폴리의 단차변화가 FOX 에지 및 FOX 위에서 심해지면서 폴리실리콘 표면을 극소수성으로부터 친수성쪽으로 변화시키기 때문이다. 일반적으로, 워터 마크이 잘 생기는 폴리 표면 특성은 극소수성도 아니고, 극친수성도 아닌 중간 특성으로 5°< 콘택 각(Contact angle) < 65°에서 잘 생긴다.

상기한 워터 마크을 제거하기 위해서 텅스텐 실리사이드를 증착하기 전의 단계에서 HF 증기로 최종 크리닝 하여 왔다.

그러나, 상기한 종래의 방법은 기존에 사용되어왔던 습식 크리닝(Wet cleaning) 이외의 장비가 더 필요하며, HF 증기로 크리닝 하기 전 유기물 제거를 위해 피란하(Piranha) 습식 크리닝을 해야하므로써 (습식 + 건식 크리닝) 방식에 의한 공정시간이 증가하게 된다.

또한, HF 증기 방식이 싱글 웨이퍼 타입(Single wafer type) 방식이기 때문에 수율(throughput) 감소로 대량생산에 적합지 않으며, HF 증기를 이용한 크리닝시, 폴리실리콘 표면의 거칠기(Roughness)를 증가시켜 텅스텐 실리사이드 표면의 단차를 나쁘게 하여 향후 포토(Photo) 공정에 좋지 않는 영향을 줄 수 있어 반도체 소자 제조공정의 수율 및 신뢰성 저하를 초래하게 되는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 폴리실리콘내 인의 도펀트(Phosphorous Dopant) 농도를 완화시키고 단차를 완화시켜 줌으로써 폴리실리콘 표면특성이 극소수성에서 친수성쪽으로의 변화를 억제시켜 사전 크리닝 공정시 워터 마크의 생성을 억제시켜 반도체 소자의 제조공정 수율 및 신뢰성을 향상시킬 수 있는 반도체 플래쉬 이이피롬 소자의 제조방법을 제공함에 있다.

상기와 같은 목적을 실현하기 위한 반도체 플래쉬 이이피롬 소자의 제조방법은 단차의 변화가 있는 폴리실리콘 상부에 형성되는 워터 마크의 생성을 억제시키기 위해, 폴리실리콘내 인의 도펀트의 농도를 완화시킴에 의해 폴리실리콘 표면특성이 극소수성에서 친수성쪽으로의 변화를 억제시키는 것을 특징으로 한다.

위에서 폴리실리콘내 인의 도펀트 농도는 8×10¹⁹/㎤ 이하로 하는 것을 특징으로 한다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.

도 3은 이중 버즈 빅의 생성을 억제시키기 위한 방법을 도시한 도면이다.

본 발명의 방법은 콘트롤 게이트의 폴리내 인의 농도를 8×10¹⁹/㎤ 이하로 하되, 이를 위해서 셀쪽과 페리i쪽의 LV와 같이 하부층 폴리(Under layer poly)(21)가 있는 경우는 하부층(21)을 도핑시키고, 콘트롤 게이트의 폴리의 도핑을 생략(Skip)한다. 그리고, 페리쪽 HV와 같이 하부층이 프로팅 게이트 폴리(17) 증착시 생기는 지역은 플로팅 게이트 폴리내 도펀트 농도를 낮춘다.

이때 도핑은 POCl₃, 인-시튜(In-Situ) 도핑을 한다.

다음, 본 발명에서는 FOX 에지 및 FOX 위에서 단차를 완화시키는 방법이다.

상기 FOX 에지부 단차를 완화시키기 위해 먼저 LOCOS(Local Oxidation Silicon)에서 이중 버즈빅(Double Bird's beak)을 줄여 주기 위해서 패드 폴리의 측면산화가 억제되어야 한다.

상기 패드 폴리의 측면산화를 억제시키기 위한 방법으로는 첫째, 패드 폴리를 폴리 구조에서 비정질(Amorphous)로 증착한 후 FOX 공정에서 패드 폴리의 산화가 폴리에 비해서 억제되면서 측면산화를 줄일 수 있다.

둘째, 패드 폴리의 두께를 높이거나, 패드 질화막의 두께를 높힘으로써 패드 폴리의 측면 산화를 줄일 수 있다.

이때, FOX 프로파일 변화에 따른 터널 산화막(Tunnel oxide)(18)의 특성 열화가 일어나지 않는 범위에서 해야 한다.

즉, 패드 폴리의 두께 / FOX 두께의 비가 1/9 이상, 패드 질화막의 두께 / FOX 두께의 비가 4/9 이상이 되도록 한다.

한편, FOX두께가 4500Å일 때 패드 폴리는 500Å이상, 패드 질화막의 두께는 2000Å 이상으로 한다.

셋째, FOX 형성전 질화막 식각시 잔류 폴리(Remain poly)가 기 증착된 패드 폴리 두께에 대해서 손실이 작게 되도록 하여 패드 폴리의 측면산화를 억제한다.

이때 잔류 폴리의 두께 / 패드 폴리의 두께의 비가 3/5 이상이 되도록 한다.

패드 폴리의 두께가 500Å일 때 잔류 폴리는 300Å 이상이 되도록 한다.

넷째, FOX 목표 두께 (Target thickness)를 낮추므로써 패드 폴리(16)의 측면 산화를 억제시킬 수 있다. 그러나 소자의 특성상 두께 목표의 감소에는 한계가 있어 최소한 3000Å 이상이 되도록 한다.

다섯째, 패드 폴리(16) 증착후 패드 질화막(18)의 증착전 단계까지 시간지연을 최대한으로 줄인다.

이때 시간지연(time delay)은 패드 폴리 상부에 자연 산화막이 생성되지 않는 범위에서 하되, 이것은 패드 폴리와 패드 질화막 사이에 산소(Oxygen)가 확산되는 통로의 생성을 억제하여 이중 버즈빅을 억제하게 된다.

또한, 본 발명에서는 FOX(13,15) 에 의해 둘러싸인 액티브의 우물 깊이를 감소시킨다.

FOX 목표 두께를 낮춤으로써 FOX (13,15)에 의해 둘러싸인 액티브 우물의 깊이를 감소시킬 수 있다. 그러나, 플래쉬 소자의 특성상 목표두께 감소에는 한계가 있어 최소한 3000Å 이상이 되도록 한다.

이때, 우물 너비는 넓혀주는 것이 유리하나 디자인 룰에 의해 변화가 쉽지 않기 때문이다. 또한 본 발명에서는 FOX (13,15) 위에서의 단차를 완화시킨다.

도 4a 내지 도 4c 는 FOX 위에서의 단차를 완화시키는 상태를 도시한 도면이다.

여기에 도시된 바와 같이 FOX 위에서의 단차를 완화시키 위해 하부층인 플로팅 게이트(17)에서 패터닝시 P1 의 CD를 증가시키고 프로파일을 포지티브 경사(Positive slope)지게 함으로써 얻을 수 있다.

다음, 플로팅 게이트(17)의 두께를 낮추므로써 단차 변화를 낮출 수 있다.

그리고, 셀l쪽에서 플로팅 게이트(17)의 패터닝시 P1의 CD 증가 및 프로파일을 포지티브하게 하므로써 콘트롤 게이트의 폴리(23) 단차 변화가 완만해진다.

또한, 플로팅 게이트(17)의 두께를 낮추면 콘트롤 게이트 폴리(23)의 단차도 낮출 수 있음을 이해할 수 있다. 상기에서 단차완화 부위는 (B) 지점이다.

그리고, 본 발명의 방법에서는 콘트롤 게이트의 폴리(23) 위에 텅스텐 실리사이드 증착전 습식 사전 크리닝 공정 후 시간지연을 최소화 한다.

이때, 콘트롤 게이트 폴리(23)의 폴리 표면이 자연 산화막 성장에 의해 극소수성으로부터 친수성쪽으로 변화되는 것을 억제해야 한다.

상기한 바와 같이 본 발명은 단차 변화가 있는 폴리실리콘 표면위에서 워터 마크의 생성을 억제하는 근본적인 방법으로서, 패터닝을 위한 식각시 흔적의 발생을 억제하므로써 빠른 시간내에 소자의 제조공정 수율을 향상시킬 수 있다는 이점이 있다.

또한, 단차 변화가 큰 소자에서 효과적으로 사용되는데 종래의 HF 증기를 이용한 건식 크리닝으로 해결 했던 것을 기존의 습식 크리닝을 사용하고서도 워터 마크의 발생을 억제할 수 있어 기존의 습식장비를 그대로 사용하므로써 장비 구입에 대한 비용절감 및 배치 타입(Batch type) 공정으로 인한 대량 생산을 가능하게 하는 이점이 있다.

그리고, HF 증기를 사용할 때 폴리실리콘 표면 거칠기의 증가에 따른 텅스텐 실리사이드 표면 거칠기를 줄일 수 있어 향후 포토공정에서의 공정마진을 크게 확보할 수 있다는 이점이 있다.

도 1은 플래쉬 소자에서 콘트롤 게이트의 폴리실리콘 상부에 워터 마크이 생성되는 부위를 도시한 도면이다.

도 2는 이중 버즈 빅의 생성을 억제시키기 위한 방법을 도시한 도면이다

도 3은 실제 워터 마크에 게이트 식각시 남는 흔적을 보여주고 있는 사진이다.

도 4a 내지 도 4c는 본 발명의 방법에 따라 FOX 위에서의 단차를 완화시키는 상태를 도시한 도면이다.

- 도면의 주요부분에 대한 부호의 설명 -

11 : 셀영역 13,15 : 필드 산화막

17 : 플로팅 게이트 폴리 21 : 하부층 폴리

23 : 콘트롤 게이트 폴리 25 : 페리 영역

29 : 워터 마크 생성영역 31 : 콘트롤 게이트 폴리 흔적

Claims (15)

1. 반도체 플래쉬 이이피롬 소자의 제조방법에 있어서,

   단차의 변화가 있는 폴리실리콘 상부에 형성되는 워터 마크의 생성을 억제시키기 위해, 폴리실리콘내 인의 도펀트의 농도를 완화시킴에 의해 폴리실리콘 표면특성이 극소수성에서 친수성쪽으로의 변화를 억제시키는 것을 특징으로 하는 반도체 플래쉬 이이피롬 소자의 제조방법.
2. 제 1 항에 있어서, 상기 폴리실리콘의 농도는 8×10¹⁹/㎤ 이하인 것을 특징으로 하는 반도체 플래쉬 이이피롬 소자의 제조방법.
3. 제 1 항에 있어서, 플래쉬 소자의 경우, 하부층의 폴리가 있는 셀 및 페리 쪽 LV 지역에서는 하부층을 도핑시키고, 상부층인 콘트롤 게이트 폴리의 도핑을 생략하는 것을 특징으로 하는 반도체 플래쉬 이이피롬 소자의 제조방법.
4. 반도체 플래쉬 이이피롬 소자의 제조방법에 있어서,

   단차의 변화가 있는 폴리실리콘 상부에 형성되는 워터 마크의 생성을 억제시키기 위해, 폴리실리콘의 단차를 완화시켜 줌에 의해 폴리실리콘 표면특성이 극소수성을 유지하게 하는 것을 특징으로 하는 반도체 플래쉬 이이피롬 소자의 제조방법.
5. 제 4 항에 있어서, 상기 단차를 완화시키기 위해 LOCOS 기술로 형성된 FOX에서 이중 버즈빅을 억제하므로써 FOX 에지에서 단차 변화를 줄여주어 극소수성을 유지하게 하는 것을 특징으로 하는 반도체 플래쉬 이이피롬 소자의 제조방법
6. 제 5 항에 있어서, 패드 폴리를 비정질로 증착하여 FOX 공정시 폴리에 비해 산화속도를 억제하므로써 상기 버즈빅을 억제하는 것을 특징으로 하는 반도체 플래쉬 이이피롬 소자의 제조방법.
7. 제 5 항에 있어서, 패드 폴리 증착 후부터 패드 질화막 증착 전까지으 시간지연을 줄이되, 폴리실리콘 표면위 자연산화막이 형성되지 않도록 하여 상기 이중 버즈빅을 줄이는 것을 특징으로 하는 반도체 플래쉬 이이피롬 소자의 제조방법.
8. 제 4 항에 있어서, 상기 단차를 줄이기 위해 FOX 형성전 질화막 식각시 잔류 폴리가 증착된 패드 폴리 두께에 대해서 손실이 작게하여 잔류 패드 폴리의 두께 / 패드 폴리 두께비가 3/5 ∼ 4/5 가 되도록 하는 것을 특징으로 하는 반도체 플래쉬 이이피롬 소자의 제조방법.
9. 제 8 항에 있어서, 상기 패드 폴리의 두께가 500Å일 때 잔류 폴리는 300∼400Å 이 되도록 하는 것을 특징으로 하는 반도체 플래쉬 이이피롬 소자의 제조방법.
10. 제 7 항에 있어서, FOX 목표 두께를 낮추므로써 상기 패드 폴리의 이중 버즈빅을 억제시키는 것을 특징으로 하는 반도체 플래쉬 이이피롬 소자의 제조방법.
11. 제 10 항에 있어서, 상기 FOX 목표 두께는 300Å∼500Å 이 되게 하는 것을 특징으로 하는 반도체 플래쉬 이이피롬 소자의 제조방법.
12. 제 4 항에 있어서, 상기 FOX에 의해 둘러 쌓인 액티브 우물의 깊이를 감소시키므로써 액티브와 FOX간의 단차변화를 줄이는 것을 특징으로 하는 반도체 플래쉬 이이피롬 소자의 제조방법.
13. 제 12 항에 있어서, 상기 액티브 우물의 깊이를 감소시키기 위해 FOX 의 목표두께를 낮추는 것을 특징으로 하는 반도체 플래쉬 이이피롬 소자의 제조방법.
14. 제 4 항에 있어서, 상기 FOX위에서 콘트롤 게이트의 폴리 단차를 완화시키기 위해 하부층의 단차변화를 완화시켜 폴리 표면을 극소수성을 유지하게 하는 것을 특징으로 하는 반도체 플래쉬 이이피롬 소자의 제조방법.
15. 제 4 항에 있어서, 상기 단차를 낮추기 위해 콘트롤 게이트의 두께를 낮추는 것을 특징으로 하는 반도체 플래쉬 이이피롬 소자의 제조방법.