KR100509616B1 - 반도체 레이저 소자 및 그의 제조방법 - Google Patents

반도체 레이저 소자 및 그의 제조방법 Download PDF

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Abstract

반도체 레이저 소자는 기판상에 적어도 제1 도전형 제1 클래드층, 활성층, 제2 도전형 제2클래드층, 공진기 방향으로 연장되는 스트라이프상의 결여부(deficient portion)를 갖는 전류저지층, 상기 전류저지층의 스트라이프상 결여부에 매립된 제2 도전형 제3클래드층 및 상기 제3 클래드층상에 배치된 제2도전형 보호층을 포함한다. 상기 활성층은 적어도 한쪽의 단면에 인접한 창영역과 양자 웰 구조를 갖는 내부영역을 포함하고, 상기 내부영역에 대향하는 부분은 상기 제2 도전형 제2 클래드층측에 배치된 층의 표면으로부터 이온화된 원자가 조사된 후 열처리되어 창영역을 형성한다. 상기 활성층의 창영역으로부터 포토루미네센스의 피이크 파장 λw는 활성층의 내부영역으로부터의 포토루미네센스의 피이크 파장 λi에 대하여, λw ≤ λi - 5nm 로 되는 관계에 있고, 상기 창영역으로부터의 포토루미네센스의 반폭(half width)은 상기 내부영역으로부터의 포토루미네센스의 반폭값 보다 더 좁다.

Description

반도체 레이저 소자 및 그의 제조방법{Semiconductor laser device and method for manufacturing the same}
본 발명은 광디스크 시스템장치 등에 사용되는 반도체 레이저소자 및 그의 제조방법에 관한 것이고, 특히 고출력 창구조 반도체 레이저 소자 및 그의 제조방법에 관한 것이다.
최근, 광디스크장치용 광원으로서 각종 반도체 레이저가 광범위하게 이용되고 있다. 그중에서, 고출력 반도체 레이저는 MD 드라이브, MO 드라이브, CD-R/RW 드라이브, 기입용 DVD 드라이브 등의 디스크에 기입하기 위한 광원으로서 이용되고 있어 고출력화가 요구되고 있다.
반도체 레이저의 고출력화를 방지하는 요인의 하나는 공진기(resonator) 단면 근방에 배치된 활성층 영역에서의 광출력 밀도 증가에 수반하여 발생하는 광학손상(COD: Catastrophic Optical Damage)이다.
이 COD의 발생원인은 활성층의 공진기 단면 근방에 배치된 활성층 영역이 레이저광 흡수영역이기 때문이다. 공진기 단면에서는 표면 준위 또는 계면 준위로 불리는 비발광 재결합중심이 다수 존재한다. 활성층의 공진기 단면 근방에 주입된 캐리어는 상기 비발광 재결합에 의해 상실되기 때문에, 활성층의 공진기 단면 근방의 주입 캐리어 밀도는 활성층 내부영역에 비하여 적다. 그 결과, 활성층의 공진기 단면 근방에 배치된 영역은 활성층의 내부영역에서 높은 주입 밀도의 캐리어에 의해 형성되는 레이저광의 파장에 대하여 흡수영역으로 된다.
광출력 밀도가 증가되면 흡수영역에서의 국소적 발열이 증가되어, 온도가 상승하며, 밴드갭이 축소된다. 그 결과, 흡수계수가 증가되고 또 온도가 상승하는 정귀환(positive feedback)이 걸리고, 또 활성층의 공진기 단면 근방에서 형성된 흡수영역의 온도는 결국 융점까지 도달하여 COD가 발생한다.
이 COD 레벨의 향상을 위하여, 반도체 레이저를 고출력화하는 하나의 방법으로서 일본국 특개평 9-23037호 공보에 다중 양자 웰(well)구조 활성층의 무질서화에 기초한 창구조를 이용하는 수법이 개시되어 있다. 이 반도체 레이저 소자의 구조도를 도 17A 내지 도 17C에 도시하고, 그의 제조방법의 공정도를 도18A 내지 도18D에 도시하여 설명한다.
도 17A는 공진기 단면을 포함하는 사시도이다. 도 17B는 도 17A의 Ib-Ib 선에 따른 단면도이다. 도 17C는 도 17A의 Ic-Ic 선에 따른 층두께 방향의 단면도이다.
도 17A 내지 도 17C는 GaAs 기판(1001), n형 AlGaAs 하부클래드층(1002), 양자 웰 활성층(1003), p형 AlGaAs 상부 클래드층(1004a), p형 AlGaAs 제2 상부 클래드층(1004b), p형 GaAs 콘택트층(1005), 정공 확산영역(1006)(사선부), 프로톤 주입영역(1007)(사선부), n측 전극(1008), p측 전극(1009), 공진기 단면(1020), 양자 웰 활성층(1003)의 레이저 발진에 기여하는 영역(이하, 내부영역이라 칭함)(1003a) 및 양자 웰 활성층(1003)의 공진기 단면(1020) 근방에 형성된 창구조 영역(1003b)을 도시한다.
도18A 내지 도18D에 있어서, n형 GaAs 기판(1001)상에 n형 AlGaAs 하부클래드층(1002), 양자 웰 활성층(1003) 및 p형 AlGaAs 제1 상부클래드층(1004a)을 순차로 에피택셜 성장시킨다(도18A). 이어, p형 AlGaAs 제1 상부클래드층(1004a)상에 SiO2막(1010)을 형성하고, 공진기 단면에 도달하지 않는 길이로 공진기 방향으로 신장하는 스트라이프상의 개구부(1010a)를 형성한다(도18B). 이어, 이 웨이퍼를 As 분위기하, 800℃ 이상의 온도에서 열처리(즉, 열 어닐링)하면, SiO2막(1010)이 SiO2막(1010)과 접하는 p형 AlGaAs 제1 상부클래드층(1004a)의 표면으로부터 Ga 원자를 흡수하여, p형 AlGaAs 제1 상부클래드층(1004a)에 Ga 정공을 생성한다. 이 정공은 결정내부의 양자 웰 활성층(1003)에 도달할 때 까지 확산되어, 양자 웰 구조를 무질서화시킨다. 양자 웰 구조가 무질서화된 활성층의 창영역은, 활성층의 실효적인 금지된 밴드폭이 넓어지기 때문에, 내부영역에서 발광한 발진 레이저광에 대하여 투명한 창으로서 작용한다.
최종적으로, SiO2막(1010)을 제거하고, p형 AlGaAs 제1 상부클래드층(1004a)상에 p형 AlGaAs 제2 상부클래드층(1004b) 및 p형 GaAs 콘택트층(1005)을 순차로 에피택셜 성장시킨다(도18C). 이어, p형 GaAs 콘택트층(1005)상에 레지스트막을 형성하고, 포토리소그래피 기술에 의해 상기 SiO2막(1010)의 스트라이프상의 개구부(1010a)와 동일한 영역에 스트라이프상의 레지스트(1011)를 형성한다. 이어, 이 스트라이프상의 레지스트(1011)를 마스크로하여 p형 GaAs 콘택트층(1005)의 표면측으로부터 프로톤 주입을 실시하여 전류블록층(전류저지층)으로되는 고저항영역(1007)을 형성한다(도18D). 마지막으로, GaAs 기판(1001)측에 n측전극(1008)을 형성하고, p형 GaAs 콘택트층(1005)상에 p측 전극(1009)을 형성한다. 이 웨이퍼를 절단하여 도 17의 반도체 레이저소자를 얻었다.
그러나, 종래의 창구조 반도체 레이저 소자에서는, 공진기 단면 근방에 형성된 무질서화 영역에서 레이저 발진 파장에 상당하는 밴드갭보다 큰 밴드갭을 제공하기 위해 p형 AlGaAs 제1 상부클래드층(1004a) 표면상에 SiO2막(1010)을 형성하여, 상기 SiO2막(1010)과 접하는 p형 AlGaAs 제1 상부클래드층(1004a)에 Ga 정공을 생성하여 이 Ga 정공을 양자 웰 활성층(1003)으로 확산시키고 있다.
상기 Ga 정공의 생성 및 확산은 SiO2막(1010)으로 피복되어 있는 영역에서 발생한다. 열처리를 800℃ 이상의 온도에서 실시하면, Ga 정공은 SiO2막(1010)으로 피복되지 않은 영역(공진기 내부영역)의 표면상에 Ga 원자를 재증발시키는 것에 의해 소량으로 생성되며, 이 Ga 정공은 양자 웰 활성층(1003)으로 확산된다. 그에 의해 공진기 내부영역에서 양자 웰 활성층의 밴드갭 변동에 수반한 파장 변동 및 양자 웰 활성층의 결정성 열화에 의한 장기신뢰성의 저하가 초래된다.
또한 열처리 온도를 저하하든지 열처리 시간(즉, 어닐링 시간)을 단축하면 Ga 정공이 공진기 내부 영역내 양자 웰 활성층(1003)으로 확산되는 것을 억제할 수 있다. 그러나, SiO2막(1010)으로 피복된 영역에서 정공의 생성 및 SiO2막(1010)으로 피복되어 있는 영역하의 활성층의 공진기 단면 근방에 배치된 영역에서의 양자 웰 활성층(1003)으로의 정공의 확산이 불충분하게되어, 활성층의 공진기 단면 근방 영역에 있는 활성층의 창영역 또는 활성층의 공진기 단면 근방에 배치된 영역에서 레이저광이 흡수되어 버린다. 그 결과, 공진기 단면 근방에 배치된 활성층 영역에서 COD가 발생하기 쉽게되어, 고출력 구동시에 최대광 출력의 저하를 유발하여 충분한 장기신뢰성을 얻을 수 없다.
도1A 내지 도1C는 본 발명의 제1 실시예에 관한 반도체 레이저 소자의 구조를 도시하는 사시도 및 단면도,
도2A 내지 도2H는 본 발명의 제1 실시예에 관한 반도체 레이저 소자의 제조방법을 설명하는 도,
도3A 내지 도3C는 본 발명의 제2 실시예에 관한 반도체 레이저 소자의 구조를 도시하는 사시도 및 단면도,
도4A 내지 도4I는 본 발명의 제2 실시예에 관한 반도체 레이저 소자의 제조방법을 설명하는 도,
도5A 내지 도5C는 본 발명의 제3 실시예에 관한 반도체 레이저 소자의 구조를 도시하는 사시도 및 단면도,
도6A 내지 도6I는 본 발명의 제3 실시예에 관한 반도체 레이저 소자의 제조방법을 설명하는 도,
도7A 내지 도7C는 본 발명의 제4 실시예에 관한 반도체 레이저 소자의 구조를 도시하는 단면도,
도8A 내지 도8I는 본 발명의 제4 실시예에 관한 반도체 레이저 소자의 제조방법을 설명하는 도,
도9A 내지 도9C는 본 발명의 제5 실시예에 관한 반도체 레이저 소자의 구조를 도시하는 사시도 및 단면도,
도10A 내지 도10I는 본 발명의 제5 실시예에 관한 반도체 레이저 소자의 제조방법을 설명하는 도,
도11은 본 발명의 제5 실시예에 관한 반도체 레이저 소자의 창영역의 p형 불순물 원자 농도분포도,
도12는 본 발명의 제 5 실시예에 관한 반도체 레이저 소자의 내부영역의 p형 불순물 원자 농도 분포도,
도13은 본 발명의 제1 실시예의 반도체 레이저 소자의 주행시간에 대한 구동전류의 변화를 도시하는 도,
도14는 본 발명의 비교예 2의 반도체 레이저 소자의 주행시간에 대한 구동전류의 변화를 도시하는 도,
도15는 본 발명의 비교예 2의 반도체 레이저 소자의 주행시간에 대한 구동전류의 변화를 도시하는 도,
도16은 본 발명의 비교예 3의 반도체 레이저 소자의 주행시간에 대한 구동전류의 변화를 도시하는 도,
도17A 내지 도 17C는 종래예의 반도체 레이저 소자의 구조를 도시하는 사시도 및 단면도,
도18A 내지 도18D는 종래예의 반도체 레이저 소자의 제조방법을 설명하는 도.
본 발명은 상술한 문제에 관하여 검토한 결과, 창구조 프로세스중에 공진기 내부영역에서의 활성층의 밴드갭 변동을 억제하거나, 또는 발진파장의 변동을 억제하고 고출력 구동시 장기신뢰성이 우수한 반도체 레이저 소자 및 그의 제조방법을 제공하는 것을 목적으로 하고 있다.
상기 목적을 달성하기 위하여,
기판상에 적어도 제1 도전형 제1 클래드층, 활성층, 제2 도전형 제2 클래드층, 공진기 방향으로 연장되는 스트라이프상의 결여부(deficient portion)를 갖는 전류저지층, 상기 전류저지층의 스트라이프상 결여부에 매립된 제2 도전형 제3 클래드층 및 상기 제3 클래드층 상에 배치된 제2 도전형 보호층을 포함하는 반도체 레이저 소자에 있어서,
상기 활성층은 적어도 한쪽의 단면에 인접한 창영역 및 양자 웰 구조를 갖는 내부영역으로 구성되고,
상기 내부영역에 대향하는 부분은, 상기 제2 도전형 제2 클래드층측에 배치된 층의 표면으로부터 이온화된 원자로 조사된 후 열처리를 실시하는 것을 특징으로 하는 반도체 레이저 소자가 제공된다.
따라서, 내부영역에 대향하는 제2 클래드층측에 배치된 보호층의 표면에 이온화된 원자를 조사함으로써, 열처리에 의해 표면에 형성된 결함에 Ga 정공이 포획되어 Ga 정공이 내부영역으로 확산되는 것을 방지하고, 내부영역의 밴드갭에서의 변화를 방지할 수 있다. 따라서, 창영역의 밴드갭을 내부영역의 밴드갭 보다 5 nm 이상 크게할 수 있다. 창영역의 밴드갭을 내부영역의 밴드갭보다 충분히 크게할 수 있기 때문에, 상기 배치는 단면 열화 억제에 특히 효과적이고 신뢰성 향상면에서도 우수하다.
또한 본 발명은 기판상에 적어도 제1 도전형 제1 클래드층, 활성층, 제2 도전형 제2클래드층, 공진기 방향으로 연장되는 스트라이프상의 결여부를 갖는 전류저지층, 상기 전류전지층의 스트라이프상 결여부에 매립된 제2 도전형 제3 클래드층 및 상기 제3 클래드층상에 배치된 제2 도전형 보호층을 포함하는 반도체 레이저 소자에 있어서,
상기 활성층은 적어도 한쪽 단면에 인접한 창영역 및 양자 웰 구조를 갖는 내부영역으로 구성되고,
상기 활성층의 창영역으로부터 포토루미네센스의 피이크 파장 λw는 상기 활성층의 내부영역으로부터의 포토루미네센스의 피이크 파장 λi에 대하여,
λw ≤ λi - 5nm
로 되는 관계에 있고,
상기 창영역으로부터의 포토루미네센스의 반폭(half width)은 상기 내부영역으로부터의 포토루미네센스의 반폭값 보다 좁은 것을 특징으로 하는 반도체 레이저 소자를 제공한다.
따라서, 공진기 단면에 인접한 활성층의 창영역의 밴드갭이 활성층의 내부영역의 밴드갭보다 충분히 크기 때문에, 창영역에서의 광흡수량을 충분히 적게할 수 있다. 또한 창영역으로부터의 포토루미네센스의 반폭값이 내부영역으로부터의 포토루미네센스의 반폭값 보다 좁기 때문에, 내부영역에서는 활성층중의 결함이 불순물로 매립되어 있으며, 이러한 배치는 신뢰성 향상이 우수하다.
본 발명의 일례로서, 상기 창영역에 대향하는 부분의 상기 제2 도전형 보호층의 층 두께는 상기 내부영역에 대향하는 부분의 상기 제2 도전형 보호층의 층 두께보다 두껍다.
따라서, 보호층의 두께의 차를 마크(mark)로 하여 제1 도전형 전류저지층을 형성하기 위한 마스크는 용이하게 위치정합될 수 있다. 이러한 배치는 단면형상 프로세스를 간략화할 수 있고 양산성이 우수한 반도체 레이저 소자를 얻을 수 있다.
또한 본 발명의 일례로서, 창영역에 속하고 공진기 방향으로 연장되는 길이(Lw)는 10 ㎛ 이상이다.
따라서, 내부영역에 주입된 캐리어(정공 또는 전자)가 단면까지 확산되어 재결합됨이 없기 때문에, 전류의 광으로의 변환효율이 감소되지 않는다.
본 발명의 일례로서, 양자 웰 구조를 구성하는 양자 웰층의 두께의 전체값은 40 nm를 초과하지 않는다.
따라서, 열처리중에 공진기 단면 근방에 배치된 활성층으로 정공이 확산되는 것에 의해 활성층의 창영역의 밴드갭을 더욱 증대시킬 수 있다. 이 때문에 단면 열화를 크게 억제할 수 있어, 신뢰성 향상이 우수한 고출력 창구조 반도체 레이저 소자를 얻을 수 있다.
본 발명의 일례로서, 제2 도전형 보호층상의 창 영역에 대향하는 부분에 제1 도전형 전류주입 방지층을 설치한다.
따라서, 전류주입방지층을 설치하는 것에 의해 창 영역으로 전류가 흐르는 것을 방지할 수 있어 정공의 이동을 방지하며, 통전중에 정공의 이동에 수반한 조성변동 또는 불순물의 확산을 방지할 수 있다 이 배치는 신뢰성 향상 효과가 있다.
본 발명의 일례로서, 상기 제1 도전형 전류주입방지층에 속하고 공진기 방향으로 연장되는 길이(Lp)는 Lw에 대하여 다음 관계를 갖는다:
Lw ≤ Lp
따라서, 전류주입방지층의 길이를 창 영역의 길이와 대략 동일하게 설정한 경우에는 창 영역으로의 통전을 방지할 수 있기 때문에, 창 영역의 활성층에서 무효전류 발생을 방지할 수 있으므로, 이러한 배치는 신뢰성 향상에 효과가 있다. 또한 전류주입방지층을 창 영역보다 길게 설정한 경우에는 공진기의 내부영역에서 정공이 확산된 영역으로는 전류가 흐르지 않도록 한다. 이 배치로는, 공진기 내부로 확산된 정공이 주입된 전류에 의해 활성층중에 미소 결함을 생성하지 않으며 통전중에 전류를 증대시키지 않는다. 따라서, 장기간에 걸쳐 신뢰성이 양호한 레이저 소자를 얻을 수 있다.
본 발명의 일례로서, 스트라이프상 결여부의 창영역에 대향하는 부분의 폭은 상기 내부영역에 대향하는 부분의 폭 보다도 넓다.
따라서, 창역역의 스트라이프에서 광밀도를 감소시킬 수 있으므로, 이 배치는 단면 열화 억제에 효과적이고 장기간 신뢰성 향상에 유효하다. 또한 공진기의 내부영역의 스트라이프 폭을 좁게할 수 있기 때문에, 레이저의 횡 모드를 안정화할 수 있고 I-L 특성에서 킹크(kink)가 출현하는 것을 방지할 수 있다.
더구나, 본 발명의 반도체 레이저 소자에서는, 내부영역에서 II족 원소의 농도는 창영역에서 II족 원소의 농도보다 높게 구성된다.
따라서, 활성층에 확산된 II족 원소는 활성층중의 정공 위치로 들어가기 때문에, 결정 결함의 발생이 방지된다. 그 결과, 통전중에 내부영역에서의 열화를 억제할 수 있다. 또한, II족 원소가 창영역의 활성층으로 확산되면, 광흡수가 유발된다. 따라서, 창영역의 활성층중의 II족 원소의 양이 감소되면 광흡수도 또한 제한되며, 고출력 동작시의 신뢰성이 향상된다. 이 배치는 고출력 구동시에 장기신뢰성이 우수하다.
또한 본 발명의 반도체 레이저 소자에서, 기판은 GaAs이고 각 층은 GaAlAs계 재료로 구성된다.
따라서, 열처리하는 동안 공진기 단면 근방에 배치된 웨이퍼 표면에 형성된 유전체막에 의해 Ga 원자가 흡수되고, 생성한 Ga 정공의 확산속도는 AlGaAs 중에서 특히 빠르다. 이 때문에, Ga 정공이 활성층으로 확산되는 것에 의해 활성층의 창영역의 밴드갭을 보다 크게 변화시키고 증대시킬 수 있다. 상술한 바와 같이, AlGaAs를 사용한 경우에는 본 제조방법에 의한 단면 열화를 억제하는데 효과적이고 신뢰성 향상도 우수하다.
또한 본 발명은,
적어도 기판상에 제1도전형 제1클래드층, 활성층 및 제2도전형 제2클래드층을 적층하는 DH 웨이퍼 작성공정,
상기 DH 웨이퍼의 제2 클래드층측에 배치된 층의 표면의 일부에 제1 유전체막을 형성하는 공정,
상기 웨이퍼에 속하고 제1 유전체막이 형성된 측에 이온화된 원자를 조사하는 공정, 및
상기 이온화된 원자를 조사된 DH 웨이퍼를 열처리하는 공정,
을 포함하는 반도체 레이저 조사 제조방법을 제공한다.
따라서, 제2 클래드층측에 배치된 층의 표면 근방에서 미소한 결정결함이 다수 생성되며, 이 결정결함은 열처리중에 Ga 원자의 재증발에 의해 웨이퍼 표면에서 생성된 정공을 포획하여 이들 정공이 확산하여 활성층을 무질서화하는 것을 방지한다. 이 배치로써, 창구조 형성 프로세스중에서 공진기 내부의 활성층의 밴드갭 변동, 즉 발진파장의 변동이 억제된다. 동시에 활성층의 결정질 저하가 억제되며 고출력 구동시 장기신뢰성이 우수한 반도체 레이저 소자를 얻을 수 있다.
또한 본 발명의 반도체 레이저 소자의 제조방법은 상기 제2 클래드층의 상부에 제2 도전형 보호층을 형성하는 공정을 포함한다.
따라서, DH 웨이퍼 표면에 오염물 및 불필요한 표면산화막이 형성되어도, 이들은 열처리 전에 동시에 제거될 수 있다.
또한 본 발명의 반도체 레이저 소자의 제조방법에서는 상기 DH 웨이퍼를 열처리하기 전에 상기 보호층의 표면을 에칭한다.
따라서 DH 웨이퍼 표면에 부착된 오염물 및 표면산화막을 제거할 수 있고, 이온화된 원자의 조사에 의해 보호층 표면에서 결정결함 생성이 촉진된다. 이 결정 결함은 열처리중에 보호층 표면에서 생성된 정공을 포획하며, 이들 정공은 n형 GaAs 기판방향으로 확산하여 활성층을 무질서화하는 것을 방지한다. 이 배치에 의해, 내부영역에서 활성층의 밴드갭 변동을 방지할 수 있다.
본 발명의 일례로서, 이온화된 원자는 상기 보호층의 표면을 에칭하는 것과 동시에 제1 유전체막 측상의 DH 웨이퍼 표면에 가해질 수 있다.
따라서, 표면에 부착된 오염물 및 표면산화막의 제거와 유전체막의 형성을 동시에 실행할 수 있다. 따라서, 반도체 레이저 소자 제조 프로세스를 간략화하여도 이온화된 원자의 조사에 의한 보호층 표면의 결정결함 생성이 촉진된다.
또한 본 발명의 일례로서, 제1 유전체막 측상의 DH 웨이퍼 표면에 이온화된 원자를 가한 후, 전체 웨이퍼 표면을 피복하도록 제2 유전체막을 형성한다.
따라서, 유전체막을 통하여 웨이퍼의 표면에 결정결함을 생성할 필요가 없고, 이온 조사하는 동안 이온 에너지를 높게 할 필요가 없다. 따라서, 웨이퍼의 보호층 표면으로부터 결정내부 깊이까지 결정결함이 침입할 가능성이 없고 또 열처리중에 그 결함이 활성층으로 확산되어 신뢰성을 악화시킬 가능성도 없다.
또한 본 발명의 일례로서, 제2 유전체막을 형성한 후, DH 웨이퍼는 열처리된다.
따라서, 열처리 공정 전에 내부영역에 대향하는 DH 웨이퍼 표면에 유전체막을 형성하는 공정을 포함하는 것에 의해, 열처리에 의해 재증발되는 것에 의해 여분의 Ga 정공의 발생을 방지할 수 있다. 따라서, 표면에 형성된 결함에 Ga 정공을 충분히 포획할 수 있어, 이 배치는 신뢰성 향상에도 효과가 있다.
또한 본 발명의 일례로서, 상기 제2 유전체막을 형성하는 것과 동시에 제1 유전체막측상의 DH 웨이퍼 표면에 이온화된 원자를 조사한다.
따라서, 제2 클래드층측에 배치된 층의 표면 근방에서 이온조사를 실시하여 미소한 결정결함을 생성하는 공정 및 제2 유전체막의 표면 클리닝을 실시하는 공정을 동시에 실시할 수 있어, 제조 프로세스를 간략화할 수 있다.
또한 본 발명의 일례로서, 상기 이온화된 원자는 아르곤, 산소 및 질소로 구성된 군으로부터 선택된 1종 또는 복수의 원자이다.
따라서, 결정결함은 웨이퍼 표면 부근에서만 생성될 수 있고, 이들 결함은 열처리중에 웨이퍼 표면에서 생성된 Ga 정공을 효율좋게 포획할 수 있다. 따라서, 이 배치는 활성층의 밴드갭 변동방지에 적합하다. 또한 열처리중에 결함이 활성층으로 확산되는 것을 억제할 수 있어 신뢰성 악화를 방지하는데 적합하다.
또한 본 발명의 일례로서, 상기 제2 유전체막은 상기 이온화된 원자를 조사하는 것에 의해 웨이퍼 표면에 속하고 상기 제1 유전체막이 형성되어 있지 않은 부분에서 형성된다.
따라서, 제2 클래드층측에 배치된 층의 표면 근방에서 이온 조사를 실시하고, 미소 결정결함을 생성하는 공정과 제2 유전체막의 표면을 세정하는 공정을 실시할 수 있어, 제조 프로세스를 간략화할 수 있다.
또한 본 발명의 일례로서, 상기 이온화된 원자의 이온 에너지는 3000 eV 이하로 설정되며, 보다 바람직하게는 500 eV 이상 1500 eV 이하로 설정된다.
따라서, 이온화된 원자가 단면 근방에 배치된 영역의 유전체막을 관통하는 것을 방지하면서, 내부 영역에서 충분한 양의 결함을 생성할 수 있다. 따라서, 활성층의 창영역의 양자 웰 구조의 무질서화가 충분하며 밴드갭을 소망하는 값까지 증대시킬 수 있다. 단면 열화를 억제할 수 있기 때문에, 신뢰성이 높은 반도체 레이저 소자를 제조할 수 있다.
또한, 본 발명의 반도체 레이저 소자 제조방법에 따르면, 이온화된 원자를 조사하는 장치는 이온 가속기능을 갖는 장치이다.
따라서, 이온 에너지 및 이온의 양이 정밀하게 제어될 수 있고, 웨이퍼 표면상에 생성된 결정 결함의 양도 제어될 수 있다. 따라서, Ga 정공의 분포 및 양이 제어될 수 있고, 또 내부영역의 밴드갭 변동양도 용이하게 제어될 수 있다.
또한, 본 발명의 반도체 레이저 소자 제조방법에 따르면, 이온화된 원자를 조사하는 장치는 이온 건(gun), 이온 주입장치 및 이온보조 증착장치로 구성된 군으로부터 선택된 장치이다.
따라서, 상기 장치를 사용하면, 이온 에너지 및 이온의 양이 정밀하게 제어될 수 있고 또 DH 웨이퍼 표면상에 생성된 결정결함의 양도 제어될 수 있다. 따라서, Ga 정공의 분포와 양이 제어될 수 있고, 내부영역의 밴드갭 변동양도 용이하게 제어할 수 있다. 또한 이온보조 증착장치는 반도체 프로세스에서 일반적인 장치이어서, 제조방법을 간략화할 수 있는 이점이 있다.
또한, 본 발명의 반도체 레이저 제조방법에 따르면, 이온화된 원자를 조사하는 장치는 플라즈마를 발생시키는 기능을 갖는 장치이다.
따라서, 이온 에너지가 정밀하게 제어될 수 있고 또 DH 웨이퍼 표면상에 생성된 결정결함의 양도 제어될 수 있다. 따라서, Ga 정공의 분포와 양이 제어될 수 있고 또 내부영역의 밴드갭 변동의 양도 용이하게 제어될 수 있다.
더구나, 본 발명의 반도체 레이저 소자 제조방법에 따르면, 이온화된 원자를 조사하는 장치는 플라즈마 CVD장치, 스퍼터링 장치 및 플라즈마 애싱(ashing) 장치로 구성된 군으로부터 선택된 장치이다.
따라서, 이온 조사와 유전체막의 형성을 동일 장치에서 실시할 수 있기 때문에, 이온 조사한 면을 대기에 노출시키는 것에 의해 특성이 변화될 우려가 없다. 또한 유전체막을 형성하기 전에 에칭을 실시하는 것에 의해 표면의 오염물을 제거할 수 있는 이점이 있다. 또한 플라즈마 CVD 장치 및 스퍼터링 장치는 반도체 프로세스에서 일반적인 장치이어서, 제조방법을 간략화할 수 있는 이점이 있다.
또한 본 발명에 따른 반도체 레이저 소자의 제조방법에 따르면, 제1 유전체막은 Si 원자를 함유하는 SiOx, SiNx 및 SiOyNx (단, x 및 y는 양의 실수)로 구성된 군으로부터 선택되는 재료를 포함한다.
따라서, 웨이퍼 표면상의 Ga 원자는 열처리하는 동안 효과적으로 흡수되어 다수의 정공이 생성된다. 상기 정공은 활성층으로 확산되어 활성층의 창영역의 밴드갭을 증가시킨다. 이에 의해 공진기 단면 근방에 배치된 영역의 광흡수양을 감소시킬 수 있어, 장기간 신뢰성이 우수한 레이저 소자를 얻을 수 있다.
또한 본 발명의 반도체 레이저 소자 제조방법에 따르면, 제1 유전체 막의 두께는 1 ㎛ 이하로 설정된다.
따라서, 열처리시에 유전체막과 웨이퍼 표면의 팽창계수의 차이에 의한 막 박리가 생기지 않는다. 따라서, 웨이퍼 표면에서 생성되는 정공수 감소 및 활성층으로 확산되는 정공수 감소에 기인한 단면 근방에 배치된 활성층의 밴드갭 증가가 감소될 가능성이 없다.
본 발명의 일례로서, 제2 유전체막은 0.5 ㎛ 이하의 두께를 갖는다.
따라서, 열처리에 의해 생성된 정공의 수는 창영역의 정공의 수 보다 충분히 적다. 따라서, 정공이 활성층으로 확산되는 것을 방지할 수 없게될 가능성이 없으므로, 이 배치는 활성층의 내부영역의 밴드갭 변동을 억제하는데 적합하다.
본 발명의 일례로서, 제1 유전체막 및 제2 유전체막은 거의 동일한 열팽창계수를 갖는 재료로 제조된다.
따라서, 공진기 단면 근방과 공진기 내부에 있는 웨이퍼 표면이 열팽창계수가 거의 동일한 유전체막으로 피복되어 있기 때문에, 열처리에 의한 공진기 단면과 공진기 내부에서의 열팽창 계수의 차이에 의한 왜곡을 또한 감소시킬 수 있어, 신뢰성 향상에 효과적이다. 열처리에 의해 공진기 단면과 공진기 내부에서의 열팽창 계수의 차이에 의한 왜곡을 감소시킬 수 있어 장기 신뢰성이 우수한 고출력 창구조 반도체 레이저 소자의 제조방법을 얻을 수 있다.
본 발명의 일례로서, 제1 유전체막이 d1의 두께를 갖고 제2 유전체막이 d2의 두께를 갖는 것으로 가정하면, 다음과 같은 관계가 있다:
d1 ≥ d2
따라서, 공진기 단면 근방의 유전체막의 막두께가 두꺼운 것에 의해, 열처리에 의해 다량의 정공을 생성할 수 있고, 이들 정공은 활성층으로 확산될 수 있다. 따라서, 활성층의 창영역에서 밴드갭 증가가 향상될 수 있다. 동시에, 공진기 내부의 유전체막의 막두께가 공진기 단면 근방보다도 얇은 것에 의해, 열처리에 의해 생성된 정공을 감소시킬 수 있고 또 정공이 활성층의 내부영역으로 확산되는 것도 억제시킬 수 있다. 상술한 바와 같이, 단면 열화 억제에 의해 신뢰성을 향상시킬 수 있다. 동시에, 공진기 내부의 활성층의 내부 영역의 밴드갭 변동을 억제시킬 수 있다.
본 발명의 일례로서, 열처리는 상기 DH 웨이퍼의 유지온도가 800℃ 이상, 유지온도까지의 온도 상승시간이 100초 이하로 실시하고, 보다 바람직하게는 상기 DH 웨이퍼의 유지온도가 900℃ 이상, 유지온도까지 온도상승 시간이 60초로 실시한다.
따라서, 공진기 단면 근방의 유전체 막에 Ga 원자가 흡수되어 생성된 정공은 활성층으로 확산되기 쉽게되어, 활성층의 밴드갭 증대를 촉진시킬 수 있다. 또한 공진기 내부의 도펀트의 확산을 방지할 수 있고 도펀트의 확산에 수반되는 신뢰성 악화를 방지할 수 있어, 장기신뢰성이 우수한 반도체 레이저 소자의 제조방법을 제공할 수 있다.
이하, 본 발명을 도면에 도시한 실시예를 기초로하여 자세하게 설명한다.
도1A 내지 도16은 본 발명의 실시예에 관한 반도체 레이저 소자 및 그의 제조방법에 관한 도면이다.
(제1 실시예)
도 1A 내지 도 1C는 본 발명의 제1 실시예에 따른 반도체 레이저 소자의 구조를 도시한다. 도 1A 내지 도 1C에 따르면, 도 1A는 광출사 단면을 포함하는 사시도, 도 1B는 도 1A의 Ib-Ib 선에 따른 도파로의 단면도, 도1C는 도1A의 Ic-Ic 선에 따른 층두께 방향의 단면도이다.
제1 도전형 n형 GaAs 기판(101), 제1 도전형 n형 Alx1Ga1-x1As (x1은 0 보다 크고 1이하임) 제1클래드층(102), 배리어층 및 웰층을 교대로 적층시켜 얻은 다중양자 웰구조가 광가이드층 사이에 협지된 다중양자 웰활성층(MQW 활성층)(103), 제2 도전형 p형 Alx1Ga1-x1As 제2클래드층(104), p형 GaAs 에칭중지층(105), 공진기 방향으로 연장되는 릿지 스트라이프로 구성되는 제2도전형 p형 Alx1Ga1-x1As 제3클래드층(106), 제2 도전형 p형 GaAs보호층(107), 릿지 스트라이프로 구성된 p형 Alx1Ga1-x1As 제3클래드층(106)의 측면을 매립하도록 형성된 n형 Aly1Ga 1-y1As (y1은 0 보다 크고 1 이하임) 전류블록층(전류저지층)(108), p형 GaAs 평탄화층(109), p형 GaAs 콘택트층(110), p측 전극(111) 및 n측 전극(112)이 제공된다.
다중양자 웰활성층(103)은 창영역(113)과 내부영역(활성영역으로도 칭함) (114)로 구성된다. 창영역(113)은 밴드갭이 내부영역(114)의 밴드갭 보다 더 큰 영역인 반면에, 내부영역(114)은 레이저 발진을 실현하기 위한 이득을 갖는 영역이다. p형 GaAs 보호층(107)상에 형성된 n형 Aly1Ga1-y1As 전류주입방지층(115) 및 p형 Alx1Ga1-x1As 제3클래드층(106)과 p형 GaAs 보호층(107)으로 구성된 릿지 스트라이프(116)가 제공된다. 하기 제조방법에 따라 설명한 바와 같이, 상기 창영역(113)은 이온화된 원자를 제2 도전형 보호층(107)으로부터 조사한 후 단시간내에 승온시켜 가열하는 열처리(열어닐링), 즉 래피드 써멀 어닐링(이하 RTA로 칭함)을 실시하는 것에 의해 형성된다.
이어, 도 2A 내지 도2H를 참조하여 제조방법을 설명한다. 제1 도전형 n형 GaAs 기판(101)상에 1회째의 금속-유기 화학기상성장법(MOCVD)에 의해 제1 도전형 n형 Alx1Ga1-x1As 제1클래드층(102), 넌-도핑 MQW 활성층(103), 제2 도전형 p형 Alx1Ga1-x1As 제2클래드층(104), p형 GaAs 에칭중지층(105), 제2 도전형 p형 Alx1 Ga1-x1As 제3클래드층(106) 및 제2 도전형 p형 GaAs 보호층(107)을 순차적으로 에피택셜 성장시켜 DH 웨이퍼를 얻는다(도2A).
공진기 단면근방 영역의 p형 GaAs 보호층(107)의 표면에 플라즈마 CVD법과 포토리소그래피법에 의해 단면과 평행한 방향으로 폭 40 ㎛의 스트라이프상의 유전체막인 SiOz1 막(121)(z1은 1 근방의 실수, 두께 0.5 ㎛)를 형성한다. 여기서, 플라즈마 CVD법 및 스퍼터링법 등 증착에 의해 형성되는 유전체막은 아모퍼스(amorphous) 상태에 가깝기 때문에 막의 조성 z1은 1에 가까운 값이다. 그러나, 필름을 형성할 때 마다 다른 값으로 되고 또 장소에 따라서도 일정하지 않은 이 값은 SiOz1로 표기한다. 반도체 웨이퍼상에 형성되는 스트라이프상의 유전체막(121)의 피치는 공진기 길이의 2배인 1600 ㎛로 설정하였다(도2B).
이어, p형GaAs보호층(107)측에 배치된 웨이퍼 표면에 이온화된 원자(122)를 조사(이온 조사)한다. 본 발명의 제1 실시예에 관한 반도체 레이저 소자의 제조방법에 따르면, 이온 조사에는 이온 건이 사용되며, 아르곤(Ar) 이온이 이온화된 원자로 사용되며, 이온 조사 에너지는 1000 eV로 설정되었다(도2C).
이어, RTA에 의해, SiOz1막(121) 바로 아래의 공진기 단면 근방에 배치된 영역의 MQW 활성층의 밴드갭을 공진기 내부영역의 MQW 활성층의 밴드갭 보다 크게한다. 이때 열처리 조건에 관해서는, 온도는 실온으로부터 950℃의 온도까지 30초내에 승온시켜 60초간 유지시킨 다음 냉각시켰다. 상술한 바와 같이 고속 온도 상승을 달성하기 위하여, 램프를 이용하여 웨이퍼의 보호층(107) 측 표면을 가열하는 램프가열법을 사용하였다. 그 결과, 다중양자 웰활성층(MQW 활성층)(103)에서 창영역(113)과 내부영역(114)은 공진기 방향으로 형성된다(도2D).
p형 GaAs보호층(107)의 표면상에 형성된 유전체막(121)을 제거하고, p형 GaAs보호층(107)상의 [011] 방향으로 연장되는 스트라이프상 레지스트 마스크(123)를 통상의 포토리소그래피 기술을 이용하여 형성한다. 통상의 에칭기술을 이용하여, p형 GaAs보호층(107) 및 p형 Alx1Ga1-x1As 제3클래드층(106)을 [011] 방향으로 연장된 2.5 ㎛폭의 스트라이프상의 릿지(116)로 가공한다(도2E).
이어, p형 GaAs보호층(107)상에 형성된 스트라이프상의 레지스트 마스크(123)를 제거하고, 2회째의 MOCVD법에 의해, p형 GaAs보호층(107)과 p형 Alx1Ga1-x1As 제3클래드층(106)으로 구성된 릿지(116)의 측면을 n형 Aly1Ga 1-y1As 전류블록층(108)으로 매립한 다음 p형 GaAs 평탄화층(109)으로 매립한다(도2F).
통상의 포토리소그래피 기술을 이용하여 n형 Aly1Ga1-y1As 전류블록층(108)상에 형성된 p형 GaAs 평탄화층(109)상 및 릿지(116)상에 형성된 p형 GaAs 평탄화층(109)상의 공진기 단면으로부터 40 ㎛의 범위로 레지스트 마스크(124)를 형성한다. 통상의 에칭기술을 이용하여 레지스트 마스크(124) 개구부에 배치된 n형 Aly1Ga1-y1As 전류저지층(108)과 p형 GaAs 평탄화층(109)을 선택적으로 제거한다(도2G).
p형 GaAs 평탄화층(109)상에 형성된 레지스트 마스크(124)를 제거하고, 3회째의 MOCVD법으로 p형 GaAs 콘택트층(110)을 형성한다. 공진기 단면 근방에는 릿지 스트라이프(116)의 상방으로 n형 Aly1Ga1-y1As 전류저지층(108)과 동시에 성장된 n형 Aly1Ga1-y1As 전류주입방지층(115)이 형성된다(도2H).
이어, 상면에는 p전극(111), 하면에는 n전극(112)을 형성한다.
마지막으로, 40 ㎛ 폭의 넌-도핑 영역, 즉 창영역의 거의 중앙에 스크라이브(scribe) 라인을 새겨넣고, 반도체 레이저 소자가 형성된 웨이퍼를 공진기의 길이의 레이저 바로 분할한다. 창영역을 갖는 공진기 단면의 반사율이 12%로 되도록 AlOs 막(s는 3/2에 가까운 정의 실수, 이하 동일)을 전자 비임 증착법 등으로 코팅을 실시하고, 반대측의 공진기 단면에는 반사율이 95%로 되도록 AlOs 막과 아모퍼스 Si 막을 교대로 적층한 다층막을 코팅한다. 이 경우, 전자 비임 증착법에 의해 형성되는 AlOs 막, 아모퍼스 Si 막 등의 유전체막은 아모퍼스 상태에 가깝기 때문에 막의 조성 s는 3/2에 가까운 값이지만, 형성될 때 마다 다른 값으로 되고 장소에 따라서도 일정하지 않기 때문에 AlOs로 표기한다.
DH 웨이퍼를 칩으로 분할하는 것에 의해, 창영역을 갖는 길이 800 ㎛의 공진기의 광출사측 공진기 단면 근방에 길이 약 20㎛의 창영역(113) 및 약 20 ㎛의 전류주입방지층(115)을 갖는 반도체 레이저 소자가 제조된다. 본 발명의 반도체 레이저 소자는 공진기 단면을 광출사측으로 하여 사용된다.
창영역의 길이가 약 10 ㎛ 미만으로 되면, 내부영역에 주입된 캐리어(정공 또는 전자)가 단면으로까지 확산되어 재결합하기 때문에 전류의 광으로의 변환효율이 저하되어 버린다. 또한 창영역의 길이가 길게되면, 1매의 웨이퍼로부터 취한 반도체 레이저소자의 수가 감소되기 때문에 창영역의 길이 Lw는 10 ㎛ 이상 50㎛ 이하가 적당하다. 보다 바람직하게는 Lw는 20 ㎛보다 길고 40 ㎛ 이하로 되도록 설계하는 것이 바람직하다.
제1 실시예에 의한 반도체 레이저 소자의 제조방법에 의해, 1회째의 MOCVD 성장후의 웨이퍼를 포토루미네센스(PL)법에 의해 측정한 경우 MQW 활성층의 포토루미네센스의 피이크 파장 λi는 775 nm이었다. 여기서 PL법 측정에 의한 피이크 파장 λi라는 것은 웨이퍼 표면으로부터 청 내지 녹색의 Ar 레이저 광을 조사하고 활성층으로부터 발생하는 형광강도의 파장 의존성을 분광기로 측정한 때의 형광강도의 피이크 파장이다.
이어, 도 2D에 도시한 RTA후에 얻은 웨이퍼는 유전체막인 SiOz1막(121) 바로 아래의 창영역(113)과 p형 GaAs 보호층(107) 바로 아래의 내부영역(114)에 관하여 PL법에 의해 일부 측정되었다. 그 결과, 창영역(113)의 포토루미네센스의 피이크 파장 λw는 745 nm, 내부영역(114)의 포토루미네센스의 피이크 파장λi는 775 nm이었다. 이것은 창영역(113)의 피이크 파장 λw편이 내부영역(114)의 피이크 파장 λi 보다도 30 nm 단파장측으로 시프트되어 있음을 의미한다. 또한 활성층의 내부영역(114)의 파장은, 1회째의 성장 직후의 웨이퍼(도2A)에 따른 활성층의 피이크 파장과 동일한 775 nm 이었다. 포토루미네센스의 피이크 파장의 역수의 값은 반도체 재료의 밴드갭에 거의 대응한다. 따라서 활성층의 창영역(113)은 활성층의 내부영역(114) 보다도 큰 밴드갭을 갖는 것을 알 수 있다.
한편, 창영역(113)의 포토루미네센스의 반폭은 내부영역(114)의 포토루미네센스의 반폭 보다 좁게되었다. 그 이유는 내부영역(114)으로의 Ga 정공의 확산이 방지되는 것에 의해 제2클래드층, 제3클래드층 및 보호층 등에 첨가된 p형 불순물(II족원자)인 Zn가 내부영역(114)으로 확산되기 때문에 내부영역의 포토루미네센스의 반폭이 넓어지게되는 것으로 판단된다.
상술한 바와 같이, 본 발명의 제1 실시예에 관한 반도체 레이저 소자에 있어서 제2 클래드층(104)측에 배치된 층인 p형 GaAs 보호층(107)측의 웨이퍼 표면에 이온화된 원자(122)의 조사(이온조사)를 실시한 후, RTA를 실시하는 것에 의해 창영역을 형성하면, 활성층의 창영역으로부터의 포토루미네센스의 피이크 파장 λw 는 활성층의 내부영역으로부터의 포토루미네센스의 피이크 파장 λi에 대하여
λw ≤ λi - 5nm로 되는 관계를 만족하고 있는 것을 알 수 있다.
또한 창영역(113)의 포토루미네센스의 반폭은 내부영역(114)의 포토루미네센스의 반폭 보다 좁은 관계를 만족하고 있는 것도 알 수 있다.
즉, 내부영역에 대향하는 제2 클래드층측에 배치된 보호층의 표면에 이온화된 원자를 조사하는 것에 의해, Ga 정공이 상기 표면에 형성된 결함에 포획되며, 이는 Ga 정공이 내부영역으로 확산되는 것을 방지할 수 있고 내부영역의 밴드갭의 변화를 방지할 수 있었다. 그 결과, 창영역의 밴드갭을 내부영역의 밴드갭보다 5 nm 이상 크게할 수 있었다. 한편, 종래방법에 의한 Zn 확산법에 의한 양자웰의 무질서화법에 의해 형성된 창영역의 경우와 비교하여 불순물에 의한 광흡수가 없다. 따라서, 창영역의 길이를 20 ㎛ 이상으로 설정하여도 발진특성에 아무런 영향이 없고 칩 분할시에 스크라이브 라인 스크라이브 정밀도를 완화시킬 수 있다.
또한 본 발명의 실시예에 관한 반도체 레이저 소자에 있어서 이온 조사는 제2 클래드층측에 배치된 최상층인 p형 GaAs 보호층(107)의 표면으로부터 실시하였다. 그러나, p형 GaAs 보호층(107) 측이 없는 경우, 예컨대 제2 도전형 제2 클래드층 표면으로부터 이온조사를 실시하여도 좋고 또한 제2 도전형 제3 클래층이 표면으로된 경우는 이 제3 클래드층 표면으로부터 이온조사를 실시하여도 좋다.
상술한 점으로부터, 본 발명의 제조방법을 이용한 반도체 레이저 소자에서는 단면에 인접한 창영역의 활성층의 밴드갭을 활성층의 내부영역의 밴드갭 보다 충분히 크게할 수 있고 또 창영역에서의 광흡수량을 충분히 적게할 수 있는 것이 명백하게되었다. 또한 본 발명의 제조방법에서는 제1회째의 성장후에 공진기 내부의 내부영역의 활성층의 밴드갭이 변동하는 것을 억제할 수 있는 것이 명백하게되었다.
본 발명의 제조방법에서는 공진기의 내부영역의 제2 클래드층측에 배치된 최상층인 p형 GaAs 보호층(107) 표면에 이온화된 원자를 조사하는 것에 의해, p형 GaAs 보호층(107) 표면 근방에 미소한 결정 결함이 다수 생성된다. 이 결정결함은 RTA 중에 Ga 원자의 재증발에 의해 웨이퍼 표면에 생성된 정공을 포획하며, 정공이 n형 GaAs 기판(101) 방향으로 확산되어 활성층을 무질서화하는 것을 방지한다. 이에 의해 공진기 내부의 내부영역의 활성층의 밴드갭 변동을 방지할 수 있다.
이온화된 원자는 SiOz1막(121)에도 조사된다. 따라서, 상기 이온이 SiOz1막을 통과하여 그 아래의 p형 GaAs 보호층(107)에 도달하지 않도록 이온 에너지를 조정한다.
예컨대 SiOz1막의 막두께가 1 ㎛인 경우, 이온 에너지를 500 eV로하면, SiOz1막을 투과하는 이온의 비율은 10% 이하이고, 투과 이온에 의해 생긴 결함이 RTA에 의해 확산되어 내부영역의 밴드갭을 변화시키는 일이 거의 없다. 또한 SiOz1막의 막두께가 0.2 ㎛일 때 이온 에너지가 3000 eV인 경우, 거의 모든 이온이 SiOz1막을 투과한다.
그 결과, SiOz1막(121) 바로 아래에 배치된 p형 GaAs 보호층(107)의 표면상에는 결정결함이 생기지 않는다. 따라서, Ga 원자는 RTA에 의해 SiOz1막(121)에 흡수되며, p형 GaAs 보호층(107) 내부에 생성된 모든 Ga 정공은 n형 GaAs 기판(101) 방향으로 확산되어 활성층을 무질서화시킨다. 따라서, SiOz1막(121) 바로 아래에 배치된 활성층의 밴드갭이 증가되어 창영역(113)을 형성한다.
본 발명의 제조방법에 의해 얻은 반도체 레이저 소자의 특징을 평가하였다. 그 결과, 본 발명의 반도체 레이저 소자에서 광출력 CW 120 mW으로하여 설정 파장에 상응하는 발진파장 785 nm를 얻었다. 또한 도 13에 도시한 바와 같이, 분위기 온도 70℃, 광출력 CW 120 mW에서 5,000 시간 이상 안정하게 작동하고, 작동중에 동작전류가 증대하는 것과 같은 열화현상은 전혀 발견되지 않았다.
본 발명의 반도체 레이저 소자는 공진기내부의 활성층의 밴드갭 변동을 방지할 수 있고, 따라서 설정한 바와 같은 발진파장을 실현할 수 있다. 또한 상기 소자는 고출력으로 구동되더라도 장기신뢰성이 우수하다.
본 발명의 제1 실시예에 관한 반도체 레이저 소자에 따르면, 공진기 내부의 p형 GaAs 보호층(107)에 Ar 이온의 조사를 실시하였다. 그러나, 산소(O) 이온 및 질소(N) 이온의 어느 하나 또는 복수의 이온을 조사하면, 웨이퍼 표면 부근에만 결정결함이 생성될 수 있고 그 결함은 열처리중에 웨이퍼 표면에서 생성한 Ga 정공을 효율좋게 포획할 수 있기 때문에 활성층의 밴드갭 변동방지에 적합하다. 또한 웨이퍼 표면 부근에만 결정결함이 생성되기 때문에, 열처리중에 결함이 활성층으로 확산할 수 있어 신뢰성 악화를 방지하기에 적합하다.
본 발명의 제1 실시예에 관한 반도체 레이저 소자 및 그의 제조방법에 따르면, 조사 이온 에너지는 1000 eV로 설정하였다. 이온에너지 값은 3000 eV 이하가 좋고, 바람직하게는 500 eV 이상, 1500 eV 이하이다. 이온에너지가 3000 eV 보다 크게되면, 이온화된 원자는 SiOz1막(121)을 통과하여 그 아래의 p형 GaAs 보호층(107) 까지 도달하여, 보호층 표면에 결정결함을 생성한다. 그 결과, RTA에 의해 SiOz1막 바로 아래에 배치된 GaAs 보호층의 Ga 원자가 SiOz1막으로 흡수되어 Ga 정공이 생성되며, 이 정공이 결정결함에의해 포획되어 정공이 활성층으로 확산되는 양을 감소시킨다. 이 때문에 활성층의 창영역의 양자웰 구조의 무질서화가 불충분하고 밴드갭이 소망하는 값까지 증대하지 않는 문제가 생기며 그 결과 단면 열화를 억제할 수 없게되어 신뢰성이 악화된다.
또한, 제1 실시예에서는, 이온 조사장치로서 이온 건을 사용한 경우에 관하여 서술하였다. 이온 건은 이온 에너지의 정밀 제어가 가능하며, 웰 표면의 결정 결함 생성양의 제어에 우수하다. 동일하게 이온 가속 기능을 갖는 이온 주입장치, 이온 보조 증착장치 등을 이용하여 이온을 조사하여도 양호하다. 이들 장치에서는 이온 에너지와 조사하는 이온의 양(이온 전류)을 독립적으로 제어할 수 있기 때문에 결함의 깊이 방향의 분포와 결함의 양을 독립적으로 제어할 수 있고, 따라서 Ga 정공의 분포 및 양도 제어할 수 있다. 따라서, 내부영역의 밴드갭 변화양을 용이하게 제어할 수 있다.
한편, 이온보조 증착장치, 플라즈마 CVD 장치, 스퍼터링 장치, 플라즈마 애싱 장치 등의 이온 발생장치를 이용하여 이온 조사를 실시할 수도 있다. 이온보조 증착 장치, 플라즈마 CVD장치, 스퍼터링장치 등은 이온 조사와 유전체 막의 형성을 동일한 장치에서 실시할 수 있다. 따라서, 이온 조사한 면을 대기에 노출시키는 것에 의해 특성이 변화되어버릴 염려가 없다. 또한 플라즈마 CVD 장치, 스퍼터링장치 및 플라즈마 애싱 등 플라즈마를 발생시키는 장치를 이용하면, 유전체 막을 형성하기 전에 표면의 오염물을 제거할 수 있는 이점이 있다.
또한, 제1 실시예에 있어서 공진기 단면 근방의 웨이퍼 표면에 형성되는 유전체막으로는 Si를 함유하는 막이 적합하다. Si를 함유하는 막은 열처리의 RTA중에 웨이퍼 표면의 Ga 원자를 효율적으로 흡수하여 다수의 정공을 생성한다. 이 정공은 활성층으로 확산하여 활성층의 창영역의 밴드갭을 증대시킬 수 있다. 이 활성층의 창영역의 밴드갭 증대가 많을수록 공진기 단면 근방에 배치된 영역의 광흡수양을 감소시킬 수 있어 장기신뢰성이 우수한 레이저 소자를 얻을 수 있다.
제1 실시예에서는 공진기 단면 근방의 웨이퍼 표면에 형성된 유전체막으로 SiOx막을 사용한 경우에 관하여 설명하였다. 그러나, 그 이외에 SiNx 및 SiOy Nx (x 및 y는 양의 실수) 등도 열처리중에 웨이퍼 표면의 Ga 원자를 흡수하여 정공의 생성이 우수하기 때문에 본 발명의 유전체막으로서 적합하다.
또한 제1 실시예에서는 열처리법으로서 RTA법을 이용하고 있고, 100초 이내에 800℃ 이상의 온도까지 승온하며, 100초 이내로 유지되며, 그 후 냉각을 실시하는 공정을 포함하고 있다. 이와 같은 급속한 열처리(RTA)에 의해 공진기 단면 근방에 배치된 유전체막에 Ga 원자가 흡수되어 생성된 정공이 활성층으로 확산되기 쉽게되어 활성층의 밴드갭 증대를 촉진할 수 있다. 또한 공진기 내부의 도펀트의 확산을 방지할 수 있고, 도펀트의 확산에 수반되는 신뢰성 악화를 방지할 수 있어 장기신뢰성이 우수한 반도체 레이저 소자 및 그 제조방법을 제공할 수 있다.
제1 실시예에서는 공진기 단면 근방에 배치된 창영역의 웨이퍼 표면에 형성한 유전체막의 막 두께가 1㎛ 이하이다. 막 두께가 1 ㎛ 보다 두꺼운 경우에는 열처리시에 유전체막과 웨이퍼 표면의 팽창계수의 차이로 인하여 막의 박리가 생기기 쉽다. 이 때문에 웨이퍼 표면에서 생성되는 정공수가 감소되고 또 활성층으로 확산되는 정공수가 감소되어 단면 근방의 활성층의 밴드갭 증대가 적게된다. 이 때문에 단면 열화가 발생하여 신뢰성이 저하된다.
제1 실시예에서는, 배리어층 및 웰층을 교대로 적층시켜 얻은 다중 양자 웰구조를 광가이드층 사이에 협지시켜 활성층을 얻는 구조를 이용하고 있다. 활성층이 층 두께 30 nm 이하의 양자 웰층이고 또 양자웰 층의 두께의 합계가 40 nm 이하인 경우, 상기보다 층 두께가 두꺼운 층에 비하여 열처리중의 공진기 단면 근방에 배치된 활성층으로의 정공의 확산에 의해 활성층의 창영역의 밴드갭을 보다 증대시킬 수 있다. 이 때문에 단면 열화를 크게 억제할 수 있어, 신뢰성 향상도 우수하다. 활성층의 양자웰층은 1개의 단일양자 웰로 작성될 수도 있다.
제1 실시예에서는, GaAs 기판상의 각층이 AlGaAs 계로 구성된다. 열처리중에 공진기 단면 근방에 배치된 웨이퍼 표면에 형성된 유전체막에 의해 Ga 원자가 흡수되며, 생성된 Ga 정공은 AlGaAs 중에서는 확산속도가 특히 빠르다. 그 때문에, 활성층으로의 Ga 정공의 확산에 의해 활성층의 창영역의 밴드갭을 보다 크게 변화시켜 증대시킬 수 있다. 이와 같이 AlGaAs를 사용한 경우에는 본 제조방법에 의한 단면 열화의 억제에도 효과적이고 신뢰성 향상도 우수하다.
제1 실시예에서는 공진기 단면의 광출사측 단면에만 창영역을 형성시킨 경우에 관하여 설명하였다. 그러나, 이밖에 공진기 단면의 반대측 단면에만 창영역을 형성한 경우, 또는 양단면에 창영역을 형성시킨 경우에 관해서도 동일한 단면 열화 억제효과가 있다.
제1 실시예에서, 공진기 단면 근방에 배치된 영역의 릿지 스트라이프상에 제1 도전형 전류주입방지층을 형성한다. 창영역에서, 열처리중에 보호층 표면으로부터 나온 정공은 2 클래드층 및 활성층으로 확산된다. 이 창영역으로 전류를 흘리면, 통전중에 정공의 이동에 수반한 조성변동 또는 불순물 확산이 생긴다. 전류주입방지층을 설치하는 것에 의해 정공의 이동을 방지하여 신뢰성을 향상시킨다.
(비교예 1)
비교예 1로서, 공진기 내부 영역의 p형 GaAs 보호층(107)측에 배치된 웨이퍼 표면에 이온 조사하는 공정(도2C)을 생략하고, RTA를 실시하여 웨이퍼를 제조하였다. 웨이퍼의 창영역(113)과 내부영역(114)은 PL법에 의해 PL 피이크 파장측정 처리시켰다. 그 결과, 창영역(113)의 PL의 피이크 파장이 745 nm이었고 또 내부영역(114)의 PL의 피이크 파장이 760 nm이었다. 창영역(113)의 PL 파장은 내부영역(114)의 PL 파장보다도 15 nm 정도로 단파장측으로 파장 시프트되어 있었다. 이것은 이온조사 공정의 효과를 수량적으로 나타내는 것이다.
(비교예 2)
비교예 2로서, 이온조사 공정없이 반도체 레이저 소자를 제조하였다. 이 반도체 레이저 소자의 발진파장은, 광출력 CW 120 mW에서 설정 파장 785 nm에 관하여 770 nm로 되며, 이는 파장이 설정치보다 15 nm 단파장화되어 있음을 의미한다. 또한 도 14에 도시한 바와 같이, 분위기 온도 70℃, 광출력 CW 120 mW에서 약 500 시간내에 동작전류가 증대하는 소자 열화가 발견되었다. 상술한 바와 같이, 비교예 2의 레이저 소자에서는 공진기 내부의 활성층의 밴드갭 변동에 수반하여 발진파장이 변동하므로, 설정한 바와 같은 발진파장을 실현할 수 없다. 또한 발진파장의 단파장화에 수반하여 창영역에서 흡수에 의한 발광효율의 저하와 활성층에 주입된 캐리어의 클래드층으로의 누출에 의해 고출력시에 동작전류가 증대되는 소자열화가 생기기 쉽게되어, 장기신뢰성에 문제가 생겼다.
(제2 실시예)
도3A 내지 도3C는 본 발명의 제2 실시예에 따른 반도체 레이저 소자의 구조를 도시하는 단면도이다. 도 3A 내지 도3C에서, 도3A는 광출사 단면을 포함하는 사시도, 도3B는 도3A의 Ib-Ib 선에 따른 도파로의 단면도, 도3C는 도3A의 Ic-Ic선에 따른 층 두께 방향의 단면도이다.
n형 GaAs 기판(201), n형 Alx2Ga1-x2As (x2는 0 보다 크고 1이하임) 제1클래드층(202), 배리어층 및 웰층을 교대로 적층시켜 얻은 다중 양자 웰구조를 광가이드층 사이에 협지시킨 다중 양자 웰 활성층(MQW 활성층)(203), p형 Alx2Ga1-x2As 제2클래드층(204), p형 GaAs 에칭중지층(205), 공진기 방향으로 연장되는 릿지 스트라이프로 구성되는 p형 Alx2Ga1-x2As 제3클래드층(206), p형 GaAs 보호층(207), 릿지 스트라이프로 구성된 p형 Alx2Ga1-x2As 제3클래드층(206) 및 p형 GaAs 보호층(207)의 측면을 매립하도록 형성된 n형 Aly2Ga1-y2As (y2는 0 보다 크고 1 이하임) 전류저지층(208), p형 GaAs 평탄화층(209), p형 GaAs 콘택트층(210), p측 전극(211) 및 n측 전극(212)이 제공된다. 또한 공진기 단면 근방의 MQW 활성층의 밴드갭이 공진기 내부의 MQW 활성층(203)의 밴드갭 보다도 큰 창영역(213), 활성층의 내부영역(214), p형 GaAs 보호층(207)상에 형성된 n형 Aly2Ga1-y2As 전류주입방지층(215), p형 Alx2Ga1-x2As 제3클래드층(206)과 p형 GaAs 보호층(207)으로 구성된 릿지 스트라이프(216)가 또한 제공된다.
이어, 도 4A 내지 도4I를 참조하여 제조방법을 설명한다. n형 GaAs 기판(201)상에 1회째의 금속-유기화학기상성장법(MOCVD)에 의해 n형 Alx2Ga1-x2As 제1클래드층(202), 넌-도핑 MQW 활성층(203), p형 Alx2Ga1-x2As 제2클래드층(204), p형 GaAs 에칭중지층(205), p형 Alx2Ga1-x2As 제3클래드층(206) 및 p형 GaAs 보호층(207)을 순차적으로 에피택셜 성장시켜 DH 웨이퍼를 얻는다(도4A).
이어, 공진기 단면 근방에 배치된 영역의 p형 GaAs 보호층(207)의 표면에 스퍼터링법과 포토리소그래피법에 의해 릿지 스트라이프와 직교하는 방향으로 폭 40 ㎛의 스트라이프상의 유전체막인 SiOz2 막(221)(z2는 1 근방의 실수, 두께 0.5 ㎛)를 형성한다. 반도체 웨이퍼상에 형성되는 스트라이프상의 유전체막(221)의 피치는 공진기 길이의 2배인 1600 ㎛로 설정하였다(도4B).
이어, 공진기 내부영역의 p형GaAs보호층(207)측 표면에 이온화된 원자의 조사(이온조사)(222)를 실시한다. 제2 실시예에서는 산소(O) 이온을 사용하고, 이온 조사 에너지는 500 eV로 설정하였다. 이온 조사에는 이온보조 증착장치를 이용하였다(도4C).
공진기 단면 근방에 배치된 영역의 유전체막(221)의 표면과 공진기 내부영역의 이온 조사된 p형 GaAs 보호층(207)의 표면에는 이온 조사후, 동일 이온보조 증착법에 의해 SiOz3막(223)(z3은 2 근방의 실수, 두께 0.2 ㎛)를 형성한다(도4D).
이어, RTA법에 의한 열처리에 의해, SiOz2막(221) 바로 아래의 MQW 활성층의 밴드갭이 공진기 내부영역의 MQW 활성층의 밴드갭 보다 큰 창영역(213)을 형성한다. 이때의 열처리 조건에 관해서는, 온도는 실온으로부터 930℃의 온도까지 30초내에 승온시켜 930℃의 온도에서 60초간 유지시킨 다음 냉각시켰다. 그 결과, 창영역(213)과 내부영역(214)이 공진기 방향으로 형성된다(도4E).
이어, p형 GaAs보호층(207)의 표면상에 형성시킨 유전체막(221, 223)을 제거하고, 통상의 포토리소그래피 기술을 이용하여 p형 GaAs보호층(207)상에 [011] 방향으로 연장된 스트라이프상의 레지스트 마스크(224)를 형성한다. 통상의 에칭기술을 이용하여, p형 에칭중지층(205)에 도달하도록 p형 GaAs보호층(207) 및 p형 Alx2Ga1-x2As 제3클래드층(206)을 [011] 방향으로 연장된 2 ㎛폭의 스트라이프상 릿지(116)로 가공한다(도4F).
이어, p형 GaAs보호층(207)상에 형성된 스트라이프상의 레지스트 마스크(224)를 제거하고, 2회째의 MOCVD법에 의해, p형 GaAs보호층(207)과 p형 Alx2Ga1-x2As 제3클래드층(206)으로 구성된 릿지(116)의 측면을 n형 Aly2Ga 1-y2As 전류저지층(208)과 p형 GaAs 평탄화층(209)으로 매립한다(도4G).
통상의 포토리소그래피 기술을 이용하여 릿지(216) 측면에 형성된 p형 GaAs 평탄화층(209) 및 릿지(216)상에 형성된 p형 GaAs 평탄화층(209)상의 공진기 단면으로부터 60 ㎛의 범위로 레지스트 마스크(225)를 형성한다. 통상의 에칭 기술을 이용하여 레지스트 마스크(225) 개구부의 n형 AlGaAs 전류저지층(208)과 p형 GaAs 평탄화층(209)을 선택적으로 제거한다(도4H).
p형 GaAs 평탄화층(209)상에 형성된 레지스트 마스크(225)를 제거하고, 3회째의 MOCVD법으로 p형 GaAs 콘택트층(210)을 형성한다. 공진기 단면 근방에는 릿지 스트라이프(116)의 상방으로 전류저지층(208)과 동시에 성장한 n형 Aly2Ga1-y2As 전류주입방지층(215)이 형성된다(도4I).
마지막으로, 상면에는 p전극(211), 하면에는 n전극(212)을 형성한다.
그후, 60 ㎛ 폭의 전류주입방지층(215)의 거의 중앙에 스크라이브(scribe) 라인을 새겨넣고, 웨이퍼를 공진기 길이의 레이저 바로 분할한다. 창영역을 갖는 공진기 단면의 반사율이 12%로 되도록 AlOs 코팅을 실시하고, 반대측의 공진기 단면에는 반사율이 95%로 되도록 AlOs 막과 아모퍼스 Si의 다층막을 코팅한다. 칩으로 분할하는 것에 의해, 길이 800 ㎛의 공진기의 광출사단면부에 약 20 ㎛의 창영역 및 약 30 ㎛의 전류주입방지층을 갖는 소자가 제조된다.
본 발명의 제조방법에 의해 얻은 반도체 레이저 소자의 특징을 평가하였다. 그 결과, 본 발명의 소자에서 광출력 CW 120 mW에서 설정 파장에 상응하는 발진파장 785 nm를 얻었다. 또한 도 15에 도시한 바와 같이, 분위기 온도 70℃, 광출력 CW 150 mW에서 5,000 시간 이상 안정하게 작동하고, 작동중에 동작전류가 증대하는 것과 같은 열화현상은 전혀 발견되지 않았다.
본 발명의 제2 실시예에 따른 반도체 레이저 소자는 공진기 내부의 활성층의 밴드갭 변동을 방지할 수 있고, 따라서 설정한 바와 같은 발진파장을 실현할 수 있다. 또한 상기 소자는 고출력으로 구동되더라도 장기신뢰성이 우수하다.
본 발명의 제조방법에 나타낸 바와 같이, 열처리 공정 전에 공진기 내부의 웨이퍼 표면에 유전체막을 형성하는 공정을 포함하는 것에 의해 신뢰성 향상에 또한 효과가 있는 것을 알 수 있다.
공진기 내부의 보호층 표면에 형성되는 유전체막은 이온화된 원자를 조사한 후에 형성하는 것이 좋다. 유전체막을 먼저 형성하고, 그후에 이온화된 원자를 조사하는 경우에는, 이온이 유전체막을 통과하여 웨이퍼의 보호층 표면에 결정결함을 생성하도록 하기위해 이온 에너지를 3 keV 보다 높은 이온 에너지로 가속하여 이온 조사할 필요가 있다. 이 경우, 결정결함은 웨이퍼의 보호층 표면으로부터 결정 깊이 까지 침입하며, 이 결함은 열처리중에 활성층으로 확산되어 신뢰성을 악화시킨다.
또한, 제2 실시예에서는 이온 조사장치로서 이온보조 증착장치를 사용한 경우에 관하여 서술하였다. 이온보조 증착장치에서는 이온조사후에 웨이퍼를 대기중으로 빼내지 않고 유전체막을 연속하여 형성할 수 있는 점에서 우수하다. 또한 스퍼터링 장치와 플라즈마 CVD장치에 있어서도 동일하게 이온 조사, 즉 플라즈마 조사후에 웨이퍼를 대기중으로 노출시키지 않고, 유전체막을 연속적으로 형성할 수 있다. 또한, 이들 장치는 반도체 프로세스에서 일반적인 장치이어서, 제조방법을 간소화할 수 있는 이점이 있다.
또한 제2 실시예에서는 공진기 단면 근방에 배치된 영역의 웨이퍼 표면에 형성된 유전체막과 상기 공진기 내부영역의 웨이퍼 표면에 형성된 유전체막은 각각 SiOx막으로 제조되며, 열팽창계수가 거의 동일하다. 공진기 단면 근방과 공진기 내부에 배치된 웨이퍼 표면은 열팽창계수가 거의 동일한 유전체막으로 피복되어 있기 때문에, 열처리에 의해 공진기 단면과 공진기 내부에서의 열팽창계수의 차이에 의한 왜곡을 감소시킬 수 있어 신뢰성 향상에 효과가 있다.
또한 제2 실시예에서는 공진기 단면 근방 영역의 웨이퍼 표면에 형성된 유전체막의 막 두께가 공진기 내부영역의 웨이퍼 표면에 형성된 유전체막의 막 두께 보다 두껍게되도록 설정되어 있다. 공진기 단면 근방에 배치된 유전체 막의 막 두께가 두꺼운 것에 의해, 열처리로 대량의 정공을 생성할 수 있고, 이들을 활성층으로 확산시킬 수 있기 때문에, 활성층의 창영역의 밴드갭의 증대를 촉진시킬 수 있다. 동시에 공진기 내부의 유전체막의 막 두께가 공진기 단면 근방 보다도 얇은 것에 의해 열처리로 생성되는 정공을 적게할 수 있어 활성층의 내부영역으로의 정공의 확산을 억제시킬 수 있다. 상술한 바와 같이, 단면열화 억제에 의해 신뢰성을 향상시킬 수 있다. 동시에 공진기 내부의 활성층의 내부영역의 밴드갭 변동을 억제시킬 수 있다.
제2 실시예에서는 공진기 내부영역의 웨이퍼 표면에 형성된 유전체막의 막 두께가 0.5 ㎛ 이하이다. 막 두께가 0.5 ㎛ 보다 두꺼운 경우에는 열처리로 생성되는 정공의 수가 매우 많아진다. 따라서, 활성층으로의 정공확산을 방지할 수 없게되어, 공진기 내부의 활성층의 내부영역의 밴드갭 변동이 일어나기 쉽게된다.
또한 제2 실시예에서는 공진기 단면 근방에 배치된 전류주입방지층(215)의 길이가 창영역(213)의 길이 보다 길다. 열처리에 의해 보호층 표면에서 생성된 정공은 바로 아래의 활성층 뿐만 아니라 공진기 내부의 활성층으로도 확산된다. 이 공진기 내부로 확산된 정공은 활성층의 밴드갭을 크게 변동시키지 않지만, 주입된 전류에 의해 활성층중에 미소 결함을 생성한다. 즉, 활성층의 정공확산된 영역으로 전류를 활성하면, 통전중에 적지만 전류증대가 발견된다. 따라서, 전류주입방지층(215)을 창영역(213) 보다 길게 설정하여 공진기의 내부영역에 속하고 정공이 확산된 영역에는 전류가 흐르지 않도록한다. 이에 의해, 장기에 걸쳐 신뢰성이 양호한 레이저 소자를 얻을 수 있다.
또한, 제2 실시예에서는, 공진기의 내부영역의 보호층(207)에 산소이온의 조사를 실시하고 있다. 이 경우, 보호층 표면 부근에 결정결함과 동시에 0.2 ㎛ 보다 충분히 얇은 Ga 또는 As 산화막이 형성되며, 열처리중에 웨이퍼 표면에서 생성된 정공은 상기 결정결함과 산화막에 의해 효율좋게 포획될 수 있다. 따라서, 이 배치는 정공의 활성층의 내부영역으로의 확산억제, 즉 밴드갭 변동방지, 발진파장의 변동방지에 적합하다.
(비교예 3)
비교예 3으로서, 공진기 내부의 p형 GaAs 보호층(207)측의 웨이퍼 표면에 이온화된 원자를 조사한 후에 도4D의 웨이퍼 표면에 유전체막(223)을 형성하는 공정을 생략하여 RTA를 실시하여 반도체 소자를 제조하였다. 제조된 소자의 특성평가를 실시하였다. 본 발명의 반도체 레이저 소자는 도 16에 도시한 바와 같이, 분위기 온도 70℃, 광출력 CW 150 mW에서 1000 시간내에 동작전류가 증대하는 열화현상이 발견되었다. 공진기 내부의 보호층 표면에 유전체막을 형성하지 않고 열처리를 실시하면, 공진기 단면과 내부에서 열처리중에 열팽창계수의 차이에 의한 왜곡이 발생하고, 그 왜곡이 활성층(내부영역)에 작용하여 장기신뢰성을 악화시키는 것으로 추정된다.
(제3 실시예)
도5A 내지 도5C는 본 발명의 제3 실시예에 따른 반도체 레이저 소자의 구조를 도시하는 단면도이다. 도5A 내지 도5C에서, 도5A는 광출사 단면을 포함하는 사시도, 도5B는 도5A의 Ib-Ib 선에 따른 도파로의 단면도, 도5C는 도5A의 Ic-Ic선에 따른 층 두께 방향의 단면도이다.
n형 GaAs 기판(301), n형 Alx3Ga1-x3As (x3는 0 보다 크고 1이하임) 제1클래드층(302), 배리어층 및 웰층을 교대로 적층시켜 얻은 다중양자 웰구조가 광가이드층 사이에 협지된 다중양자 웰 활성층(MQW 활성층)(303), p형 Alx3Ga1-x3As 제2클래드층(304), p형 GaAs 에칭중지층(305), 공진기 방향으로 연장되는 릿지 스트라이프로 구성되는 p형 Alx3Ga1-x3As 제3클래드층(306), p형 GaA s보호층(307), 릿지 스트라이프로 구성된 p형 Alx3Ga1-x3As 제3클래드층(306) 및 p형 GaAs 보호층(307)의 측면을 매립하도록 형성된 n형 Aly3Ga1-y3As (y3는 0 보다 크고 1 이하임) 전류저지층(308), p형 GaAs 평탄화층(309), p형 GaAs 콘택트층(310), p측 전극(311) 및 n측 전극(312)이 제공된다. p형 GaAs 보호층(307)의 두께는 공진기 단면 근방에 배치된 영역 쪽이 공진기 내부영역 보다도 두껍게 되어 있다.
또한 다중양자 웰 활성층(MQW 활성층)(303)은 창영역(313)과 내부영역(314)으로 구성된다. 창영역(313)은 밴드갭이 내부영역(314)의 밴드갭보다도 큰 영역인 반면에, 내부영역(314)은 레이저 발진을 실현하기 위한 이득을 갖는 영역이다. p형 GaAs 보호층(307)상에 형성된 n형 Aly3Ga1-y3As 전류주입방지층(315), p형 Alx3 Ga1-x3As 제3클래드층(306)과 p형 GaAs 보호층(307)으로 구성된 릿지 스트라이프(316)가 또한 제공된다. 또한 이하의 제조방법에서 설명한 바와 같이, 상기 창영역(313)은 제2도전형 보호층(307)측 표면으로부터 이온화된 원자의 조사를 실시한 후 RTA를 실시하거나, 또는 단시간내 승온시키는 것에 의해 가열하는 열처리를 실시하는 것에 의해 형성된다.
본 발명의 제3 실시예의 반도체 레이저 소자의 제조방법을 도6A 내지 도6I를 참조하여 설명한다. n형 GaAs기판(301)상에 1회째의 금속-유기화학기상성장법(MOCVD)에 의해 n형 Alx3Ga1-x3As 제1클래드층(302), 넌-도핑 MQW 활성층(303), p형 Alx3Ga1-x3As 제2클래드층(304), p형 GaAs 에칭중지층(305), p형 Alx3Ga1-x3As 제3클래드층(306) 및 p형 GaAs 보호층(307)을 순차적으로 에피택셜 성장시켜 DH 웨이퍼를 얻는다(도6A).
이어, 공진기 단면 근방에 배치된 영역의 p형 GaAs 보호층(307)의 표면에 플라즈마 CVD법과 포토리소그래피법에 의해, 릿지 스트라이프와 직교하는 방향으로 폭 50 ㎛의 스트라이프상의 유전체막인 SiNt1 막(321)(t1은 4/3 근방의 실수, 두께 0.5 ㎛)를 형성한다. 스트라이프의 피치는 공진기 길이의 약 2배인 1200 ㎛로 설정하였다(도6B).
이어, 공진기 내부영역에 속하고 p형 GaAs 보호층(307)측상에 위치하는 웨이퍼 표면에 이온화된 원자의 조사(이온조사)(322)를 실시한다. 본 실시예에 따르면, 아르곤(Ar) 이온과 산소(O) 이온의 혼합 가스 이온이 사용되며, 이온 조사에너지는 800 eV로 설정하였다. 이온 조사에는 플라즈마 CVD장치를 이용하였다(도6C). 이온 에너지는 플라즈마 CVD장치의 대향하는 전극 사이에 인가된 전압과 거의 동일하다.
플라즈마를 이용하여 이온 조사를 실시하고 있기 때문에, 공진기 내부영역에위치하면서 SiNt1막(321)으로 피복되지 있지 않은 p형 GaAs 보호층(307)은 약 0.1 ㎛ 에칭되었다. 공진기 단면 근방에 배치된 영역의 유전체막(321)의 표면과 공진기 내부영역에 속하고 이온 조사된 p형 GaAs 보호층(307)의 표면에 플라즈마 CVD법에 의해 SiNt2막(322)(t2는 4/3에 가까운 실수, 두께 0.2 ㎛)을 형성한다(도6D).
이어, RTA법에 의한 열처리에 의해, SiOz1막(321) 바로 아래에 배치된 MQW 활성층의 밴드갭이 공진기 내부영역에 배치된 MQW 활성층의 밴드갭 보다 큰 창영역(313)을 형성한다. 이때의 열처리 조건에 관해서는, 온도는 실온으로부터 950℃의 온도까지 60초내에 승온시켜 80초간 유지시킨 다음 냉각시켰다. 그 결과, 활성층(303)에 창영역(313)과 내부영역(314)이 공진기 방향으로 형성되었다(도6E).
이어, p형 GaAs보호층(307)의 표면상에 형성시킨 유전체막(321, 323)을 제거하고, 통상의 포토리소그래피기술을 이용하여 p형 GaAs 보호층(307)상에 [011] 방향으로 연장된 스트라이프상의 레지스트 마스크(324)를 형성한다. 통상의 에칭기술을 이용하여, p형 에칭중지층(305)에 도달하도록 p형 GaAs보호층(307) 및 p형 Alx3Ga1-x3As 제3클래드층(306)을 [011] 방향으로 연장된 3 ㎛폭의 스트라이프상 릿지(316)로 가공한다(도6F).
이어, p형 GaAs보호층(307)상에 형성된 스트라이프상의 레지스트 마스크(324)를 제거하고, 2회째의 MOCVD법에 의해, p형 GaAs 보호층(307)과 p형 Alx3Ga1-x3As 제3 클래드층(306)으로 구성된 릿지(316)의 측면을 n형 Aly3Ga 1-y3As 전류저지층(308)과 p형 GaAs 평탄화층(309)으로 매립한다(도6G).
통상의 포토리소그래피기술을 이용하여 릿지(316) 측면에 형성된 p형 GaAs 평탄화층(309) 및 릿지(316)상에 형성된 p형 GaAs 평탄화층(309)에 폭 50 ㎛의 스트라이프상의 레지스트 마스크(325)를 형성한다. 이때, 창영역(313) 바로 위에 배치된 p형 GaAs 보호층(307)의 두께가 공진기 내부의 p형 GaAs 보호층(307)의 두께 보다도 두껍게된다. 그에 의해 p형 GaAs 평탄화층(309) 표면에 단차가 발생한다. 이 단차를 마크(mark)로 하여 창영역 바로 위에 배치된 p형 GaAs 평탄화층(309)만을 레지스트로 피복하고, 그 이외의 릿지 상부의 레지스터 개구부를 갖는 레지스트 마스크(325)를 형성한다. 통상의 에칭 기술에 의해 레지스트 마스크(325) 개구부의 n형 Aly3Ga1-y3As 전류저지층(308)과 p형 GaAs 평탄화층(309)을 선택적으로 제거한다(도6H).
p형 GaAs 평탄화층(309)상에 형성된 레지스트 마스크(325)를 제거하고, 3회째의 MOCVD법에 의해 p형 GaAs 콘택트층(310)을 형성한다. 공진기 단면 근방에는 전류저지층(308)과 동시에 형성된 n형 Aly3Ga1-y3As 전류주입방지층(315)이 릿지(316)의 상방으로 형성된다(도6I).
또한 p전극(311)을 상면에 형성하고 또 n전극(312)을 하면에 형성한다. 이어, 50 ㎛ 폭의 전류주입방지층(315)의 거의 중앙에 스크라이브(scribe) 라인을 새겨넣고, 웨이퍼를 공진기 길이의 레이저 바로 분할한다. 창영역을 갖는 공진기 단면의 반사율이 12%로 되도록 AlOs 코팅을 실시하고, 반대측의 공진기 단면에는 반사율이 95%로 되도록 AlOs 막과 아모퍼스 Si의 다층막을 코팅한다. 칩으로 분할하는 것에 의해, 길이 600 ㎛의 공진기의 광출사단면부에 약 25 ㎛의 창영역 및 약 25 ㎛의 전류주입방지층을 갖는 반도체 레이저 소자가 제조되었다.
본 발명의 제3 실시예에 따른 반도체 레이저 소자의 제조방법에 의해 얻은 반도체 레이저 소자의 특징을 평가하였다. 그 결과, 본 발명의 반도체 레이저 소자에 의한 광출력 CW 120 mW에서 설정 파장에 상응하는 발진파장 785 nm를 얻었다. 또한 분위기 온도 70℃, 광출력 CW 150 mW에서 5,000 시간 이상 안정하게 작동하고, 작동중에 동작전류가 증대하는 것과 같은 열화현상은 전혀 발견되지 않았다.
본 발명의 제3 실시예에 따르면, 플라즈마에 의해 이온화된 원자는 공진기 내부영역의 보호층 표면에서 생성되어 조사되고 있으므로, 이 보호층의 표면은 이 플라즈마에 의해 에칭된다. 표면에 부착되어 있는 불순물 및 표면 산화막이 상기 보호층 표면의 에칭에 의해 제거될 수 있고, 보호층 표면상에서 결정결함의 생성은 이온화된 원자의 조사에 의해 촉진된다. 이 결정결함은 RTA중에 보호층 표면에 생성된 정공을 포획하여, 정공이 n형 GaAs 기판방향으로 확산되어 활성층을 무질서화하는 것을 방지한다. 이에 의해 내부영역의 활성층의 밴드갭 변동을 방지할 수 있다.
또한 제3 실시예에서는 창영역 바로 위에 배치된 보호층(307)의 두께가 공진기 내부에 위치하는 보호층(307)의 두께 보다 두껍다. 따라서, 상기 배치를 마크(mark)로하여 제1 도전형 전류주입방지층(315)을 형성하기 위한 마스크를 위치 정합시킬 수 있다. 따라서, 위치정합도 비교적 용이하게 실시될 수 있으므로, 단면 형성 프로세스의 간략화가 도모되어 양산성도 우수하다.
또한 본 발명의 제3 실시예에서는, 이온 조사장치로서 플라즈마 CVD를 사용한 경우에 관하여 서술하였다. 본 장치를 이용하면 이온 조사후 얻은 웨이퍼를 대기중에 꺼내거나 이온 조사후 웨이퍼를 대기에 노출함없이 다음 유전체막을 연속 하여 형성할 수 있다. 또한 이들 장치는 반도체 프로세스에서 일반적인 장치여서 제조방법을 간소화할 수 있는 이점이 있다. 또한 스퍼터링 장치에 있어서도 동일한 효과가 있다.
(제4 실시예)
도7A 내지 도7C는 본 발명의 제4 실시예에 따른 반도체 레이저 소자의 구조를 도시하는 단면도이다. 도7A 내지 도7C에서, 도7A는 광출사 단면을 포함하는 사시도, 도7B는 도7A의 Ib-Ib 선에 따른 도파로의 단면도, 도7C는 도7A의 Ic-Ic선에 따른 층 두께 방향의 단면도이다.
n형 GaAs 기판(401), n형 Alx4Ga1-x4As (x4는 0 보다 크고 1이하임) 제1클래드층(402), 배리어층 및 웰층을 교대로 적층시켜 얻은 다중 양자 웰구조를 광가이드층 사이에 협지된 다중양자 웰 활성층(MQW 활성층)(403), p형 Alx4Ga1-x4As 제2클래드층(404), p형 GaAs 에칭중지층(405), 공진기 방향으로 연장되는 릿지 스트라이프로 구성되는 p형 Alx4Ga1-x4As 제3클래드층(406), p형 GaAs보호층(407), 릿지 스트라이프로 구성된 p형 Alx4Ga1-x4As 제3클래드층(406) 및 p형 GaAs 보호층(407)의 측면을 매립하도록 형성된 n형 Aly4Ga1-y4As (y4는 0 보다 크고 1 이하임) 전류저지층(408), p형 GaAs 평탄화층(409), p형 GaAs 콘택트층(410), p측 전극(411) 및 n측 전극(412)이 제공된다. p형 GaAs 보호층(407)의 두께는 공진기 단면 근방에 배치된 영역 쪽이 공진기 내부영역 보다도 두껍게되어 있다.
다중양자 웰 활성층(MQW 활성층)(403)은 창영역(413)과 내부영역(414)으로 구성된다. 창영역(413)은 밴드갭이 내부영역(414)의 밴드갭 보다도 큰 영역인 반면에, 내부영역(414)은 레이저 발진을 실현하기 위한 이득을 갖는 영역이다. p형 GaAs 보호층(407)상에 형성된 n형 Aly4Ga1-y4As 전류주입방지층(415), p형 Alx4 Ga1-x4As 제3클래드층(406)과 p형 GaAs 보호층(407)으로 구성된 릿지 스트라이프(416)가 또한 제공된다.
본 발명의 제4 실시예의 반도체 레이저 소자에서, 공진기 단면 근방에 배치된 영역에서 릿지 스트라이프(416)의 스트라이프 폭은 공진기의 내부영역(414)의 릿지 스트라이프의 스트라이프 폭 보다 넓게 제조된다.
본 발명의 제4 실시예의 반도체 레이저 소자의 제조방법을 도8A 내지 도8I를 참조하여 설명한다. n형 GaAs기판(401)상에 1회째의 금속-유기화학기상성장법(MOCVD)에 의해 n형 Alx4Ga1-x4As 제1클래드층(402), 넌-도핑 MQW 활성층(403), p형 Alx4Ga1-x4As 제2클래드층(404), p형 GaAs 에칭중지층(405), p형 Alx4Ga1-x4As 제3클래드층(406) 및 p형 GaAs 보호층(407)을 순차적으로 에피택셜 성장시켜 DH 웨이퍼를 얻는다(도8A).
공진기 단면 근방에 배치된 영역의 p형 GaAs 보호층(407)의 표면에 플라즈마 CVD법과 포토리소그래피법에 의해, 릿지 스트라이프와 직교하는 방향으로 폭 40 ㎛의 스트라이프상으로, 유전체막인 SiNz3 막(421)(z3은 2 근방의 실수, 두께 0.5 ㎛)를 형성한다. 스트라이프의 피치는 공진기 길이의 약 2배인 1600 ㎛로 설정하였다(도8B).
이어, 공진기 내부영역에 속하고 p형 GaAs보호층(407)측상에 위치하는 웨이퍼 표면에 이온화된 원자의 조사(이온조사)(422)를 실시한다. 본 발명의 제4 실시예에 따르면, 질소(N) 이온 가스를 이용하고, 이온 조사에너지는 1000 eV로 설정하였다. 이온 조사에는 스퍼터링 장치를 이용하였다(도8C). 이온 에너지는 스퍼터링 장치의 대향 전극 사이에 인가되는 전압과 거의 동일하다.
플라즈마를 이용하여 이온 조사를 실시하고 있기 때문에, 공진기 내부영역에위치하면서 SiNz3막(421)으로 피복되지 있지 않은 p형 GaAs 보호층(407)은 약 0.1 ㎛ 에칭되었다. 본 발명의 제4 실시예에 관한 반도체 레이저 소자 제조방법에 따르면, 이온 에너지는 작지만, 산화막이 형성되어 있지 않기 때문에, 에칭양이 크다. 공진기 단면 근방에 배치된 영역의 유전체막(421)의 표면과 공진기 내부영역의 이온 조사된 p형 GaAs 보호층(407)의 표면에 스퍼터링법에 의해 SiNz4막(423)(z4는 2 근방의 실수, 두께 0.3 ㎛)을 형성한다(도8D).
이어, RTA(래피드 써멀 어닐링)법에 의한 열처리에 의해, SiOz3막(421) 바로 아래의 MQW 활성층의 밴드갭이 공진기 내부영역의 MQW 활성층의 밴드갭 보다 큰 창영역(413)을 형성한다. 이때의 열처리 조건에 관해서는, 온도는 실온으로부터 950℃의 온도까지 60초내에 승온시켜 60초간 유지시킨 다음 냉각시켰다. 그 결과, 활성층(403)에 창영역(413)과 내부영역(414)이 공진기 방향으로 형성되었다(도8E).
이어, p형 GaAs보호층(407)의 표면상에 형성시킨 유전체막(421, 423)을 제거하고, 통상의 포토리소그래피기술을 이용하여 p형 GaAs보호층(407)상에 [011] 방향으로 연장된 스트라이프상의 레지스트 마스크(424)를 형성한다. 통상의 에칭기술을 이용하여, p형 에칭중지층(405)에 도달하도록 p형 GaAs보호층(407) 및 p형 Alx4Ga1-x4As 제3클래드층(406)을 [011] 방향으로 연장된 2.5 ㎛폭의 스트라이프상 릿지(416)로 가공한다. 이때, p형 에칭중지층, p형 GaAs 보호층(407) 및 p형 AlGaAs 클래드층(406)을 포함하는 층의 두께는 공진기 내부영역에서 보다 공진기 단면의 창영역에서 더 두껍다. 따라서, 보호층(407)과 클래드층(406)을 화학에칭에 의해 에칭을 실시한 경우에 릿지의 폭은 공진기 단면 근방 영역(공진기 창영역) 쪽이 공진기 내부영역 보다 넓어지게된다(도8F).
이어, p형 GaAs보호층(407)상에 형성된 스트라이프상의 레지스트 마스크(424)를 제거하고, 2회째의 MOCVD법에 의해, p형 GaAs보호층(407)과 p형 Alx4Ga1-x4As 제3클래드층(406)으로 구성된 릿지(416)의 측면을 n형 Aly4Ga 1-y4As 전류저지층(408)과 p형 GaAs 평탄화층(409)으로 매립한다(도8G).
통상의 포토리소그래피기술을 이용하여 릿지(416) 측면에 형성된 p형 GaAs 평탄화층(409) 및 릿지(416)상에 형성된 p형 GaAs 평탄화층(409)에 폭 60 ㎛의 스트라이프상의 레지스트 마스크(425)를 형성한다. 이때, 창영역(413) 바로 위의 p형 GaAs 보호층(407)의 두께는 공진기 내부의 p형 GaAs 보호층(407)의 두께 보다도 두껍게된다. 그에 의해 p형 GaAs 평탄화층(409) 표면에 단차가 발생한다. 이 단차를 마크로 하여 창영역(413)에 대향하는 p형 GaAs 평탄화층(409)만을 레지스트로 피복하고, 내부영역에 대향하는 릿지에 개구부를 갖는 레지스트 마스크(425)를 형성한다. 통상의 에칭 기술에 의해 레지스트 마스크(425) 개구부의 n형 Aly4Ga1-y4As 전류저지층(408)과 p형 GaAs 평탄화층(409)을 선택적으로 제거한다(도8H).
p형 GaAs 평탄화층(409)상에 형성된 레지스트 마스크(425)를 제거하고, 3회째의 MOCVD법에 의해 p형 GaAs 콘택트층(410)을 형성한다. 공진기 단면 근방에는 전류저지층(408)과 동시에 형성된 n형 Aly4Ga1-y4As 전류주입방지층(415)이 릿지(416)의 상방으로 형성된다(도8I).
또한 p전극(411)을 상면에 형성하고 또 n전극(412)을 하면에 형성한다.
이어, 60 ㎛ 폭의 전류주입방지층, 즉 창영역의 거의 중앙에 스크라이브(scribe) 라인을 새겨넣고, 공진기의 길이의 레이저 바로 분할한다. 창영역을 갖는 공진기 단면의 반사율이 12%로 되도록 AlOs 코팅을 실시하고, 반대측의 공진기 단면에는 반사율이 95%로 되도록 AlOs 막과 아모퍼스 Si의 다층막을 코팅한다. 칩으로 분할하는 것에 의해, 길이 800 ㎛의 공진기의 광출사단면부에 약 30 ㎛의 창영역 및 전류주입방지층을 갖는 반도체 레이저 소자가 제조되었다.
본 발명의 제4 실시예에 따른 반도체 레이저 소자의 제조방법에 의해 얻은 반도체 레이저 소자의 특징을 평가하였다. 그 결과, 본 발명의 반도체 레이저 소자에 의한 광출력 CW 120 mW에서 설정 파장에 상응하는 발진파장 785 nm를 얻었다. 또한 분위기 온도 70℃, 광출력 CW 150 mW에서 10,000 시간 이상 안정하게 작동하고, 작동중에 동작전류가 증대하는 것과 같은 열화현상은 전혀 발견되지 않았다.
본 발명의 제4 실시예의 반도체 레이저 소자에 있어서, 창영역의 스트라이프 폭은 내부영역의 스트라이프 폭 보다 더 넓다. 스트라이프 폭이 넓으면, 스트라이프 내부의 광밀도가 감소될 수 있다. 따라서, 창영역의 스트라이프 내부의 광밀도를 감소시킬 수 있는 본 발명은 단면 열화를 억제시킬 수 있고 장기 신뢰성을 향상시킨다. 또한 공진기의 내부영역의 스트라이프 폭이 협소하게 될 수 있기 때문에, 레이저의 횡모드를 안정화시킬 수 있고 I-L 특성에 킨크(kink)가 출현하는 것을 방지할 수 있다.
본 발명의 제4 실시예의 제조방법에 따르면, 공진기 단면 근방 영역의 스트라이프 폭을 선택적으로 넓힐 수 있는 구조를 창영역 프로세스중에 자기정합적으로 제조할 수 있다. 따라서, 프로세스의 간소화를 도모할 수 있다.
(제5 실시예)
도9A 내지 도9C는 본 발명의 제5 실시예에 따른 반도체 레이저 소자의 구조를 도시하는 단면도이다. 도9A 내지 도9C에서, 도9A는 광출사 단면을 포함하는 사시도, 도9B는 도9A의 Ib-Ib 선에 따른 도파로의 단면도, 도9C는 도9A의 Ic-Ic선에 따른 층 두께 방향의 단면도이다.
n형 GaAs 기판(501), n형 Alx5Ga1-x5As (x5는 0 보다 크고 1이하임) 제1클래드층(502), 배리어층 및 웰층을 교대로 적층시켜 얻은 다중 양자 웰구조가 광가이드층 사이에 협지된 다중 양자 웰 활성층(MQW 활성층)(503), p형 Alx5Ga1-x5As 제2클래드층(504), p형 GaAs 에칭중지층(505), 공진기 방향으로 연장되는 릿지 스트라이프로 구성되는 p형 Alx5Ga1-x5As 제3클래드층(506), p형 GaAs보호층(507), 릿지 스트라이프로 구성된 p형 Alx5Ga1-x5As 제3클래드층(506) 및 p형 GaAs 보호층(507)의 측면을 매립하도록 형성된 n형 Aly5Ga1-y5As (y5는 0 보다 크고 1 이하임) 전류저지층(508), p형 GaAs 평탄화층(509), p형 GaAs 콘택트층(510), p측 전극(511) 및 n측 전극(512)이 제공된다.
공진기 단면 근방에 배치된 MQW 활성층의 밴드갭이 공진기 내부에 배치된 MQW 활성층(503)의 밴드갭 보다도 큰 창영역(513), 공진기의 내부영역(514), p형 GaAs 보호층(507)상에 형성된 n형 Aly5Ga1-y5As 전류주입방지층(515), p형 Alx5 Ga1-x5As 제3클래드층(506)과 p형 GaAs 보호층(507)으로 구성된 릿지 스트라이프(516)가 또한 제공된다.
도 11은 본 실시예의 반도체 레이저 소자의 공진기 단면 근방에 배치된 창영역의 p형 Alx5Ga1-x5As 제3클래드층(506), p형 GaAs 에칭중지층(505), p형 Alx5 Ga1-x5As 제2 클래드층(504), MQW 활성층(503) 및 n형 Alx5Ga1-x5As 제1 클래드층(502)에서 p형 불순물인 II족 원자(Zn)의 불순물 원자 농도의 분포를 나타낸다. 제1회째의 에피택셜 성장후 얻은 Zn 농도 분포와 RTA 후 얻은 Zn 농도 분포를 나타낸다. 제1회 에피택셜 성장후, p형 클래드층으로부터 활성층으로의 Zn 확산은 거의 없다. RTA를 실시하면, p형 클래드로부터 활성층으로 확산하는 Zn 농도는 최대 4 x 1017 cm-3 이다.
이에 대하여, 도 12는 본 실시예의 반도체 레이저 소자의 공진기의 내부영역에 있는 p형 Alx5Ga1-x5As 제3클래드층(506), p형 GaAs 에칭중지층(505), p형 Alx5 Ga1-x5As 제2 클래드층(504), MQW 활성층(503) 및 n형 Alx5Ga1-x5As 제1 클래드층(502)에서 p형 불순물인 II족 원자(Zn)의 불순물 원자 농도의 분포를 나타낸다. 제1회째의 에피택셜 성장후 얻은 Zn 농도 분포와 RTA 후 얻은 Zn 농도 분포를 나타낸다. 제1회 에피택셜 성장후, p형 클래드층으로부터 활성층으로의 Zn 확산은 거의 없다. RTA를 실시하면, p형 클래드로부터 활성층으로 확산하는 Zn 농도는 공진기 단면 근방에 배치된 창영역보다도 공진기 내부영역쪽이 많게되어 있다.
본 발명의 제5 실시예의 반도체 레이저 소자의 제조방법을 도10A 내지 도10I를 참조하여 설명한다. n형 GaAs기판(501)상에 1회째의 금속-유기화학기상성장법(MOCVD)에 의해 n형 Alx5Ga1-x5As 제1클래드층(502), 넌-도핑 MQW 활성층(503), p형 Alx5Ga1-x5As 제2클래드층(504), p형 GaAs 에칭중지층(505), p형 Alx5Ga 1-x5As 제3클래드층(506) 및 p형 GaAs 보호층(507)을 순차적으로 에피택셜 성장시켜 DH 웨이퍼를 얻는다(도10A).
공진기 단면 근방에 배치된 영역의 p형 GaAs 보호층(507)의 표면에 플라즈마 CVD법과 포토리소그래피법에 의해, 릿지 스트라이프와 직교하는 방향으로 폭 40 ㎛의 스트라이프상으로, 유전체막인 SiNz5 막(521)(z5는 2 근방의 실수, 두께 0.7 ㎛)를 형성한다. 스트라이프의 피치는 공진기 길이와 동일한 약 800 ㎛로 설정하였다(도10B).
이어, 공진기 내부영역에 속하고 p형 GaAs보호층(507)측상에 위치하는 웨이퍼 표면에 이온화된 원자를 조사(이온조사)(522)한다. 본 발명의 제5 실시예에 따르면, 아르곤(Ar) 이온 가스를 이용하고, 이온 조사에너지는 1200 eV로 설정하였다. 이온 조사에는 이온주입장치를 이용하였다(도10C).
공진기 내부영역에 배치되고 SiNz5막(521)으로 피복되지 있지 않은 p형 GaAs 보호층(507)은 약 0.2 ㎛ 에칭되었다. 공진기 단면 근방에 배치된 영역의 SiNz5막(521)의 표면과 공진기 내부영역에 속하고 이온조사된 p형 GaAs 보호층(507)의 표면에 플라즈마 CVD법에 의해 SiNt3막(523)(t3 은 4/3 근방의 실수, 두께 0.3 ㎛)를 형성한다(도10D).
이어, RTA법에 의한 열처리에 의해, SiOz5막(521) 바로 아래에 배치된 MQW 활성층의 밴드갭이 공진기 내부영역에 배치된 MQW 활성층의 밴드갭 보다 큰 창영역(513)을 형성한다. 이때의 열처리 조건에 관해서는, 온도는 실온으로부터 950℃의 온도까지 20초내에 승온시켜 90초간 유지시켰다. 그 결과, 창영역(513)과 내부영역(514)이 활성층(503)에서 공진기 방향으로 형성되었다(도10E).
공진기 단면 근방에 배치된 창영역에서, 열처리(열적 어닐링)중에 SiNz5막(521)은 공진기 내부영역에 배치된 SiNt3막(523)에 비하여 p형 GaAs 보호층(507)의 Ga 원자를 다량 흡수한다. 따라서 공진기 단면 근방에 배치된 영역에서 다량의 정공이 생성되고, 이 정공은 활성층으로 확산된다. 이때, 제1 실시예 내지 제4 실시예의 반도체 레이저 소자와 대조적으로, 본 실시예의 반도체 레이저 소자는 창영역에 대향하는 제2 클래드층 및 제3 클래드층 등의 각 p형 층에서 높은 정공밀도를 갖는다. 따라서, p형 클래드층의 도펀트(Zn)가 정공과 결합되어, Zn이 정공의 사이트로 들어간다. 그 결과, p형 클래드층중의 Zn은 활성층의 창영역측으로 확산되기 어렵다(도11).
이와 대조적으로, 활성층의 내부영역과 대향하는 p형 클래드층에서는 열처리(열적 어닐링)중에 제1 실시예 1 내지 제4 실시예의 반도체 레이저 소자와 유사하게 이온 조사에 의해 생긴 결함에 의해 정공의 생성이 억제된다. 따라서, p형 클래드층에서 도펀트(Zn)가 활성측으로 많이 확산된다(도 12). 그 결과, 활성층중의 Zn 농도는 공진기 단면 근방에 배치된 창영역에서 보다 공진기의 내부영역쪽이 많게된다. 그 결과, 활성층의 내부영역의 저항이 저하되어, 보다 효율좋게 전류를 주입할 수 있게된다.
이어, p형 GaAs보호층(507)의 표면상에 형성시킨 유전체막(521, 523)을 제거하고, 통상의 포토리소그래피 기술을 이용하여 p형 GaAs보호층(507)상에 [011] 방향으로 연장된 스트라이프상의 레지스트 마스크(524)를 형성한다. 통상의 에칭기술을 이용하여, p형 에칭중지층(505)에 도달하도록 p형 GaAs보호층(507) 및 p형 Alx5Ga1-x5As 제3클래드층(506)을 [011] 방향으로 연장된 2.5 ㎛폭의 스트라이프상 릿지(516)로 가공한다. 이때, p형 에칭중지층, p형 GaAs 보호층(507) 및 p형 AlGaAs 클래드층(506)을 포함하는 층의 두께는 공진기 내부영역에서 보다 공진기 단면 근방에 배치된 창영역에서 더 두껍다. 따라서, 보호층(507)과 클래드층(506)을 화학에칭에 의해 에칭을 실시한 경우에 릿지(516)의 폭은 공진기 단면 근방에 배치된 영역(공진기 창영역) 쪽이 공진기 내부영역 보다 넓어지게된다(도10F).
이어, p형 GaAs보호층(507)상에 형성된 스트라이프상의 레지스트 마스크(524)를 제거하고, 2회째의 MOCVD법에 의해, p형 GaAs보호층(507)과 p형 Alx5Ga1-x5As 제3클래드층(506)으로 구성된 릿지(516)의 측면을 n형 Aly5Ga 1-y5As 전류저지층(508)과 p형 GaAs 평탄화층(509)으로 매립한다(도10G).
이때, 공진기 단면 근방에 배치된 창영역(513) 바로 위에 배치된 p형 GaAs 보호층(507)의 두께는 공진기 내부의 p형 GaAs 보호층(507)의 두께 보다도 두껍게된다. 그러면, p형 GaAs 평탄화층(509) 표면에 단차가 발생한다. 이 단차를 마크로하여 창영역(513) 바로 위에 배치된 p형 GaAs 평탄화층(509)만을 레지스트로 피복하고, 상술한 부분 이외의 릿지 상부의 레지스트 개구부를 갖는 레지스트 마스크(525)를 형성한다. 통상의 에칭기술에 의해 레지스트 마스크(525) 개구부에 배치된 n형 Aly5Ga1-y5As 전류저지층(508)과 p형 GaAs 평탄화층(509)을 선택적으로 제거한다(도10H).
p형 GaAs 평탄화층(509)상에 형성된 레지스트 마스크(525)를 제거하고, 3회째의 MOCVD법에 의해 p형 GaAs 콘택트층(510)을 형성한다(도10I).
마지막으로, p전극(511)을 상면에 형성하고 또 n전극(512)을 하면에 형성한다. 그후, 50 ㎛ 폭의 전류주입방지층, 즉 창영역의 거의 중앙에 스크라이브(scribe) 라인을 새겨넣고, 공진기 길이의 레이저 바로 분할한다. 창영역을 갖는 공진기 단면의 반사율이 12%로 되도록 AlOs 코팅을 실시하고, 반대측의 공진기 단면에는 반사율이 95%로 되도록 AlOs 막과 아모퍼스 Si의 다층막을 코팅한다. 칩으로 분할하는 것에 의해, 길이 800 ㎛의 공진기의 광출사 단면부에 약 25 ㎛의 창영역 및 전류주입방지층을 갖는 반도체 레이저 소자가 제조되었다.
본 발명의 제5 실시예에 따른 반도체 레이저 소자의 제조방법에 의해 얻은 반도체 레이저 소자의 특징을 평가하였다. 그 결과, 본 발명의 반도체 레이저 소자에 의한 광출력 CW 120 mW에서 설정 파장에 상응하는 발진파장 785 nm를 얻었다. 또한 분위기 온도 70℃, 광출력 CW 150 mW에서 10,000 시간 이상 안정하게 작동하고, 작동중에 동작전류가 증대하는 것과 같은 열화현상은 전혀 발견되지 않았다.
본 발명의 제5 실시예의 반도체 레이저 소자에 있어서, 활성층중의 p형 불순물(Zn) 농도는 창영역 보다도 내부영역 쪽에서 더 높다. 활성층으로 확산된 Zn은 활성층중의 정공의 사이트에 들어가므로, 결정결함의 발생이 예방될 수 있다. 그 결과, 통전중에 내부영역의 열화가 억제될 수 있다. 또한 Zn이 창영역의 활성층으로 확산되면, 광흡수가 유발된다. 이어, 창영역의 활성층중의 Zn이 감소됨에 따라 광흡수는 억제될 수 있고, 고출력 동작시의 신뢰성이 향상된다. 이 때문에, 본 발명의 반도체 레이저는 고출력 구동에서 장기신뢰성이 우수하다.
제5 실시예의 반도체 레이저 소자 제조방법에 따르면, 창구조 형성시의 열처리 조건을 조정하는 것에 의해 p형 클래드층으로부터 활성층으로의 Zn 확산량을 창영역과 내부영역에서 동시에 제어할 수 있다. 즉, 창영역에서 생성된 정공의 양은 열처리의 승온 속도에 의해 제어될 수 있고, 이러한 제어에 따라서 활성층으로의 Zn 확산도 제어될 수 있다. 내부영역으로의 Zn 확산량은 열처리의 유지시간에 의해 제어할 수 있다. 따라서, 본 제조방법은 제어성이 우수한 효과가 있다.
본 발명의 상기 설명에 따르면, 기판상에 AlGaAs계 재료를 성장시켰다. 그러나, 그 이외에, 본 발명은 클래드층에 Ga를 포함하는 재료, 예컨대 GaAs 기판상의 AlGaInP계 재료, InP 기판 또는 GaAs 기판상의 AlInGaAsP계 재료 및 사파이어 기판, Si 기판 또는 SiC 기판상의 InGaAlN계 재료의 III-V족 재료에 관해서도 적용될 수 있다.
또한 본 발명에 따르면, MOCVD의 경우를 결정성장법으로 설명하고 있다. 그러나, 그 이외에도, 본 발명은 MBE(분자 빔 에피탁시), ALE(원자층 에피탁시) 및 LPE(액상 에피탁시)에 의한 각 성장법에도 적용될 수 있다.
또한, 본 발명에 따르면, 다중양자 웰을 활성층으로 사용한 구조를 설명하고 있다. 그러나, 그 이외에도 본 발명은 단일 양자 웰 및 양자웰층의 두께가 20 nm 이하인 성장층에 대하여도 적용될 수 있다. 또한 활성층을 협지하는 p형 클래드층과 n형 클래드층의 조성이 동일한 경우에 관하여 설명하였다. 그러나, 본 발명은 조성이 상이한 경우 또는 각 클래드층이 복수의 조성인 층으로 구성되는 경우에 관해서도 적용될 수 있다.
또한 본 발명에 따르면, 한쪽 단면에만 창영역을 설치한 경우에 관하여 설명하고 있다. 그러나, 반도체 레이저 소자의 양측 단면에 창영역을 설치하는 것도 물론 가능하다.

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  9. 기판상에 적어도 제1도전형 제1클래드층, 활성층 및 제2도전형 제2클래드층을 적층하는 DH 웨이퍼 작성공정;
    상기 DH 웨이퍼의 제2클래드층측에 배치된 층의 표면의 일부에 제1 유전체막을 형성하는 공정;
    상기 웨이퍼에 속하고 상기 제1 유전체막이 형성된 측에 이온화된 원자를 조사하는 공정; 및
    상기 이온화된 원자가 조사된 DH 웨이퍼를 열처리하는 공정;을 포함하고,
    상기 DH 웨이퍼를 열처리하기 전에 상기 DH 웨이퍼의 제2 클래드층측에 배치된 층의 표면을 에칭하는 것을 특징으로 하는 반도체 레이저 소자의 제조방법.
  10. 제9항에 있어서,
    상기 이온화된 원자는, 상기 DH 웨이퍼의 제2 클래드측상에 배치된 층의 표면을 에칭하는 것과 동시에, 상기 제1 유전체측상의 DH 웨이퍼 표면에 조사되는 것을 특징으로 하는 반도체 레이저 소자의 제조방법.
  11. 제9항에 있어서,
    상기 이온화된 원자가 상기 제1 유전체막측상의 DH 웨이퍼 표면에 조사된 후, 전체 웨이퍼 면을 피복하도록 제2 유전체막을 형성하는 것을 특징으로 하는 반도체 레이저 소자의 제조방법.
  12. 제11항에 있어서, 상기 제2 유전체막을 형성한 후, DH 웨이퍼를 열처리시키는 것을 특징으로 하는 반도체 레이저 소자의 제조방법.
  13. 제11항에 있어서,
    상기 이온화된 원자는, 상기 제2 유전체막의 형성과 동시에, 상기 제1 유전체막측상의 DH 웨이퍼 표면에 조사되는 것을 특징으로 하는 반도체 레이저 소자의 제조방법.
  14. 제9항에 있어서,
    상기 이온화된 원자는 아르곤, 산소 및 질소로 구성된 군으로부터 선택된 일개 또는 복수의 원자인 것을 특징으로 하는 반도체 레이저 소자의 제조방법.
  15. 제9항에 있어서,
    상기 제2 유전체막은, 이온화된 원자를 조사하는 것에 의해, 웨이퍼 표면에 속하고 제1 유전체막이 형성되지 않은 부분에 형성되는 것을 특징으로 하는 반도체 레이저 소자의 제조방법.
  16. 제9항에 있어서,
    이온화된 원자의 이온 에너지는 3000 eV 이하로 설정되고, 보다 바람직하게는 500 eV 이상, 1500 eV 이하로 설정되는 것을 특징으로 하는 반도체 레이저 소자의 제조방법.
  17. 제11항에 있어서,
    상기 제2 유전체막의 두께가 0.5 ㎛ 이하인 것을 특징으로 하는 반도체 레이저 소자의 제조방법.
  18. 제11항에 있어서,
    상기 제1 유전체막 및 제2 유전체막은 열팽창계수가 거의 동일한 재료로 제조되는 것을 특징으로 하는 반도체 레이저 소자의 제조방법.
  19. 제11항에 있어서,
    상기 제1 유전체막의 두께가 d1이고 또 상기 제2 유전체막의 두께가 d2라고 가정할 때, d1 ≥ d2로 표시되는 관계를 갖는 것을 특징으로 하는 반도체 레이저 소자의 제조방법.
  20. 제9항에 있어서,
    상기 열처리는 상기 DH 웨이퍼의 유지온도가 800℃ 이상, 유지온도까지의 온도 상승 시간이 100초 이하로 실시하고, 보다 바람직하게는 상기 DH 웨이퍼의 유지온도가 900℃ 이상, 유지온도까지의 온도상승 시간이 60초 이하로 실시하는 것을 특징으로 하는 반도체 레이저 소자의 제조방법.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3911461B2 (ja) 2002-08-29 2007-05-09 シャープ株式会社 半導体レーザ装置およびその製造方法
JP2004119817A (ja) * 2002-09-27 2004-04-15 Sharp Corp 半導体レーザ素子およびその製造方法
KR20040043243A (ko) * 2002-11-16 2004-05-24 엘지이노텍 주식회사 레이저 다이오드 및 레이저 다이오드의 제조 방법
JP4813009B2 (ja) * 2003-04-15 2011-11-09 三菱電機株式会社 半導体光素子の製造方法
JP4472278B2 (ja) * 2003-06-26 2010-06-02 三菱電機株式会社 半導体レーザ素子
JP2005033077A (ja) * 2003-07-09 2005-02-03 Matsushita Electric Ind Co Ltd 半導体レーザ装置
EP1699121B1 (en) * 2003-12-15 2014-04-30 The Furukawa Electric Co., Ltd. Semiconductor device manufacturing method
JP2005223287A (ja) * 2004-02-09 2005-08-18 Sharp Corp 半導体レーザ素子の製造方法
KR100891795B1 (ko) * 2004-04-24 2009-04-07 삼성전기주식회사 반도체 레이저 소자 및 그 제조 방법
KR20060038057A (ko) * 2004-10-29 2006-05-03 삼성전기주식회사 반도체 레이저 소자 및 그 제조 방법
GB2427751A (en) * 2005-06-28 2007-01-03 Bookham Technology Plc High power semiconductor opto-electronic device
JP4789558B2 (ja) * 2005-09-22 2011-10-12 パナソニック株式会社 多波長半導体レーザ装置
JP5391078B2 (ja) * 2007-11-21 2014-01-15 古河電気工業株式会社 半導体デバイスの製造方法
JP2010123674A (ja) * 2008-11-18 2010-06-03 Panasonic Corp 半導体レーザ装置
JP2011003732A (ja) * 2009-06-18 2011-01-06 Sumitomo Electric Ind Ltd 半導体光素子
JP4904413B2 (ja) * 2010-04-26 2012-03-28 古河電気工業株式会社 半導体レーザ素子および半導体レーザ素子の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH062169B2 (ja) 1984-10-23 1994-01-12 大日本インキ化学工業株式会社 水成泡消火薬剤
JPH04103187A (ja) 1990-08-22 1992-04-06 Mitsubishi Electric Corp 半導体レーザ及びその製造方法
JPH05167186A (ja) 1991-12-13 1993-07-02 Nec Corp 半導体レーザ素子の製造方法
JPH06302906A (ja) 1993-04-12 1994-10-28 Mitsubishi Electric Corp 半導体レーザ及びその製造方法
US5376582A (en) * 1993-10-15 1994-12-27 International Business Machines Corporation Planar, topology-free, single-mode, high-power semiconductor quantum-well laser with non-absorbing mirrors and current confinement
JP2827919B2 (ja) 1994-10-11 1998-11-25 三菱電機株式会社 半導体レーザ装置及びその製造方法
US5496457A (en) * 1994-10-28 1996-03-05 Tivian Industries, Ltd. Compact plating console
JP3725582B2 (ja) 1995-07-05 2005-12-14 三菱電機株式会社 半導体レーザ装置の製造方法，及び半導体レーザ装置
JP3387076B2 (ja) * 1997-01-07 2003-03-17 住友電気工業株式会社 半導体レーザ及びその製造方法
JP3225942B2 (ja) * 1999-01-21 2001-11-05 日本電気株式会社 半導体光素子、その製造方法及び半導体光学装置
JP2001057459A (ja) * 1999-08-17 2001-02-27 Ricoh Co Ltd 半導体レーザ

Also Published As

Publication number Publication date
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KR20020048428A (ko) 2002-06-22
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US6876002B2 (en) 2005-04-05
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JP3775724B2 (ja) 2006-05-17
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TW507410B (en) 2002-10-21
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WO2002023685A8 (fr) 2002-04-18

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