KR100506054B1 - Method for manufacturing semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 BPSG(Boron Phosphor Silicate Glass)층상에 HDP(High Density Plasma) 산화막을 형성한 후 상기 HDP 산화막의 밀도를 증가시키는 공정을 첨가하므로, 주변 영역의 BPSG층 제거 공정시 발생되는 셀(Cell) 영역의 BPSG층 식각 현상을 방지하여 보이드(Void) 발생을 억제하므로 비트 라인(Bit line)간 단락 발생을 방지하는 등 소자의 수율 및 신뢰성을 향상시키는 특징이 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and in particular, after forming a HDP (High Density Plasma) oxide film on a BPSG (Boron Phosphor Silicate Glass) layer, a process of increasing the density of the HDP oxide film is added. Voids are suppressed by preventing BPSG layer etching in the cell region generated during the layer removal process, which improves device yield and reliability by preventing short circuits between bit lines. have.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 BPSG(Boron Phosphor Silicate Glass)층상에 HDP(High Density Plasma) 산화막을 형성한 후 상기 HDP 산화막의 밀도를 증가시키는 공정을 첨가하여 소자의 수율 및 신뢰성을 향상시키는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and in particular, after forming a high density plasma (HDP) oxide film on a BPSG (Boron Phosphor Silicate Glass) layer, a process of increasing the density of the HDP oxide film is added to yield and reliability of the device. The present invention relates to a method for manufacturing a semiconductor device.
반도체 소자는 매년 집적도의 증가 추세를 보이고 있으며, 이러한 집적도의 증가는 소자 각각의 구성 요소 면적 및 크기의 감소를 수반하게 되어 여러 가지 공정상의 제약이 있다.Semiconductor devices show an increase in the degree of integration every year, and the increase in the density is accompanied by a reduction in the area and size of each component of the device has a variety of process constraints.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도이고, 도 2는 종래의 셀 영역에 보이드가 발생되는 것을 나타낸 사진도이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art, and FIG. 2 is a photograph showing that voids are generated in a conventional cell region.
종래의 반도체 소자의 제조 방법은 도 1a에서와 같이, 소자분리 영역에 소자분리막(13)이 형성되며 셀(Cell) 영역과 주변 영역이 정의된 반도체 기판(11)상에 제 1 산화막, 제 1 다결정 실리콘층, 하드 마스크(Hard mask)층인 제 1 질화막(17) 및 제 1 감광막(도시하지 않음)을 순차적으로 형성한다.In the conventional method of manufacturing a semiconductor device, as shown in FIG. 1A, a first oxide film and a first oxide film are formed on a semiconductor substrate 11 in which a device isolation film 13 is formed in a device isolation region and a cell region and a peripheral region are defined. A polycrystalline silicon layer, a first nitride film 17 which is a hard mask layer, and a first photosensitive film (not shown) are sequentially formed.
그 후, 상기 제 1 감광막을 워드 라인(Word line)이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 제 1 질화막(17), 제 1 다결정 실리콘층 및 제 1 산화막을 선택 식각하여 상기 반도체 기판(11)상에 게이트 절연막을 개재한 워드 라인(15)을 형성한 후, 상기 제 1 감광막을 제거한다.Thereafter, the first photoresist film is selectively exposed and developed to remain only in a portion where a word line is to be formed, and then the first nitride film 17 and the first photoresist film are selectively exposed and developed. After the first polycrystalline silicon layer and the first oxide film are selectively etched to form a word line 15 with a gate insulating film on the semiconductor substrate 11, the first photosensitive film is removed.
그리고, 전면에 식각 방지막인 제 2 질화막(18)을 형성한 후, 상기 질화막(17)상에 층간 절연막인 BPSG층(19)과 제 2 감광막(도시하지 않음)을 순차적으로 형성한다.After the second nitride film 18 is formed on the entire surface, the BPSG layer 19 and the second photosensitive film (not shown) which are interlayer insulating films are sequentially formed on the nitride film 17.
이어, 상기 제 2 감광막을 비트 라인(Bit line) 콘택이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 상기 BPSG층(19)을 선택 식각한 후, 상기 제 2 감광막을 제거한다.Subsequently, the second photoresist layer is selectively exposed and developed to be removed only at a portion where a bit line contact is to be formed, and then the BPSG layer 19 is selected using the selectively exposed and developed second photoresist layer as a mask. After etching, the second photosensitive film is removed.
그리고, 상기 BPSG층(19)을 마스크로 상기 제 2 질화막(18)을 에치백(Etch-back)하여 제 1 콘택홀을 형성하고 상기 노출된 워드 라인(15) 일측의 반도체 기판(11) 상에 제 2 질화막 스페이서(18a)를 형성한다.In addition, the second nitride layer 18 is etched back using the BPSG layer 19 as a mask to form a first contact hole, and the semiconductor substrate 11 on one side of the exposed word line 15 is formed. The second nitride film spacer 18a is formed on the substrate.
그 후, 상기 제 1 콘택홀을 포함한 전면에 제 2 다결정 실리콘층을 형성한 후, 상기 BPSG층(19)을 식각 종말점으로 화학 기계 연마 방법에 의해 상기 제 2 다결정 실리콘층을 평탄 식각하여 플러그층(21)을 형성한다.Thereafter, a second polycrystalline silicon layer is formed on the entire surface including the first contact hole, and then the second polycrystalline silicon layer is flat-etched by a chemical mechanical polishing method using the BPSG layer 19 as an etching end point. 21 is formed.
도 1b에서와 같이, 상기 BPSG층(19)상에 제 3 감광막(23)을 도포한다.As shown in FIG. 1B, a third photosensitive film 23 is coated on the BPSG layer 19.
그리고, 상기 제 3 감광막(23)을 셀 영역에만 남도록 선택적으로 노광 및 현상한다.The third photosensitive film 23 is selectively exposed and developed to remain only in the cell region.
도 1c에서와 같이, 상기 선택적으로 노광 및 현상된 제 3 감광막(23)을 마스크로 상기 주변 영역의 BPSG층(19)을 습식 식각하여 제거한다.As shown in FIG. 1C, the BPSG layer 19 in the peripheral region is wet-etched and removed using the selectively exposed and developed third photoresist layer 23 as a mask.
여기서, 상기 BPSG층(19)과 제 3 감광막(23)과의 접촉 불량 발생으로 주변 영역의 BPSG층 제거 공정시, 상기 제 3 감광막(23)을 따라 식각 용액이 셀 영역의 BPSG층(19)에도 침투하므로 상기 BPSG층(19)의 측면 식각이 발생되어 도 2에서와 같이, 보이드(Void)(25)가 발생된다.Here, in the process of removing the BPSG layer in the peripheral region due to the poor contact between the BPSG layer 19 and the third photoresist layer 23, an etching solution is formed along the third photoresist layer 23 in the cell region BPSG layer 19. As it penetrates, the side etching of the BPSG layer 19 is generated, and as shown in FIG. 2, a void 25 is generated.
그리고, 후속 공정으로 상기 제 3 감광막(23)을 제거한다.Then, the third photosensitive film 23 is removed in a subsequent step.
종래의 반도체 소자의 제조 방법은 다음과 같은 이유에 의해 소자의 수율 및 신뢰성이 저하되는 문제점이 있었다.The conventional method for manufacturing a semiconductor device has a problem that the yield and reliability of the device are deteriorated due to the following reasons.
첫째, BPSG층과 감광막과의 접촉 불량 발생으로 주변 영역의 BPSG층 제거 공정시, 상기 감광막을 따라 상기 BPSG층의 측면 식각이 발생되어 식각 용액이 셀 영역의 BPSG층에도 침투하므로 보이드가 발생되어 후속 공정 중 화학 기계 연마 공정에서 슬러리(Slurry)가 상기 보이드에 끼어 파티클(Particle)이 다량 발생되고 또한 비트 라인 형성 공정에서 상기 보이드를 따라 상기 비트 라인 형성 물질이 남게 되어 상기 비트 라인간 단락이 발생된다.First, in the process of removing the BPSG layer in the peripheral region due to poor contact between the BPSG layer and the photoresist layer, side etching of the BPSG layer occurs along the photoresist layer, and the etching solution penetrates into the BPSG layer of the cell region, thereby causing voids. In the chemical mechanical polishing process, a slurry is caught in the voids, and a large amount of particles are generated, and in the bit line forming process, the bit line forming material remains along the voids, causing short circuits between the bit lines. .
둘째, 첫째 문제를 해결하기 위해 상기 BPSG층상에 HDP 산화막을 형성하나 상기 BPSG층의 측면 식각을 방지하지 못한다.Second, in order to solve the first problem, an HDP oxide layer is formed on the BPSG layer, but the side etching of the BPSG layer is not prevented.
셋째, 첫째 문제를 해결하기 위해 상기 BPSG층상에 질화막을 형성하나 상기 질화막 제거 공정이 어렵다. Third, in order to solve the first problem, a nitride film is formed on the BPSG layer, but the nitride film removing process is difficult.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 BPSG층상에 HDP 산화막을 형성한 후 상기 HDP 산화막의 밀도를 증가시키는 공정을 첨가하여 주변 영역의 BPSG층 제거 공정시 발생되는 셀 영역의 BPSG층 식각 현상을 방지하는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, by forming a HDP oxide film on the BPSG layer and then adding a process of increasing the density of the HDP oxide film to etch the BPSG layer of the cell region generated during the removal of the BPSG layer in the peripheral region. It is an object of the present invention to provide a method for manufacturing a semiconductor device that prevents the phenomenon.
본 발명의 반도체 소자의 제조 방법은 반도체 기판 상의 셀 영역 및 주변 영역에 워드 라인을 형성하는 단계, 전면에 식각 방지막을 형성하는 단계, 상기 식각 방지막상에 비트 라인 콘택홀을 구비한 층간 절연막을 형성하는 단계, 상기 콘택홀을 매립하는 플러그층을 형성하는 단계, 전면에 절연막을 형성하는 단계, 전면에 열처리 공정을 진행하여 상기 절연막의 밀도를 증가시키는 단계 및 상기 주변 영역의 절연막과 층간 절연막을 습식 식각하여 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.In the method of manufacturing a semiconductor device of the present invention, forming a word line in a cell region and a peripheral region on a semiconductor substrate, forming an etch stop layer on the entire surface, and forming an interlayer insulating layer having bit line contact holes on the etch stop layer. Forming a plug layer filling the contact hole; forming an insulating film on the entire surface; performing a heat treatment on the entire surface to increase the density of the insulating film; and wet the insulating film and the interlayer insulating film in the peripheral region. Characterized in that it comprises a step of removing by etching.
상기와 같은 본 발명에 따른 반도체 소자의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.When described in detail with reference to the accompanying drawings a preferred embodiment of the method for manufacturing a semiconductor device according to the present invention as follows.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 도 3a에서와 같이, 소자분리 영역에 소자분리막(33)이 형성되며 셀 영역과 주변 영역이 정의된 반도체 기판(31)상에 제 1 산화막, 제 1 다결정 실리콘층, 하드 마스크층인 제 1 질화막(37) 및 제 1 감광막(도시하지 않음)을 순차적으로 형성한다.In the method of manufacturing a semiconductor device according to an embodiment of the present invention, as shown in FIG. 3A, a first oxide film is formed on a semiconductor substrate 31 in which a device isolation layer 33 is formed in an isolation region and a cell region and a peripheral region are defined. A first polycrystalline silicon layer, a first nitride film 37 which is a hard mask layer, and a first photosensitive film (not shown) are sequentially formed.
그 후, 상기 제 1 감광막을 워드 라인이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 제 1 질화막(37), 제 1 다결정 실리콘층 및 제 1 산화막을 선택 식각하여 상기 반도체 기판(31)상에 게이트 절연막을 개재한 워드 라인(35)을 형성한 후, 상기 제 1 감광막을 제거한다.Thereafter, the first photoresist film is selectively exposed and developed to remain only at the site where the word line is to be formed, and then the first nitride film 37 and the first polycrystalline silicon layer are formed using the selectively exposed and developed first photoresist film as a mask. And selectively etching the first oxide layer to form a word line 35 on the semiconductor substrate 31 with a gate insulating layer thereon, and then removing the first photosensitive layer.
그리고, 전면에 식각 방지막인 제 2 질화막(38)을 형성한 후, 상기 질화막(37)상에 층간 절연막인 BPSG층(39)과 제 2 감광막(도시하지 않음)을 순차적으로 형성한다.After forming the second nitride film 38 as an etch stop film on the entire surface, the BPSG layer 39 and the second photosensitive film (not shown) which are interlayer insulating films are sequentially formed on the nitride film 37.
이어, 상기 제 2 감광막을 비트 라인 콘택이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 상기 BPSG층(39)을 선택 식각한 후, 상기 제 2 감광막을 제거한다.Subsequently, after selectively exposing and developing the second photoresist film so as to be removed only at a portion where a bit line contact is to be formed, and selectively etching the BPSG layer 39 using the selectively exposed and developed second photoresist film as a mask. The second photosensitive film is removed.
그리고, 상기 BPSG층(39)을 마스크로 상기 제 2 질화막(38)을 에치백하여 제 1 콘택홀을 형성하고 상기 노출된 워드 라인(35) 일측의 반도체 기판(31) 상에 제 2 질화막 스페이서(38a)를 형성한다.The second nitride layer 38 is etched back using the BPSG layer 39 as a mask to form a first contact hole, and a second nitride layer spacer is formed on the semiconductor substrate 31 on one side of the exposed word line 35. To form 38a.
그 후, 상기 제 1 콘택홀을 포함한 전면에 제 2 다결정 실리콘층을 형성한 후, 상기 BPSG층(39)을 식각 종말점으로 화학 기계 연마 방법에 의해 상기 제 2 다결정 실리콘층을 평탄 식각하여 플러그층(41)을 형성한다.Thereafter, a second polycrystalline silicon layer is formed on the entire surface including the first contact hole, and then the second polycrystalline silicon layer is flat-etched by a chemical mechanical polishing method using the BPSG layer 39 as an etching end point. To form 41.
도 3b에서와 같이, 상기 BPSG층(39)상에 HDP 산화막(43)을 형성하고, 전면에 열처리 공정을 진행하여 상기 HDP 산화막(43)의 밀도를 증가시킨다.As shown in FIG. 3B, the HDP oxide layer 43 is formed on the BPSG layer 39 and a heat treatment is performed on the entire surface thereof to increase the density of the HDP oxide layer 43.
여기서, 상기 HDP 산화막(43) 대신에 PE-CVD(Plasma Enhance-Chemical Vapour Deposition) TEOS(Tetra Ethyl Ortho Silicate) 산화막, PE-CVD SiH4-USG(Undoped Silicate Glass) 산화막 또는 LP(Low Pressure)-CVD 산화막으로 형성할 수 있다.Here, instead of the HDP oxide layer 43, a Plasma Enhance-Chemical Vapor Deposition (PE-CVD) TEOS (Tetra Ethyl Ortho Silicate) oxide layer, PE-CVD SiH 4 -USG (Undoped Silicate Glass) layer, or LP (Low Pressure)- It can be formed by a CVD oxide film.
그리고, 상기 HDP 산화막(43)의 밀도를 증가시키기 위한 열처리 공정은 H2, N2, O2, H2O, SiH4 또는 진공 분위기 하에서 RTP(Rapid Thermal Process) 방식, 튜브(Tube) 방식, RT-CVD(Rapid Thermal-Chemical Vapour Deposition) 방식 또는 UHV-CVD(Ultr High Vacuum-Chemical Vapour Deposition) 방식으로 진행한다.In addition, the heat treatment process for increasing the density of the HDP oxide film 43 is H 2 , N 2 , O 2 , H 2 O, SiH 4 or RTP (Rapid Thermal Process) method, tube (Tube) method, Rapid Thermal-Chemical Vapor Deposition (RT-CVD) or Ultra High Vacuum-Chemical Vapor Deposition (UHV-CVD).
도 3c에서와 같이, 상기 HDP 산화막(43)상에 제 3 감광막(45)을 도포한다.As shown in FIG. 3C, a third photosensitive film 45 is coated on the HDP oxide film 43.
그리고, 상기 제 3 감광막(45)을 셀 영역에만 남도록 선택적으로 노광 및 현상한다.The third photosensitive film 45 is selectively exposed and developed to remain only in the cell region.
도 3d에서와 같이, 상기 선택적으로 노광 및 현상된 제 3 감광막(45)을 마스크로 상기 주변 영역의 HDP 산화막(43)을 식각 하고, 상기 BPSG층(39)을 HF:NH4F:DI 혼합 용액, HF:DI 혼합 용액, HF:NH4F:DI 계면활성제의 혼합 용액 또는 HNO3:CH3COOH:HF 혼합 용액을 사용한 습식 식각 공정으로 식각한다.As shown in FIG. 3D, the HDP oxide layer 43 in the peripheral region is etched using the selectively exposed and developed third photosensitive layer 45 as a mask, and the BPSG layer 39 is HF: NH 4 F: DI mixed. The solution is etched by a wet etching process using a mixed solution of HF: DI mixed solution, HF: NH 4 F: DI surfactant, or HNO 3 : CH 3 COOH: HF mixed solution.
그리고, 후속 공정으로 상기 제 3 감광막(45)을 제거한다.Then, the third photosensitive film 45 is removed in a subsequent process.
여기서, 상기 BPSG층(39)의 습식 식각 공정시, 상기 HDP 산화막(43)의 밀도를 증가시키므로 상기 HDP 산화막(43)과 상기 제 3 감광막(45)과의 접촉력이 증가되어 상기 제 3 감광막(45)을 따라 식각 용액이 셀 영역의 BPSG층(39)에 침투되는 것을 방지하므로 도 4와 도 5에서와 같이, 셀 영역에 보이드가 발생되지 않는다.Here, in the wet etching process of the BPSG layer 39, since the density of the HDP oxide layer 43 is increased, the contact force between the HDP oxide layer 43 and the third photosensitive layer 45 is increased to increase the density of the third photosensitive layer ( As shown in FIG. 4 and FIG. 5, voids are not generated in the cell region since the etching solution is prevented from penetrating into the BPSG layer 39 of the cell region along 45).
본 발명의 반도체 소자의 제조 방법은 BPSG층상에 HDP 산화막을 형성한 후 상기 HDP 산화막의 밀도를 증가시키는 공정을 첨가하므로, 주변 영역의 BPSG층 제거 공정시 발생되는 셀 영역의 BPSG층 식각 현상을 방지하여 보이드 발생을 억제하므로 비트 라인간 단락 발생을 방지하는 등 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.The method of manufacturing a semiconductor device of the present invention adds a process of increasing the density of the HDP oxide layer after forming the HDP oxide layer on the BPSG layer, thereby preventing the BPSG layer etching phenomenon in the cell region generated during the removal of the BPSG layer in the peripheral region. As a result, void generation is suppressed, thereby improving the yield and reliability of the device, such as preventing short circuits between bit lines.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.
도 2는 종래의 셀 영역에 보이드가 발생되는 것을 나타낸 사진도2 is a photograph showing that voids are generated in a conventional cell region.
도 3a 내지 도 3d는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도3A to 3D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 4는 본 발명의 주변 영역의 BPSG층 식각 공정시 셀 영역을 나타낸 사진도4 is a photograph showing a cell region in the BPSG layer etching process of the peripheral region of the present invention
도 5는 본 발명의 셀 영역을 나타낸 사진도5 is a photograph showing a cell region of the present invention.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
11, 31 : 반도체 기판 13, 33 : 소자분리막11, 31: semiconductor substrate 13, 33: device isolation film
15, 35 : 워드 라인 17, 37 : 제 1 질화막15, 35: word line 17, 37: first nitride film
18, 38 : 제 2 질화막 19, 39 : BPSG층18, 38: second nitride film 19, 39: BPSG layer
21, 41 : 플러그층 43 : HDP 산화막21 and 41: Plug layer 43: HDP oxide film
23, 45 : 제 3 감광막 25 : 보이드23, 45: third photosensitive film 25: void
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