KR20020054683A - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device Download PDF

Info

Publication number
KR20020054683A
KR20020054683A KR1020000083848A KR20000083848A KR20020054683A KR 20020054683 A KR20020054683 A KR 20020054683A KR 1020000083848 A KR1020000083848 A KR 1020000083848A KR 20000083848 A KR20000083848 A KR 20000083848A KR 20020054683 A KR20020054683 A KR 20020054683A
Authority
KR
South Korea
Prior art keywords
layer
bit line
forming
plug
etching
Prior art date
Application number
KR1020000083848A
Other languages
Korean (ko)
Inventor
고창진
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1020000083848A priority Critical patent/KR20020054683A/en
Publication of KR20020054683A publication Critical patent/KR20020054683A/en

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

PURPOSE: A fabrication method of semiconductor devices is provided to prevent a recess of an interconnection plug of a peripheral region by simultaneously forming a bit line of a cell region and the interconnection plug of the peripheral region. CONSTITUTION: After sequentially forming a number of word lines(45), the first plug(53), a TEOS(Tetra Ethyl Ortho Silicate) layer(55), and the fourth photoresist pattern on a semiconductor substrate(41), trenches are formed by selectively etching the TEOS layer(55) using the fourth photoresist pattern as a mask. Then, second contact holes are formed by selectively etching the TEOS layer(55), a BPSG(Boron Phosphor Silicate Glass)(51), and the first nitride(47). A tin as a glue layer and a tungsten are sequentially deposited on the resultant structure and bit lines(63) of a cell region and interconnection plugs(65) are then formed by etching the entire surface of the resultant structure using a CMP(Chemical Mechanical Polishing) at the same time.

Description

반도체 소자의 제조 방법{Method for manufacturing semiconductor device}Method for manufacturing semiconductor device

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 셀(Cell) 영역의 비트 라인(Bit line)과 주변 영역의 배선 플러그(Plug)층을 동시에 형성하여 소자의 수율 및 신뢰성을 향상시키는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a semiconductor device that improves yield and reliability of a device by simultaneously forming a bit line in a cell region and a wiring plug layer in a peripheral region. It relates to a manufacturing method.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도이고, 도 2는 종래 기술에 따른 주변 영역의 배선 플러그층의 리세스 발생을 나타내는 사진도이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art, and FIG. 2 is a photograph showing a recess in a wiring plug layer in a peripheral region according to the prior art.

종래 기술에 따른 반도체 소자의 제조 방법은 도 1a에서와 같이, 반도체 기판(11)상에 제 1 산화막, 제 1 다결정 실리콘층, 하드 마스크(Hard mask)층인 제 1 질화막(17) 및 제 1 감광막(도시하지 않음)을 순차적으로 형성한다.In the method of manufacturing a semiconductor device according to the related art, as shown in FIG. 1A, the first nitride film 17 and the first photoresist film, which are a first oxide film, a first polycrystalline silicon layer, and a hard mask layer, are formed on a semiconductor substrate 11. (Not shown) are formed sequentially.

그 후, 상기 제 1 감광막을 워드 라인(Word line)이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 제 1 질화막(17), 제 1 다결정 실리콘층 및 제 1 산화막을 선택 식각하여 상기 반도체 기판(11)상에 게이트 산화막(13)을 개재한 워드 라인(15)을 형성한 후, 상기 제 1 감광막을 제거한다.Thereafter, the first photoresist film is selectively exposed and developed to remain only in a portion where a word line is to be formed, and then the first nitride film 17 and the first photoresist film are selectively exposed and developed. After the first polycrystalline silicon layer and the first oxide film are selectively etched to form the word line 15 via the gate oxide film 13 on the semiconductor substrate 11, the first photosensitive film is removed.

그리고, 전면에 식각 방지막인 제 2 질화막(19) 그리고 제 2 감광막(도시하지 않음)을 순차적으로 형성한다.A second nitride film 19 and a second photosensitive film (not shown) are sequentially formed on the entire surface.

이어, 상기 제 2 감광막을 셀 영역에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 상기 주변 영역의 제2 질화막(19)을 선택 제거한 다음, 상기 제 2 감광막을 제거한다.Subsequently, after selectively exposing and developing the second photoresist film so as to remain only in the cell region, the second nitride film 19 in the peripheral region is selectively removed using the selectively exposed and developed second photoresist film, and then the second photoresist film is removed. Remove the photoresist.

그리고, 상기 제 2 질화막(19)을 포함한 전면에 BPSG(Boron Phosphor Silicate Glass)층(21)과 제 3 감광막(도시하지 않음)을 순차적으로 형성한다.In addition, a BPSG (Boron Phosphor Silicate Glass) layer 21 and a third photoresist layer (not shown) are sequentially formed on the entire surface including the second nitride layer 19.

그 후, 상기 제 3 감광막을 비트 라인(Bit line)의 제 1 플러그층이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 3 감광막을 마스크로 상기 BPSG층(21)과 제 2 질화막(19)을 선택 식각하여 제 1 콘택홀을 형성한 다음, 상기 제 3 감광막을 제거한다.Thereafter, the third photoresist layer is selectively exposed and developed to be removed only at a portion where a first plug layer of a bit line is to be formed, and then the BPSG layer is formed using the selectively exposed and developed third photoresist layer as a mask. 21 and the second nitride film 19 are selectively etched to form a first contact hole, and then the third photoresist film is removed.

그리고, 상기 제 1 콘택홀을 포함한 BPSG층(21)상에 제 2 다결정 실리콘층을 형성한 다음, 상기 BPSG층(21)을 식각 종말점으로 상기 제 2 다결정 실리콘층을 전면 식각하여 제 1 플러그층(23)을 형성한다.In addition, a second polycrystalline silicon layer is formed on the BPSG layer 21 including the first contact hole, and then the second polycrystalline silicon layer is etched entirely using the BPSG layer 21 as an etching end point, thereby forming a first plug layer. (23) is formed.

이어, 상기 제 1 플러그층(23)을 포함한 BPSG층(21)상에 TEOS(Tetra Ethyl Ortho Silicate)층(25)과 제 4 감광막(도시하지 않음)을 순차적으로 형성한다.Subsequently, a TEOS (Tetra Ethyl Ortho Silicate) layer 25 and a fourth photoresist layer (not shown) are sequentially formed on the BPSG layer 21 including the first plug layer 23.

그 후, 상기 제 4 감광막을 셀 영역의 비트 라인의 제 2 플러그층과 주변 영역의 배선 콘택이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 4 감광막을 마스크로 상기 TEOS층(25), BPSG층(21) 및 제 1 질화막(17)을 선택 식각하여 제 2 콘택홀을 형성한 다음, 상기 제 4 감광막을 제거한다.Thereafter, the fourth photoresist layer is selectively exposed and developed so as to be removed only at a portion where the second plug layer of the bit line of the cell region and the wiring contact of the peripheral region are to be formed, and then the selectively exposed and developed fourth photoresist layer is removed. The TEOS layer 25, the BPSG layer 21, and the first nitride layer 17 are selectively etched using a mask to form a second contact hole, and then the fourth photoresist layer is removed.

도 1b에서와 같이, 상기 제 2 콘택홀을 포함한 TEOS층(25)상에 제 1 텅스텐(W)층을 형성한 다음, 상기 TEOS층(25)을 식각 종말점으로 상기 텅스텐층을 전면 식각하여 제 1 텅스텐 플러그층(27)을 형성한다.As shown in FIG. 1B, a first tungsten (W) layer is formed on the TEOS layer 25 including the second contact hole, and then the entire surface of the tungsten layer is etched using the TEOS layer 25 as an etching endpoint. One tungsten plug layer 27 is formed.

도 1c에서와 같이, 상기 제 1 텅스텐 플러그층(27)을 포함한 TEOS층(25)상에 접착층인 Tin층(29), 제 2 텅스텐층(31) 및 제 5 감광막(33)을 순차적으로 형성한다.As shown in FIG. 1C, a tin layer 29, a second tungsten layer 31, and a fifth photosensitive film 33, which are adhesive layers, are sequentially formed on the TEOS layer 25 including the first tungsten plug layer 27. do.

그리고, 상기 제 5 감광막(33)을 셀 영역의 비트 라인이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.The fifth photoresist layer 33 is selectively exposed and developed so as to be removed only at a portion where the bit line of the cell region is to be formed.

도 1d에서와 같이, 상기 선택적으로 노광 및 현상된 제 5 감광막(33)을 마스크로 상기 제 2 텅스텐층(31)과 Tin층(29)을 선택 식각하여 비트 라인을 형성한 다음, 상기 제 5 감광막(33)을 제거한다.As shown in FIG. 1D, a bit line is formed by selectively etching the second tungsten layer 31 and the tin layer 29 using the selectively exposed and developed fifth photoresist layer 33 as a mask, and then forming a bit line. The photosensitive film 33 is removed.

여기서, 상기 비트 라인 형성 공정시 도 2에서와 같이, 상기 제 2 텅스텐층(31)의 잔류층 발생을 방지하기 위하여 상기 Tin층(29)까지 SF6가스로 상기 제 2 텅스텐층(31)을 식각하기 때문에 주변 영역의 제 1 텅스텐 플러그층(27)도 식각되어 800 ∼1000Å로 리세스(Recess)된다.In the bit line forming process, as shown in FIG. 2, the second tungsten layer 31 is made of SF 6 gas to the Tin layer 29 to prevent the remaining layer of the second tungsten layer 31 from being generated. Because of etching, the first tungsten plug layer 27 in the peripheral region is also etched and recessed at 800 to 1000 Å.

그리고, 상기 SF6가스는 텅스텐과 Tin의 식각 선택비가 10:1이고, 상기 Tin층(29)을 BCl3/Cl2가스로 식각한다.In addition, the SF 6 gas has an etching selectivity ratio of tungsten and tin of 10: 1, and the Tin layer 29 is etched with BCl 3 / Cl 2 gas.

종래의 반도체 소자의 제조 방법은 셀 영역의 비트 라인 형성 공정시 주변 영역의 배선 플러그층도 식각되어 리세스가 발생되기 때문에 후속 공정의 배선층 형성 공정시 배선 콘택 공정이 어렵고 배선층의 단차로 콘택 저항이 증가되어 소자의 수율 및 신뢰성이 저하되는 문제점이 있었다.In the conventional semiconductor device manufacturing method, since the wiring plug layer in the peripheral region is also etched and recessed in the bit line forming process of the cell region, the wiring contact process is difficult in the subsequent wiring layer forming process and the contact resistance is increased due to the step difference of the wiring layer. There was a problem in that the yield and reliability of the device is reduced.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 셀 영역의 비트 라인과 주변 영역의 배선 플러그층을 동시에 형성하므로 셀 영역의 비트 라인 형성 공정시 주변 영역의 배선 플러그층의 리세스 발생을 방지하는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems. Therefore, the bit line of the cell region and the wiring plug layer of the peripheral region are simultaneously formed, thereby preventing the recess of the wiring plug layer of the peripheral region during the bit line forming process of the cell region. Its purpose is to provide a method for manufacturing a semiconductor device.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 2는 종래 기술에 따른 주변 영역의 배선 플러그층의 리세스 발생을 나타내는 사진도2 is a photographic view showing the generation of recesses in the wiring plug layer in the peripheral region according to the prior art;

도 3a 내지 도 3d는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도3A to 3D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

11, 41 : 반도체 기판 13, 43 : 게이트 산화막11, 41: semiconductor substrate 13, 43: gate oxide film

15, 45 : 워드 라인 17, 47 : 제 1 질화막15, 45: word line 17, 47: first nitride film

19, 49 : 제 2 질화막 21, 51 : BPSG층19, 49: 2nd nitride film 21, 51: BPSG layer

23, 53 : 제 1 플러그층 25, 55 : TEOS층23, 53: first plug layer 25, 55: TEOS layer

27 : 제 1 텅스텐 플러그층 31 : 제 2 텅스텐층27: first tungsten plug layer 31: second tungsten layer

56 : 제 4 감광막 33, 57 : 제 5 감광막56: fourth photosensitive film 33, 57: fifth photosensitive film

29, 59 : TiN층 61 : 텅스텐층29, 59: TiN layer 61: tungsten layer

63 : 비트 라인 65 : 배선 플러그층63: bit line 65: wiring plug layer

본 발명의 반도체 소자의 제조 방법은 셀 영역과 주변 영역이 정의된 하부 구조물 상에 층간 절연막을 형성하는 단계, 상기 층간 절연막을 선택 식각하여 셀 영역의 비트 라인 트렌치를 형성하는 단계, 상기 층간 절연막을 선택 식각하여 주변 영역에 배선 콘택홀을 형성하며 상기 비트 라인 트렌치내에 비트 라인 콘택홀을 형성하는 단계, 전면에 도전층을 형성하는 단계 및 상기 층간 절연막을 식각 종말점으로 상기 도전층을 전면 식각하여 상기 배선 콘택홀에 배선 플러그층을 형성하며 상기 비트 라인 트렌치와 비트 라인 콘택홀에 비트 라인을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.The method of manufacturing a semiconductor device of the present invention includes forming an interlayer insulating film on a lower structure in which a cell region and a peripheral region are defined, selectively etching the interlayer insulating film to form a bit line trench in the cell region, and forming the interlayer insulating film. Selectively etching to form a wiring contact hole in a peripheral region and forming a bit line contact hole in the bit line trench, forming a conductive layer on a front surface, and etching the conductive layer as a whole by etching the interlayer insulating layer as an end point. And forming a bit line in the bit line trench and the bit line contact hole by forming a wire plug layer in the wire contact hole.

상기와 같은 본 발명에 따른 반도체 소자의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.When described in detail with reference to the accompanying drawings a preferred embodiment of the method for manufacturing a semiconductor device according to the present invention as follows.

본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 도 3a에서와 같이, 반도체 기판(41)상에 제 1 산화막, 제 1 다결정 실리콘층, 하드 마스크층인 제 1 질화막(47) 및 제 1 감광막(도시하지 않음)을 순차적으로 형성한다.In the method of manufacturing the semiconductor device according to the embodiment of the present invention, as shown in FIG. 3A, the first nitride film 47 and the first photosensitive film, which are the first oxide film, the first polycrystalline silicon layer, and the hard mask layer, are formed on the semiconductor substrate 41. (Not shown) are formed sequentially.

그 후, 상기 제 1 감광막을 워드 라인이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기제 1 질화막(47), 제 1 다결정 실리콘층 및 제 1 산화막을 선택 식각하여 상기 반도체 기판(41)상에 게이트 산화막(43)을 개재한 워드 라인(45)을 형성한 후, 상기 제 1 감광막을 제거한다.Thereafter, the first photoresist film is selectively exposed and developed so as to remain only at the site where the word line is to be formed, and then the first nitride film 47 and the first polycrystalline silicon layer are formed using the selectively exposed and developed first photoresist film as a mask. And selectively etching the first oxide film to form a word line 45 through the gate oxide film 43 on the semiconductor substrate 41, and then removing the first photosensitive film.

그리고, 전면에 식각 방지막인 제 2 질화막(49) 그리고 제 2 감광막(도시하지 않음)을 순차적으로 형성한다.A second nitride film 49 and a second photosensitive film (not shown) are sequentially formed on the entire surface.

이어, 상기 제 2 감광막을 셀 영역에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 상기 주변 영역의 제 2 질화막(49)을 선택 제거한 다음, 상기 제 2 감광막을 제거한다.Subsequently, after selectively exposing and developing the second photoresist film so as to remain only in the cell region, the second nitride film 49 in the peripheral region is selectively removed using the selectively exposed and developed second photoresist film as a mask, and then the second photoresist film is removed. Remove the photoresist.

그리고, 상기 제 2 질화막(49)을 포함한 전면에 BPSG층(51)과 제 3 감광막(도시하지 않음)을 순차적으로 형성한다.A BPSG layer 51 and a third photoresist film (not shown) are sequentially formed on the entire surface including the second nitride film 49.

그 후, 상기 제 3 감광막을 비트 라인의 제 1 플러그층이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 3 감광막을 마스크로 상기 BPSG층(51)과 제 2 질화막(49)을 선택 식각하여 제 1 콘택홀을 형성한 다음, 상기 제 3 감광막을 제거한다.Thereafter, the third photoresist layer is selectively exposed and developed so as to be removed only at a portion where the first plug layer of the bit line is to be formed, and then the BPSG layer 51 is formed using the selectively exposed and developed third photoresist layer as a mask. The second nitride film 49 is selectively etched to form a first contact hole, and then the third photoresist film is removed.

그리고, 상기 제 1 콘택홀을 포함한 BPSG층(51)상에 제 2 다결정 실리콘층을 형성한 다음, 상기 BPSG층(51)을 식각 종말점으로 상기 제 2 다결정 실리콘층을 전면 식각하여 제 1 플러그층(53)을 형성한다.In addition, a second polycrystalline silicon layer is formed on the BPSG layer 51 including the first contact hole, and then the second polycrystalline silicon layer is etched entirely using the BPSG layer 51 as an etch end point, thereby forming a first plug layer. 53 is formed.

이어, 상기 제 1 플러그층(53)을 포함한 BPSG층(51)상에 TEOS층(55)과 제 4 감광막(56)을 순차적으로 형성한다.Subsequently, the TEOS layer 55 and the fourth photoresist layer 56 are sequentially formed on the BPSG layer 51 including the first plug layer 53.

그 후, 상기 제 4 감광막(56)을 셀 영역의 비트 라인이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 4 감광막(56)을 마스크로 상기 TEOS층(55)을 선택 식각하여 트렌치(Trench)를 형성한다.Thereafter, the fourth photoresist layer 56 is selectively exposed and developed so as to be removed only at the portion where the bit line of the cell region is to be formed, and then the TEOS layer is formed using the selectively exposed and developed fourth photoresist layer 56 as a mask. Selectively etching 55 to form a trench.

도 3b에서와 같이, 상기 제 4 감광막(56)을 제거하고, 상기 트렌치를 포함한 TEOS층(55)상에 제 5 감광막(57)을 순차적으로 형성한다.As shown in FIG. 3B, the fourth photoresist layer 56 is removed, and a fifth photoresist layer 57 is sequentially formed on the TEOS layer 55 including the trench.

그 후, 상기 제 5 감광막(57)을 셀 영역의 비트 라인의 제 2 플러그층과 주변 영역의 배선 콘택이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 다.Thereafter, the fifth photosensitive film 57 is selectively exposed and developed so as to be removed only at a portion where the second plug layer of the bit line of the cell region and the wiring contact of the peripheral region are to be formed.

도 3c에서와 같이, 상기 선택적으로 노광 및 현상된 제 5 감광막(57)을 마스크로 상기 TEOS층(55), BPSG층(51) 및 제 1 질화막(47)을 선택 식각하여 제 2 콘택홀을 형성한 다음, 상기 제 5 감광막(57)을 제거한다.As shown in FIG. 3C, the TEOS layer 55, the BPSG layer 51, and the first nitride layer 47 are selectively etched using the selectively exposed and developed fifth photoresist layer 57 to form a second contact hole. After the formation, the fifth photosensitive film 57 is removed.

그리고, 상기 제 2 콘택홀을 포함한 TEOS층(55)상에 접착층인 Tin층(59)과 텅스텐층(61)을 순차적으로 형성한다.Then, the tin layer 59 and the tungsten layer 61, which are adhesive layers, are sequentially formed on the TEOS layer 55 including the second contact hole.

도 3d에서와 같이, 상기 TEOS층(55)을 식각 종말점으로 상기 텅스텐층(61)과 Tin층(59)을 화학 기계 연마 방법에 의해 전면 식각하여 셀 영역에 비트 라인(63)을 형성하고 주변 영역에 배선 플러그층(65)을 형성한다.As shown in FIG. 3D, the tungsten layer 61 and the tin layer 59 are etched by the chemical mechanical polishing method with the TEOS layer 55 at the end point of etching, thereby forming bit lines 63 in the cell region and surroundings. The wiring plug layer 65 is formed in the region.

본 발명의 반도체 소자의 제조 방법은 셀 영역의 비트 라인과 주변 영역의 배선 플러그층을 동시에 형성하므로, 셀 영역의 비트 라인 형성 공정시 주변 영역의 배선 플러그층의 리세스 발생을 방지하여 후속 공정의 배선층 형성 공정시 배선콘택 공정이 용이하고 배선층의 단차 발생을 억제하므로 콘택 저항의 증가를 방지하여 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.In the method of manufacturing a semiconductor device of the present invention, the bit line of the cell region and the wiring plug layer of the peripheral region are formed at the same time, so that the recess of the wiring plug layer of the peripheral region is prevented during the bit line forming process of the cell region. In the wiring layer forming process, the wiring contact process is easy and the generation of the wiring layer is suppressed, thereby preventing the increase of the contact resistance, thereby improving the yield and reliability of the device.

Claims (1)

셀 영역과 주변 영역이 정의된 하부 구조물 상에 층간 절연막을 형성하는 단계;Forming an interlayer insulating film on the lower structure where the cell region and the peripheral region are defined; 상기 층간 절연막의 셀 영역을 선택식각하여 비트 라인용 트렌치를 형성하는 단계;Forming a bit line trench by selectively etching the cell region of the interlayer insulating layer; 상기 층간 절연막의 주변 영역을 선택식각하여 배선 콘택홀을 형성하며 상기 비트 라인용 트렌치 내에 비트 라인 콘택홀을 형성하는 단계;Selectively etching a peripheral region of the interlayer insulating layer to form a wiring contact hole and forming a bit line contact hole in the bit line trench; 전면에 도전층을 형성하는 단계;Forming a conductive layer on the entire surface; 상기 층간 절연막을 식각 종말점으로 상기 도전층을 전면 식각하여 상기 배선 콘택홀을 매립하는 배선 플러그층을 형성하며 상기 비트 라인 트렌치와 비트 라인 콘택홀을 매립하는 비트 라인을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.Forming a wiring plug layer filling the wiring contact hole by completely etching the conductive layer using the interlayer insulating layer as an etching end point, and forming a bit line filling the bit line trench and the bit line contact hole. The manufacturing method of the semiconductor element characterized by the above-mentioned.
KR1020000083848A 2000-12-28 2000-12-28 Method for manufacturing semiconductor device KR20020054683A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000083848A KR20020054683A (en) 2000-12-28 2000-12-28 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000083848A KR20020054683A (en) 2000-12-28 2000-12-28 Method for manufacturing semiconductor device

Publications (1)

Publication Number Publication Date
KR20020054683A true KR20020054683A (en) 2002-07-08

Family

ID=27687417

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000083848A KR20020054683A (en) 2000-12-28 2000-12-28 Method for manufacturing semiconductor device

Country Status (1)

Country Link
KR (1) KR20020054683A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100859831B1 (en) * 2002-09-16 2008-09-23 주식회사 하이닉스반도체 Method for fabricating semiconductor device with buried-bitline
CN113606229A (en) * 2021-06-15 2021-11-05 芜湖市零一精密工具制造有限公司 Device for plugging preformed hole of cutter

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100859831B1 (en) * 2002-09-16 2008-09-23 주식회사 하이닉스반도체 Method for fabricating semiconductor device with buried-bitline
CN113606229A (en) * 2021-06-15 2021-11-05 芜湖市零一精密工具制造有限公司 Device for plugging preformed hole of cutter

Similar Documents

Publication Publication Date Title
US6939798B2 (en) Method for forming T-shaped conductor wires of semiconductor device
KR100546936B1 (en) A method for forming a metal line in semiconductor memory device
KR100539444B1 (en) Method for forming a metal line in semiconductor device
JP4498568B2 (en) Method for manufacturing a semiconductor device having self-aligned contacts
KR20020054683A (en) Method for manufacturing semiconductor device
KR20000004334A (en) Method of forming metal wire in semiconductor device
KR101103550B1 (en) A method for forming a metal line in semiconductor device
KR100784074B1 (en) Method of manufacturing bit line in a semiconductor device
KR100527572B1 (en) Method for forming contact hole
KR100321693B1 (en) Method for forming gate electrode and bit line of semicondu ctor device by titanium silicide
KR100307968B1 (en) Method of forming interlevel dielectric layers of semiconductor device provided with plug-poly
KR100506050B1 (en) Contact formation method of semiconductor device
KR100307561B1 (en) Metal wiring formation method of semiconductor device_
KR100470390B1 (en) Method for minimizing space of local interconnection using damascene in fabricating SRAM device
KR20020054637A (en) Method for manufacturing semiconductor device
KR100456421B1 (en) Method of manufacturing a semiconductor device
KR100427718B1 (en) Method for manufacturing a semiconductor device
KR100808369B1 (en) Method of manufacturing a semiconductor device
KR20030002530A (en) Method for forming a metal line
KR100419745B1 (en) Method for manufacturing semiconductor device
KR20060002182A (en) A method for forming a semiconductor device
KR20020054679A (en) Method for forming a contact hole
KR20040057698A (en) Method for fabrication of semiconductor device
KR20030058638A (en) manufacturing method of semiconductor device
KR20040001967A (en) Method for manufacturing metal line in semiconductor device

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application