KR100499821B1 - 집적회로 캐리어 - Google Patents

집적회로 캐리어 Download PDF

Info

Publication number
KR100499821B1
KR100499821B1 KR10-2003-7005530A KR20037005530A KR100499821B1 KR 100499821 B1 KR100499821 B1 KR 100499821B1 KR 20037005530 A KR20037005530 A KR 20037005530A KR 100499821 B1 KR100499821 B1 KR 100499821B1
Authority
KR
South Korea
Prior art keywords
integrated circuit
carrier
island
mounting area
circuit carrier
Prior art date
Application number
KR10-2003-7005530A
Other languages
English (en)
Other versions
KR20030057542A (ko
Inventor
키아 실버브룩
Original Assignee
실버브룩 리서치 피티와이 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 실버브룩 리서치 피티와이 리미티드 filed Critical 실버브룩 리서치 피티와이 리미티드
Publication of KR20030057542A publication Critical patent/KR20030057542A/ko
Application granted granted Critical
Publication of KR100499821B1 publication Critical patent/KR100499821B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09063—Holes or slots in insulating substrate not used for electrical connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/36—Assembling printed circuits with other printed circuits
    • H05K3/368—Assembling printed circuits with other printed circuits parallel to each other

Abstract

집적회로 캐리어는 집적회로를 받는 전기적 콘택트를 포함하고 있는 장착 영역을 포함한다. 아이랜드-정의 부분은 장착 영역 주위에 배치된다. 각각의 아이랜드-정의 부분은 상기 장착 영역의 상기 콘택트 중 하나에 전기적으로 접속된 전기적 터미널을 가진다. 강도저감장치는 각각의 아이랜드-정의 부분을 인접하는 각각의 아이랜드-정의 부분에 접속한다.

Description

집적회로 캐리어{AN INTEGRATED CIRCUIT CARRIER}
본 발명은 집적회로 패키지에 관한 것으로서, 보다 상세하게는 집적회로 패키지의 집적회로 캐리어 제조방법에 관한 것이다.
날로 증가하는 집적회로의 연결의 개수(핀카운트)로 말미암아, 집적회로를 인쇄회로기판에 연결하는 볼그리드 어레이 패키지(ball grid array package)의 사용이 늘어나고 있다. 이는 인쇄회로기판(PCB)에 부착을 위한 집적회로의 플립-칩 범프 어레이의 매우 미세한 피치를 매우 큰 피치의 볼 그리드 어레이로 재분배하는 역할을 한다.
캐리어는 종종 인터포저(interposer)라 일컬어지며, 세라믹 또는 비스말레이미드 트리아진(bismaleimide triazine)(BT) 등의 플라스틱 재료와 같은, 상이한 재료로부터 제조될 수 있다.
캐리어는 또한 열전도에 의하여 집적회로로부터 열 에너지를 제거함으로써 히트싱크(heat sink)로서 동작한다. 따라서, 캐리어는 열변형되기 쉽다.
또한, 집적회로, 캐리어 및 PCB를 구비하는 전자 패키지 어셈블리(electronic package assembly)는 상이한 기계적 특성을 가지는 다수의 상이한 재료를 포함한다. 불균일한 온도 분포, 지오메트리, 물질 구성 및 열팽창의 불일치로 말미암아 동작 중에 복잡한 열적 스트레스(thermal stress)가 패키지 내에서 발생할 수 있다.
전형적으로, 오늘날 집적회로는 금 또는 솔더 범프(solder bump)의 볼 그리드 어레이(ball grid array)에 의하여 캐리어 측에 전기적으로 접속된다. 마찬가지로, 캐리어는 한층 큰 솔더 볼의 볼 그리드 어레이에 의하여 PCB 측에 전기적으로 접속된다. 열역학적 스트레스(thermo-mechanical stress)는 전형적으로 PCB와 캐리어 사이를 인터페이스하는 솔더 볼에서 가장 극심하다. 이는 솔더 볼 접속의 단절을 초래할 수 있다. 캐리어의 엣지 길이(edge length)가 증가함에 따라, PCB와 캐리어 사이의 열적 긴장의 편차가 증가하므로 문제점이 심화된다. 캐리어의 엣지 길이의 증가는 전형적으로 집적회로 접속 및 솔더 볼의 개수의 증가와 관련된다.
현행 볼 그리드 어레이 설계는, 전형적인 집적회로 핀카운트를 위한 신뢰성의 한계에 와 있다.
전형적으로, 솔더 볼은 대략 0.08%의 최대 탄성절단긴장계수(peak elastic strain value)를 가진다. 두께 500㎛의 솔리드 실리콘 캐리어와, 피치가 1mm인 직경 500㎛의 솔더 볼과, 두께 700㎛의 PCB 및 측면 치수 16mm의 실리콘 칩을 사용하여 본 출원인에 의하여 수행된 컴퓨터 실험에 따르면, 패키지의 최외측(outermost) 볼에서는 솔더 볼의 플라스틱 수율(plastic yield value)보다도 한층 높은 수치인, 1,476%의 최대 절단긴장계수를 나타내었다.
이러한 결과는, 패키지의 최외측 엣지에 있는 볼에 대량의 병진 절단(translational shear)이 일어나기 때문에 관측될 수 있다.
본 출원이 이루어지는 시점까지 입수할 수 있는 가장 최근 판인, 어셈블리 앤드 패키징 섹션 오브 디 인터내셔널 테크놀로지 로드 맵 포 세미컨덕터스 (Assembly and Packaging Section of the International Technology Road Map for Semiconductors) 1999년 판의 제 217쪽 표 59a에 나타난 바와 같이, 고성능 집적회로의 핀카운트는 대략 1800 핀에 이른다. 가까운 미래, 즉 2005년까지의 기술적 요청으로는, 고성능 집적회로를 위하여 표에서 나타난 바와 같이 3,000개를 초과하는 핀카운트가 필요하게 될 것이지만, 현재로서는 이를 위한 알려진 해법은 존재하지 않는다. 마찬가지로, 동 문헌의 제 219쪽 표 59b에서는, 보다 먼 미래, 즉 2014년까지는, 고성능 집적회로를 위하여 9,000개를 초과하는 핀카운트가 필요하게 될 것이다. 또한, 표에서 나타난 바와 같이, 이러한 타입의 패키지를 위하여 알려진 해법은 없다.
이러한 측면이 본 발명의 초점이다.
도 1은 개념적 집적회로 캐리어의 일부분의 평면 개략도,
도 2는 본 발명에 의한 집적회로 캐리어의 일부분의 평면도,
도 3은 집적회로 캐리어의 일 실시예의 일부분의 투시 단면도,
도 4는 집적회로 캐리어의 제2 실시예의 일부분의 투시 단면도,
도 5는 집적회로 캐리어의 제3 실시예의 일부분의 투시 단면도,
도 6은 집적회로 캐리어의 제4 실시예의 일부분의 투시 단면도,
도 7은 상용되는 집적회로 캐리어의 일 실시예의 측단면도,
도 8은 상용되는 집적회로 캐리어의 다른 실시예의 측단면도,
도 9는 도 8의 'A'로 표시된 원형 부분의 확대도,
도 10은 집적회로 캐리어의 일부분의 측단면도의 확대도,
도 11은 집적회로 캐리어의 다른 실시예의 측면도,
도 12는 집적회로 캐리어의 또 다른 실시예의 측단면도,
도 13은 집적회로 캐리어에 의거한 멀티칩 모듈,
도 14는 집적회로 캐리어에 의거한 멀티칩 모듈의 측단면도이다.
본 발명에 의하면, 집적회로를 받는 전기적 콘택트(electrical contact)를 포함하고 있는 장착 영역(receiving zone)과;
장착 영역 주위에 배치되어, 적어도 하나가 상기 장착 영역의 상기 컨택트 중 하나에 전기적으로 접속된 전기적 터미널(electrical terminal)을 가지는 복수의 아일랜드-정의 부분(island-defining portion) 및:
각각의 아일랜드-정의 부분을 인접하는 각각의 아일랜드-정의 부분에 접속하는 강도저감장치(rigidity-reducing arrangement)를 포함하는 집적회로 캐리어를 제공한다.
상기 캐리어는 부도체 재료인 웨이퍼로 제작될 수 있다. 바람직하게는, 캐리어와 집적회로 사이의 열의 부정합을 줄이기 위해, 웨이퍼는 집적회로에 근접한 열팽창의 계수를 가지는 집적회로와 같은 재료로 구성된다.
상기 아일랜드-정의 부분 및 상기 강도저감장치는 웨이퍼를 에칭함으로써 형성될 수 있다. 바람직하게, 식각은 요각 식각(re-entrant etch)이다.
각각의 강도저감장치는 사형 부재(serpentine member)의 형태로 된다. 사형 부재는 하나 또는 복수의 거의 평행한 암(arm)을 포함한다. 평행한 암장치의 경우, 인접한 평행한 암은 직교 가교 부분(orthogonal bridging portion)에 의해 상호 접속할 수 있다.
장착 영역에 접하는 각각의 아일랜드-정의 부분은 제2 강도저감장치에 의해 장착 영역에 접속될 수 있다. 상기 제2 강도저감장치는 지그재그 형상의 구성요소(zigzag element)를 포함할 수 있다.
각의 아일랜드-정의 부분의 전기적 터미널은 금속패드의 형태로 된다.
도면을 참조하면, 본 발명에서 집적회로 캐리어는 일반적으로 참조번호 10에 의하여 지정된다. 집적회로 캐리어가 본 도면의 도 2에서 더욱 상세하게 나타나 있다.
집적회로 캐리어(10)는 집적회로, 즉 칩(14)을 장착하기 위한 장착 영역(12)을 가진다(도 7).
복수의 아일랜드 정의 부분, 즉 아일랜드(16)는 상기 장착 영역(12)을 둘러싼다. 각각의 아일랜드(16)는 솔더 볼(20)이 부착되거나 리플로우(reflow)되는 전기적 터미널(18)을 가진다.
각각의 아일랜드(16)는 사형 부재(22) 형상의 강도저감장치를 경유하여 이웃하는 아일랜드(들)(16)에 연결된다. 본 도면의 도 1에서 이를 매우 상세히 개념적으로 나타내고 있다. 도 1에 나타난 바와 같이, 각각의 사형 부재(22)는 스프링과 유사한 기능을 수행함으로써 각각의 아일랜드(16)가 그 이웃하는 아일랜드(16)와의 관계에서 운동 자유도를 가지도록 한다. 따라서, 인쇄회로기판(24)(도 7 내지 도 9)과 캐리어(10) 사이에서의 신장(extension) 편차는, 관련된 사형 부재(22)의 신장 또는 수축으로써 상쇄된다. 결과적으로, 아일랜드(16) 상의 솔더 볼(20)에 가해지는 절단 긴장(shear strain)이 상당히 경감되고, 이에 따라 솔더 볼(20)의 피로 파괴(fatigue failure) 또한 경감된다.
캐리어(10)의 다양한 실시예를 본 도면의 도 3 내지 도 6을 참조하여 이하 설명하기로 한다. 본 도면의 도 3에서, 캐리어(10)는 단일한 곡선형 암(26)을 가지는 사형 부재(22)에 의하여 그 이웃하는 아일랜드(16)와 연결된다.
본 도면의 도 4에 나타낸 본 발명의 실시예에서, 각각의 사형 부재(22)는 하나의 아일랜드(16)를 직교 가교 부분(30)에 의하여 상호연결되는 한 쌍의 평행 암(28)으로써 그 이웃하는 아일랜드(16)와 연결시킨다.
본 도면의 도 4에 나타낸 각각의 사형 부재(22)는 하나의 아일랜드(16)를 상호 간에 평행하게 신장되는 세 개의 암(34)을 가지는 배치를 경유하여 그 이웃하는 아일랜드(16)와 연결시킨다. 인접하는 암(34)은 직교 가교 부분(32)에 의하여 서로 연결된다.
본 도면의 도 6에 나타낸 실시예에서, 하나의 아일랜드(16)를 그 이웃하는 아일랜드(16)와 연결시키는 각각의 사형 부재(16)는, 인접하는 암(36)이 직교 가교 부분(38)에 의하여 연결되도록 5개의 평행 암(36)을 가진다.
설명의 용이성을 위하여, 본 도면의 도 3 내지 도 6에 나타낸 실시예를 각각 1암(26) 사형 부재(22), 2암(28) 사형 부재(22), 3암(34) 사형 부재(22) 및 5암(36) 사형 부재(22)라 칭하기로 한다.
본 도면의 도 7 내지 도 9에서 더욱 명확히 나타나는 바와 같이, 장착 영역(12)을 둘러싸고 있는 아일랜드(16)는, 솔더 볼(20)에 가해지는 긴장을 경감시키는 데에 더욱 기여하는 지그재그 형상의 구성요소(40)인 제2 강도저감장치에 의하여 장착 영역과 연결된다.
또한, 본 도면의 도 7 내지 도 9에 나타낸 바와 같이, 집적회로(14)는 장착 영역(12) 내에서 솔더 범프(44)를 통하여 전기적 콘택트(42)(도 2)에 전기적으로 접속된다.
캐리어(10)는 집적회로(14)와 동일한 재료로 형성된다. 따라서, 캐리어(10)는 실리콘 다이옥사이드(silicon dioxide)의 절연층을 가지도록 실리콘으로 형성된다. 절연층은 또한 사형 부재(22)를 에칭하기 위한 하드 마스크(hard mask)로서 기능하는데, 이는 아래에서 더욱 상세하게 논의될 것이다.
집적회로 캐리어(10)의 제조에 있어서, 실리콘 웨이퍼(46)가 제공된다. 웨이퍼(46)는 단결정 실리콘(single crystal silicon) 또는 다결정 실리콘 (polycrystalline silicon)이 될 수 있다.
본 도면의 도 10에 나타난 형태의 캐리어(10)에서는, 장착 영역(12)이 본 도면의 도 7에 나타난 바와 같이 패드(18)와 동일한 캐리어(10)의 면 상에 있음을 주목하여야 한다. 본 도면의 도 8에 나타난 바와 같이 장착 영역(12)이 캐리어(10)의 반대쪽 표면 상에 있으면, 회로층(circuitry layer)은 웨이퍼(46)의 양쪽 면에 적용된다. 본 도면의 도 9에서 이를 작은 스케일로 나타내고 있다. 이 실시예에서, 각각의 트랙(52)은 웨이퍼(46)를 관통하여 신장되는 도금 스루홀(plated through hole)(58)을 통하여 그 관련된 패드(18)와 전기적으로 접속된다.
본 도면의 도 11 및 도 12를 참조하면, 캐리어(10)의 두 개의 다른 실시예가 나타나 있다. 이전의 도면을 참조하여, 특별한 사유가 없는 한 동일한 구성요소에는 동일한 참조번호를 부여하기로 한다.
도시된 실시예에서, 장착 영역(12)은, 캐리어(10)의 표면 상에 설정되는 대신에, 캐리어(10)를 관통하여 정의되는 경로(60)가 된다. 집적회로(14)는 캐리어(10)의 한쪽 면에 접착된 금속 리드(metallic lid)(62)의 형태인 장착 수단(mounting means) 또는 유지 수단(retaining means)에 부착된다. 집적회로(14)의 반대면은 집적회로와 캐리어(10)를 전기적으로 접속시키기 위한 본드 패드(bond pad)를 가진다. 본 실시예에서, 전기적 콘택트는 캐리어(10)의 경로(60)를 둘러싸는 부분 상에 배치될 것으로 생각할 수 있다. 본 도면의 도 11에 나타낸 실시예에서, 상호접속(interconnect)은 와이어 본드(wire bond)(64)로 이루어진다. 볼(ball)이나 웨지(wedge) 본드도 사용될 수 있다. 본 도면의 도 12에 나타낸 실시예에서, 상호접속은 TAB(tape automated bond) 필름(66) 또는 기타 빔 리드(beam lead)와 같은 평면적 연결재로 이루어진다.
본 도면의 도 13을 참조하면, 발전된 형태의 집적회로 캐리어가 나타나 있으며, 이는 일반적으로 참조번호 70으로 지정하기로 한다. 이전의 도면을 참조하여, 특별한 사유가 없는 한 동일한 구성요소에는 동일한 참조번호를 부여하기로 한다.
본 발명의 본 실시예에서, 캐리어(70)는 도 13에서 72, 74 및 76으로 표현된 것과 같은 복수의 집적회로, 즉 칩을 지지하는 멀티칩 모듈 기판(multi-chip module substrate)이 된다. 칩(72,74,76)은 캐리어(70)의 표면 상에서 지지될 수도 있고, 또는 도 10 및 도 11을 참조하여 설명하였듯이, 칩이 본 도면의 도 14에 나타낸 바와 같이 캐리어(70) 내에 함몰(recess)될 수도 있다.
앞에서 지시한 바와 같이, 사형 부재(22)는 1암(26) 구성, 2암(28) 구성, 3암(34) 구성 또는 5암(36) 구성과 같은 다양한 구성을 가질 수 있다. 4암이나 6암 또는 그 이상의 암을 가지는 것과 같은 기타 구성 또한 유한한 구성요소 분석을 사용하여 가능케 할 수 있으며, 상이한 사형 부재(22)의 형태 및 상이한 볼 어레이를 가지는 상이한 캐리어의 적용례에 대한 결과 도표를 생성하였다. 이하에 표시한 도표는, 1 내지 24 개의 볼을 포함하는 행(row)과, 고체 실리콘(solid silicon)인 캐리어와, 고체 Al2O3와, 고체 BT와, 1암(26) 사형 부재(22)와, 2암(28) 사형 부재(22)와, 3암(34) 사형 부재(22) 및 5암(36) 사형 부재를 가지는 볼 그리드 어레이에 대한 결과를 포함하고 있다.
앞에서 지시한 바와 같이, 솔더의 탄성긴장한계는 대략 0.08%이다. 솔더 볼의 열은 장착 영역(12)측 모서리로부터 캐리어(10)측 모서리까지로 정의된다.
결과에 따르면, PCB(24)와 캐리어(10) 사이의 열역학적 긴장의 누적효과로 말미암아, 솔더 볼(20)의 개수가 특정 개수까지 증가할수록 고체 캐리어에 대한 솔더 볼의 최대긴장계수가 증가한다. 실제로 솔더 볼의 긴장(solder ball strain)은 볼이 100개인 적용례에서 감소하는데, 이는 아마도 고체 실리콘 캐리어의 휜 형상의 변화에 기인하는 것으로 추측된다. 그러나 감소에도 불구하고 최외측 볼에서는 최대긴장이 여전히 발생하는데, 이는 캐리어와 PCB 사이의 팽창 편차가 최소화되기 때문이다. 또한, 고체 캐리어의 최대긴장계수는, BT 캐리어는 별도로 하더라도, 여전히 솔더의 탄성긴장한계와는 거리가 멀다.
사형 부재(22) 적용례는 솔더 볼의 개수가 증가함에 따라 솔더 볼의 최대긴장의 감소를 보여주고 있다. 이는, 열적 긴장 불일치(thermal strain mismatch)가 다수의 솔더 볼(20) 위에 분포함으로써 휜 형상이 덜 심각한 기울기를 가지기 되기 때문이다. 즉 열(row) 당 더욱 적은 볼을 가지는, 작은 볼 그리드 어레이는 최내측(innermost) 또는 최외측(outermost) 솔더 볼(20) 중 한 쪽으로의 부하 집중을 초래하는 한층 심각한 휨 기울기(deflection gradient)를 나타낸다.
따라서, 솔더 볼(20)의 개수가 증가함에 따라 최대 긴장이 경감됨으로써, 집적회로 핀 접속의 열역학적인 한계가 없어진다는 점은 본 발명의 특별한 장점이 된다. 장착 영역(12)의 모든 측면 상의 볼 100개로 이루어지는 라인은, 2014년 무렵의 예상 요건인 9,000개을 한층 넘어서는, 40,000개 이상의 볼 그리드 어레이에 상당한다. 구성요소의 계산값이 유한한 것은, 3개 또는 그 이상의 암 및 8열 또는 그 이상의 열의 볼을 가지는 사형 부재를 포함하는 캐리어를 위한 솔더 볼의 최대긴장이 솔더의 탄성한계보다 작음을 가리킨다. 장착 영역이 실리콘이며, 이에 따라 실리콘 집적회로와 동일한 열팽창계수를 가지므로, 집적회로(14)로부터 캐리어(10)로의 범프 접속에 가해지는 긴장이 최소화된다. 이는, 여기에서 설명되는 바와 같은 에칭된 유연 영역(etched compliant region)을 가지는 실리콘 BGA가, 볼 그리드 어레이를 사용하여 칩과 PCB 사이에 생성되는 접속의 개수를 제한하는 열 순환(thermal cycling)으로 인한 파괴라는 문제점에 대한 명확한 해답을 제공할 수 있음을 가리킨다. 또한, 상술한 바와 같이, 오목한 식각(50)에 의하여 한층 개선된 사형 부재(22)를 적용함에 따라 더욱 넓은 표면 영역이 제공됨으로써, 캐리어(10)의 히트 싱크 능력이 더욱 개선되도록 할 수 있다. 이는, 어레이를 이루는 솔더 볼(20)의 개수를 증가시키는 데에도 기여하게 된다.
본 발명이 속하는 분야의 당업자라면, 광범위하게 기술된 본 발명의 정신 또는 범위를 벗어나지 않으면서도 상세한 설명에서 나타낸 바와 같은 본 발명에 대한 다양한 변형 및/또는 변경이 이루어질 수 있음을 예측할 수 있을 것이다. 따라서, 본 실시예들은 모든 측면에서 단지 예시적인 것에 불과할 뿐, 본 발명을 제한하는 의도가 아님을 고려하여야 한다.

Claims (9)

  1. 집적회로를 받는 전기적 콘택트(electrical contact)를 포함하고 있는 장착 영역(receiving zone)과;
    장착 영역 주위에 배치되어, 적어도 하나가 상기 장착 영역의 상기 컨택트 중 하나에 전기적으로 접속된 전기적 터미널(electrical terminal)을 가지는 복수의 아일랜드-정의 부분(island-defining portion) 및;
    각각의 아일랜드-정의 부분을 인접하는 각각의 아일랜드-정의 부분에 접속하는 강도저감장치(rigidity-reducing arrangement)를 포함하는 집적회로 캐리어.
  2. 제 1 항에 있어서,
    부도체 재료인 웨이퍼로 제조되는 집적회로 캐리어.
  3. 제 2 항에 있어서,
    상기 웨이퍼는 직접회로에 근접한 열팽창의 계수를 가지는 집적회로와 같은 재료로 구성된 집적회로 캐리어.
  4. 제 2 항에 있어서,
    상기 아일랜드-정의 부분 및 상기 강도저감장치는 웨이퍼를 에칭함으로써 형성되는 집적회로 캐리어.
  5. 제 4 항에 있어서,
    상기 식각(에칭)은 요각 식각(re-entrant etch)인 집적회로 캐리어.
  6. 제 1 항에 있어서,
    각각의 강도저감장치는 사형 부재(serpentine member)의 형태인 집적회로 캐리어.
  7. 제 1 항에 있어서,
    장착 영역에 접하는 각각의 아일랜드-정의 부분은 제2 강도저감장치에 의해 장착 영역에 접속되는 집적회로 캐리어.
  8. 제 7 항에 있어서,
    상기 제2 강도저감장치는 지그재그 형상의 구성요소(zigzag element)를 포함하는 집적회로 캐리어.
  9. 제 1 항에 있어서,
    상기 각 아일랜드-정의 부분의 전기적 터미널은 금속패드의 형태인 집적회로 캐리어.
KR10-2003-7005530A 2000-10-20 2001-10-19 집적회로 캐리어 KR100499821B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/693,277 US6710457B1 (en) 2000-10-20 2000-10-20 Integrated circuit carrier
US09/693,277 2000-10-20
PCT/AU2001/001336 WO2002034020A1 (en) 2000-10-20 2001-10-19 An integrated circuit carrier

Publications (2)

Publication Number Publication Date
KR20030057542A KR20030057542A (ko) 2003-07-04
KR100499821B1 true KR100499821B1 (ko) 2005-07-07

Family

ID=24784027

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-7005530A KR100499821B1 (ko) 2000-10-20 2001-10-19 집적회로 캐리어

Country Status (12)

Country Link
US (5) US6710457B1 (ko)
EP (1) EP1334647B1 (ko)
JP (2) JP3839405B2 (ko)
KR (1) KR100499821B1 (ko)
CN (1) CN1238941C (ko)
AT (1) ATE375702T1 (ko)
AU (2) AU2002210256B2 (ko)
DE (1) DE60130913D1 (ko)
IL (2) IL155459A0 (ko)
SG (1) SG126772A1 (ko)
WO (1) WO2002034020A1 (ko)
ZA (1) ZA200303160B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6775906B1 (en) * 2000-10-20 2004-08-17 Silverbrook Research Pty Ltd Method of manufacturing an integrated circuit carrier
US7221043B1 (en) * 2000-10-20 2007-05-22 Silverbrook Research Pty Ltd Integrated circuit carrier with recesses
US6710457B1 (en) * 2000-10-20 2004-03-23 Silverbrook Research Pty Ltd Integrated circuit carrier
TW587325B (en) * 2003-03-05 2004-05-11 Advanced Semiconductor Eng Semiconductor chip package and method for manufacturing the same
US7345353B2 (en) * 2005-12-30 2008-03-18 International Business Machines Corporation Silicon carrier having increased flexibility
US8735183B2 (en) 2007-04-12 2014-05-27 Micron Technology, Inc. System in package (SIP) with dual laminate interposers
JP5590027B2 (ja) 2009-03-19 2014-09-17 富士通株式会社 半導体装置とその製造方法、電子装置、及び電子部品
TW201448126A (zh) * 2013-06-07 2014-12-16 Advanced Semiconductor Eng 半導體封裝件及其製造方法
DE102014210912A1 (de) * 2014-06-06 2015-12-17 Robert Bosch Gmbh Interposer für die Montage eines vertikal hybrid integrierten Bauteils auf einem Bauteilträger
US10064275B1 (en) 2017-07-18 2018-08-28 Mellanox Technologies, Ltd. Extending the lifetime of a leadless SMT solder joint using pads comprising spring-shaped traces

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62257756A (ja) * 1986-04-30 1987-11-10 Nec Corp シリコン基板
IT1201836B (it) * 1986-07-17 1989-02-02 Sgs Microelettronica Spa Dispositivo a semiconduttore montato in un contenitore segmentato altamente flessibile e fornite di dissipatore termico
JPH01258458A (ja) * 1988-04-08 1989-10-16 Nec Corp ウェーハ集積型集積回路
JPH0242739A (ja) * 1988-08-01 1990-02-13 Toagosei Chem Ind Co Ltd Ｃｏｂ実装プリント回路板
JPH06503207A (ja) * 1990-09-27 1994-04-07 イー・アイ・デュポン・ドゥ・ヌムール・アンド・カンパニー 熱的歪み緩和複合超小形電子デバイス
JPH0685010A (ja) * 1992-09-02 1994-03-25 Toshiba Corp マルチチップモジュール
JP3294740B2 (ja) 1995-07-31 2002-06-24 富士通株式会社 半導体装置
DE19540814A1 (de) * 1995-11-02 1997-05-07 Vdo Schindling Platine
FR2745930B1 (fr) * 1996-03-11 1998-04-10 Solaic Sa Carte a circuit integre comportant une zone desolidarisee par une rainure
US6064576A (en) * 1997-01-02 2000-05-16 Texas Instruments Incorporated Interposer having a cantilevered ball connection and being electrically connected to a printed circuit board
US6067505A (en) * 1997-04-10 2000-05-23 The Foxboro Company Method and apparatus for self-calibration of a coordinated control system for an electric power generating station
AUPP398798A0 (en) * 1998-06-09 1998-07-02 Silverbrook Research Pty Ltd Image creation method and apparatus (ij43)
JPH11135675A (ja) * 1997-10-30 1999-05-21 Kawasaki Steel Corp 半導体装置及びその製造方法
JP3398319B2 (ja) * 1997-12-16 2003-04-21 新光電気工業株式会社 半導体装置及びその製造方法
JP3718989B2 (ja) 1998-03-17 2005-11-24 日本軽金属株式会社 アルミニウム精製方法及び精製装置
JPH11284029A (ja) 1998-03-27 1999-10-15 Denso Corp 電子部品の実装構造
JP3575324B2 (ja) 1998-03-31 2004-10-13 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法及び半導体装置の実装方法
WO1999059206A2 (en) 1998-05-13 1999-11-18 Koninklijke Philips Electronics N.V. Semiconductor device and method for making the device
JP2000012732A (ja) * 1998-06-24 2000-01-14 Rohm Co Ltd Ｂｇａ型半導体装置の構造
US6050832A (en) * 1998-08-07 2000-04-18 Fujitsu Limited Chip and board stress relief interposer
US6341071B1 (en) 1999-03-19 2002-01-22 International Business Machines Corporation Stress relieved ball grid array package
US6078505A (en) 1999-05-14 2000-06-20 Triquint Semiconductor, Inc. Circuit board assembly method
JP2001094228A (ja) 1999-09-22 2001-04-06 Seiko Epson Corp 半導体装置の実装構造
JP3772078B2 (ja) * 2000-09-29 2006-05-10 株式会社東芝 半導体装置及び半導体装置搭載用配線基板
US6710457B1 (en) * 2000-10-20 2004-03-23 Silverbrook Research Pty Ltd Integrated circuit carrier
US6507099B1 (en) * 2000-10-20 2003-01-14 Silverbrook Research Pty Ltd Multi-chip integrated circuit carrier
US6700195B1 (en) * 2003-03-26 2004-03-02 Delphi Technologies, Inc. Electronic assembly for removing heat from a flip chip

Also Published As

Publication number Publication date
US6946743B2 (en) 2005-09-20
EP1334647B1 (en) 2007-10-10
KR20030057542A (ko) 2003-07-04
WO2002034020A1 (en) 2002-04-25
JP3839405B2 (ja) 2006-11-01
US6710457B1 (en) 2004-03-23
US7919872B2 (en) 2011-04-05
US20070164450A1 (en) 2007-07-19
CN1238941C (zh) 2006-01-25
US20040164424A1 (en) 2004-08-26
AU1025602A (en) 2002-04-29
JP2004511921A (ja) 2004-04-15
AU2002210256B2 (en) 2004-04-22
JP2006080556A (ja) 2006-03-23
CN1471801A (zh) 2004-01-28
IL155459A (en) 2010-05-17
DE60130913D1 (de) 2007-11-22
ZA200303160B (en) 2003-11-06
EP1334647A1 (en) 2003-08-13
ATE375702T1 (de) 2007-10-15
SG126772A1 (en) 2006-11-29
IL155459A0 (en) 2003-11-23
US20090056986A1 (en) 2009-03-05
EP1334647A4 (en) 2006-05-03
JP4528245B2 (ja) 2010-08-18
US20050140001A1 (en) 2005-06-30
US7470995B2 (en) 2008-12-30
US7187086B2 (en) 2007-03-06

Similar Documents

Publication Publication Date Title
KR100619583B1 (ko) 집적회로 캐리어 제조방법
US7919872B2 (en) Integrated circuit (IC) carrier assembly with first and second suspension means
US20110226520A1 (en) Integrated circuit carrier assembly
KR100538160B1 (ko) 멀티칩 집적회로 캐리어
AU2004202249B2 (en) Method of mounting an integrated circuit
AU2004203181B2 (en) An integrated circuit assembly
AU2004203187B2 (en) Method of reducing rigidity of a substrate
AU2005200943A1 (en) Integrated Circuit and Carrier Assembly

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110517

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee