KR100477831B1 - 칩형복합전자소자및그의제조방법 - Google Patents

Abstract

본 발명에 따르면, 개선된 내습성을 갖는 칩형 복합 전자 소자의 구조물 및 그의 제조 방법이 제공된다. 한 쌍의 단부 전극이 기판 표면 상의 서로 반대측의 양 단부에 형성된다. 기판 표면상의 이들 양단부 전극들 사이의 위치에 중간 전극이 형성된다. 이 중간 전극은 서로 연속적으로 형성된 하부 전극, 저항기 전극 및 패드 전극을 포함한다. 이 하부 전극과 이들 양단부 전극 중 한 단부 전극 사이를 전기적으로 접속하기 위해 하부 전극 상에 다른 엘리먼트가 형성된다. 다른 단부 전극과 저항기 전극 사이에는 저항 엘리먼트가 형성된다. 다른 엘리먼트, 저항 엘리먼트 및 패드 전극을 덮도록 유리층이 형성된다. 이 유리층의 전면과 각 단부 전극의 일부를 덮도록 합성 수지 보호층이 형성된다.

Description

칩형 복합 전자 소자 및 그의 제조 방법{CHIP COMPOSITE ELECTRONIC COMPONENT AND METHOD OF MANUFACTURING THE SAME}

본 발명은 칩형 절연 기판 상에 형성된 후막(厚膜) 형태의 캐패시터 및 저항기를 갖는 칩형 복합 전자 소자 및 그 제조 방법에 관한 것이다.

이러한 형태의 복합 소자는, 도 11 및 도 12에 도시된 바와 같이, 세라믹 절연 기판(1') 상에 형성된 캐패시터(8') 및 저항기(10')로 구성되어 있다. 즉, 기판(1') 표면 상에는, 그 좌우 양측에 외부 전기적 접속을 위한 단부 전극(2', 3')이 제공된다. 이들 단부 전극(2', 3') 사이에는 캐패시터 하부 전극(4a')과 저항기 전극(4b')이 연속적으로 접속되어 있다. 이 캐패시터 하부 전극(4a')은 자신을 덮는 방식으로 마련된 유전체막(5')을 포함한다. 캐패시터 상부 전극(6')은 그의 한 단부가 한 단부 전극(2')에 전기적으로 접속되도록 유전체막(5') 상에 겹쳐서 마련되어 있다. 이들 엘리먼트들을 제 1 유리층(7')으로 덮음으로써, 후막 캐패시터가 제공된다. 한편, 저항 전극(4b')과 다른쪽의 단부 전극(3')을 저항 엘리먼트(9')가 브릿지하도록 마련되어, 후막의 저항기(10')를 형성한다. 이러한 후막의 캐패시터(8') 및 후막의 저항기(10')는 제 2 유리층(11')이 그 전체를 덮고, 또한, 합성 수지 보호 코팅(12')으로 덮는다. 또한, 기판(1')의 좌우 양 단부면에 측면 전극(13', 14')이 마련되어 있다.

이와 같이 구성된 복합 소자는 다음과 같은 방법에 의해 제조된다.

(1) 우선, 도 13에 도시된 바와 같이, 절연 기판(1') 상에 제각기 단부 전극(2', 3')과, 연속하는 캐패시터 하부 전극(4a'), 저항기 전극(4b') 및 패드 전극(4c')을 형성한다. 그 후, 캐패시터 하부 전극(4a')을 덮도록 유전체막(5')을 형성한다.

(2) 도 14에 도시된 바와 같이, 캐패시터 상부 전극(6')과 이것을 덮는 제 1 유리층(7')을 형성하고, 그 후, 저항 엘리먼트(9')를 형성된다.

(3) 도 15에 도시된 바와 같이, 패드 전극(4c') 영역을 제외하고 제 1 유리층(7')과 저항 엘리먼트(9')를 덮도록 제 2 유리층(11')을 형성한다. 그 후, 전기 공급 프로브(A, B)를 다른쪽 단부 전극(3') 및 패드 전극(4c')과 제각기 접속하여 저항 엘리먼트(9')를 통해 전류를 공급하여 저항 값을 측정하면서, 이 저항 엘리먼트(9')에 대한 사전 결정된 저항 값을 제공하도록, 레이저 빔을 투사함으로써 트리밍 홈(trimming groove)(9a')을 형성한다.

(4) 도 16에 도시된 바와 같이, 기판(1')의 상면의 거의 전체에 합성 수지 보호 코팅(12')을 형성한다. 그 후, 기판(1')의 대향 단부면에 측면 전극(13', 14')을 형성한다.

종래의 복합 소자에서는, 패드 전극(4c') 영역을 제외하고 제 1 유리층(7') 및 저항 엘리먼트(9')를 덮도록 제 2 유리층(11')을 형성한다. 이 상태에서, 트리밍 홈(9a')은, 전기 공급 프로브(A, B)를 다른 단부 전극(3') 및 패드 전극(4c')과 제각기 접촉하여 저항을 측정하면서 저항 엘리먼트(9')의 저항 값을 사전결정된 값으로 트리밍 조정하도록 레이저 빔에 의해 형성되었다. 그 후, 기판(1')의 표면이 합성 수지 보호 코팅(12')으로 코팅된다.

이와 같은 종래의 구조는 유리 코팅 구조에 비해 감소된 비용, 감소된 중량으로 용이하게 이용 가능하도록 합성 수지 보호 코팅(12')을 이용한다. 또한, 외부로부터 복합 소자에 충격이 인가되더라도 이 합성 수지 보호 코팅(12')에 의해 경감된다.

이에 반하여, 저항 값을 트리밍 조정하기 위한 패드 전극(4c')은 합성 수지 보호 코팅(12')에 의해 단독으로 덮여진다. 그러나 복합 소자를 회로 기판 상에 납땜에 의해 탑재할 때 이 합성 수지 보호 코팅(12')이 고온(약 350℃)에 노출되어 손상되면, 이 보호 코팅(12')의 내측으로 수분이 침투하여 패드 전극(4c')과 다른쪽의 단부 전극(3') 사이에 단락 회로를 야기하는 문제점이 종종 발생한다.

본 발명의 목적은, 저항값 조정용 트리밍 홈이 형성된 저항 엘리먼트와, 예를 들면, 캐패시터에 대한 경우와 같은 다른 엘리먼트를 구비하되, 저항 값 조정용 패드 전극부로 수분이 침투하여 전기적 단락 회로를 초래하지 않도록 한 신뢰성 있는 칩형 복합 전자 소자를 제공하는 것이다.

본 발명의 다른 목적은 이러한 칩형 복합 전자 소자를 제조하는 방법을 제공하는 것이다.

본 발명에 따르면, 절연 기판과, 이 기판 표면상의 서로 반대측의 단부 부분에 형성된 한 쌍의 단부 전극과, 기판 표면상의 한 쌍의 단부 전극 사이의 위치에 형성되며, 서로 연속적으로 형성된 하부 전극, 저항기 전극 및 패드 전극을 포함하는 중간 전극과, 이 하부 전극과 한 쌍의 단부 전극 중 한 단부 전극 사이를 전기적으로 접속하기 위해 상기 하부 전극 상에 형성된 다른 엘리먼트와, 상기 한 쌍의 단부 전극 중 다른 단부 전극과 상기 저항기 전극간에 형성된 저항 엘리먼트와, 상기 다른 엘리먼트, 상기 저항 엘리먼트 및 상기 패드 전극을 덮도록 형성된 유리층과, 상기 유리층의 전체 표면과 상기 각 단부 전극의 일부를 덮도록 형성된 합성 수지 보호층을 포함하는 칩형 복합 전자 소자가 제공된다.

이러한 구조에 의하면, 패드 전극이 내열성을 갖도록 유리층으로 덮혀진다. 따라서, 패드 전극은 심지어 납땜과 같은 가열 공정을 포함하는 처리동안에도 충분히 보호됨은 물론, 수분의 침투를 방지하여 신뢰성을 향상시킨다.

바람직하게는, 상기 다른 엘리먼트는 하부 전극과 이 하부 전극 상에 형성된 유전체 막과 상기 한 단부 전극에 접속되도록 유전체막 상에 형성된 상부 전극을 포함하는 캐패시터이며, 이 캐패시터와 유리층 사이에 다른 유리막이 더 마련된다. 이러한 구조물에 의하면, 칩형 복합 전자 소자는 후막의 캐패시터 및 후막의 저항기를 구비하되, 앞서 또 다른 유리막으로 덮혀진 캐패시터는 저항 엘리먼트의 트리밍(저항 값에 대한 조정) 동안에 감염에 노출되지 않는다.

보다 바람직하게는, 저항 엘리먼트 내에 이 저항 엘리먼트의 저항 값을 조정하기 위한 트리밍 홈이 형성되며, 이 트리밍 홈은 다른 단부 전극과 저항기 전극간의 접속 방향에 수직인 방향으로 연장된다.

더욱 바람직하게는, 유리층이 저온 유리 재료로 형성된다. 이렇게 함으로써, 유리층이 일단 조정된 저항기의 저항 값 또는 캐패시터의 캐패시턴스 값에 영향을 주지 않고 약 500℃의 비교적 저온에서 구워질 수 있다.

본 발명에 따르면, 절연 기판 표면상의 서로 반대측의 단부 부분에 한 쌍의 단부 전극을 형성하는 단계와, 이 기판 표면상의 한 쌍의 단부 전극들 사이의 위치에, 연속적으로 형성된 하부 전극, 저항기 전극 및 패드 전극을 포함하도록 중간 전극을 형성하는 단계와, 상기 한 쌍의 단부 전극 중 한 단부 전극과 상기 하부 전극 사이에 전기적으로 접속되도록 다른 엘리먼트를 형성하는 단계와, 상기 한 쌍의 단부 전극 중 다른 단부 전극과 상기 저항기 전극 사이에 저항 엘리먼트를 형성하는 단계와, 프로브를 상기 패드 전극과 상기 다른 단부 전극과 제각기 접촉하여 저항 값을 측정하면서 저항 엘리먼트의 저항 값을 조정하기 위하여 상기 저항 엘리먼트 내에 트리밍 홈을 형성하는 단계와, 상기 다른 엘리먼트, 상기 저항 엘리먼트 및 상기 패드 전극을 덮도록 유리층을 형성하는 단계와, 상기 유리층 전체와 상기 각 단부 전극의 일부을 덮도록 합성 수지 보호층을 형성하는 단계를 포함하는 원-칩(one-chip) 전자 복합 소자를 제조하는 방법이 제공된다.

이러한 방법에 의하면, 패드 전극 또는 그 근방으로 수분이 침투하는 것이 특별히 공정을 증가시키지 않고 간단한 공정으로 방지된다.

바람직하게는, 상기 다른 엘리먼트는 캐패시터가 제공되도록 하부 전극 상에 유전체 막을 형성하고 이 유전체막 상에 상부 전극을 형성함으로써 제공되며, 이 캐패시터는 저항 엘리먼트를 형성하기 전에 또 다른 유리막으로 덮혀진다.

보다 바람직하게는, 유리층은 저온 유리 재료를 도포하여 구움으로써 형성된다.

본 발명의 성질 및 장점에 대한 보다 충분한 이해를 돕기 위하여, 첨부된 도면과 함께 이하에서 상세히 설명한다.

(실시예)

우선 도 2를 참조하면, 본 발명의 일 실시예에 따른 복합 전자 소자 구조물의 단면도가 예시된다. 이 복합 소자는 절연 기판(1)의 양단부 상에 형성된 대향의 단부 전극(2, 3) 사이에 직렬로 제공된 저항기와 캐패시터를 구비한다. 기판(1)상에서, 두 단부 전극(2, 3) 사이의 거의 중간 위치에 중간 전극이 제공된다. 이 중간 전극은 캐패시터 하부 전극(4a), 저항기 전극(4b) 및 패드 전극(4c)을 일체적으로 마련하여 형성한다.

캐패시터는 하부 전극(4a) 이외에도, 이 하부 전극(4a) 위에 형성된 유전체층(5) 및 이 유전체층(5) 위에 겹쳐 형성된 상부 전극(6)을 구비한다. 상부 전극(6)은 한 단부 전극(2)과 연속하여 그에 접속 형성된다. 따라서, 캐패시터는 하부 전극(4a)과 상부 전극(6) 사이에 샌드위치된 유전체층(5) 영역에 의해 규정된다. 이 캐패시터는 유전성 유리 등으로 형성된 제 1 유리 막(7)으로 덮어진다.

저항기는, 예를 들면, 루테늄 산화물로 제조된 저항 엘리먼트(9)로 형성된다. 이 저항 엘리먼트(9)는 다른 단부 전극(3)과 전기적으로 접속된 한 단부와, 캐패시터용 하부 전극(4a)과 연속되는 저항기 전극(4b)과 전기적으로 접속된 다른쪽 단부를 가지며, 이에 의해 저항기와 캐패시터간의 직렬 접속을 제공한다.

이 저항 엘리먼트(9)는 저항 엘리먼트(9)의 저항 값을 적절한 값으로 조정하기 위한 트리밍 홈(9a)을 구비한다. 이 트리밍 홈(9a)은 후술되는 레이저-트리밍 기법에 의해 형성된다. 따라서, 중간 전극은 자신으로부터 연장되는 패드 전극(4c)(도 1에 가장 잘 도시됨)을 갖는다. 이 패드 전극(4c)은 저항 엘리먼트(9)의 저항 값을 측정하는데 있어 다른쪽 단부 전극(3)과 함께 전극으로서 동작하며, 트리밍 홈은 레이저 트리밍에 의해 형성된다.

이들 단부 전극(2, 3)은 제각기 측면 전극(13, 14)을 통해 기판(1)의 하부면으로 연장하여, 예를 들면, 납땜에 의해 복합 소자를 마더 보드(도시 생략)상에 표면-탑재하는 것을 용이하게 한다. 이들 단부 전극(2, 3)은 납땜성(solderability)을 향상시키기 위해, 각각, 내측 Ni 전기 도금층과 외측 땜납 층에 의해 형성된 표면층(도시 생략)을 구비한다.

또한, 캐패시터(8) 및 저항기(10)는 패드 전극(4c)과 함께 통상 제 2 유리층(11)으로 덮혀진다. 이 제 2 유리층(11)은 수분의 침투 방지를 돕는다. 이 제 2 유리층(11)은 저온 유리 재료로 형성되며, 약 500℃로 구워질 수 있다. 또한, 최외측 보호층(12)은 대향의 단부 영역을 제외하고 기판(1)의 거의 전체 표면을 덮도록, 예를 들면, 에폭시 수지로 형성된다.

이러한 구조물에 의하면, 트리밍 홈(9a)을 마련하여, 저항 엘리먼트(9)의 저항 값이 증가된다. 이것은 저항 엘리먼트(9)에 흐르는 전류가 트리밍 홈(9a)에 의해 제한되기 때문이다. 종래에 알려진 바와 같이, 이 트리밍 홈(9a)은 저항 엘리먼트(9) 상으로 입사 레이저 빔을 투사하여 저항 엘리먼트(9)의 일부가 제거되거나 깎여내어짐으로써 형성되어, 저항 엘리먼트의 저항 값을 증가시킬 수 있다. 레이저 트리밍 시에, 레이저 빔의 강도 또는 에너지와 그의 이동 속도가 일정하면, 저항의 증가율은 트리밍 홈(9a)의 길이 및 방향에 대응한다. 트리밍 홈(9a)이 저항 엘리먼트(9)의 길이 방향으로 횡단하는 방향이면, 이 결과 얻어지는 저항 엘리먼트(9)의 저항 값은 현저히 증가하며, 저항 엘리먼트(9)의 방향에 평행한 방향이면, 저항 값의 증가는 비교적 작다. 실제로, 이러한 트리밍 홈은 직사각형으로 형성되며, 예를 들면, 먼저 초기 또는 대략 조정을 위해 저항 엘리먼트(9)의 일측으로부터 내측을 향해 또는 그의 횡단 방향으로 형성된 후 최종 또는 미세 조정을 위해 길이 방향으로 구부러진다.

본 발명의 칩형 복합 전자 소자에서는, 저항 엘리먼트(9)의 트리밍 동안에 이용되는 패드 전극(4c)이 제 2 유리층(11)과 합성 수지 보호 코팅(12)에 의해 이중으로 덮혀진다. 이러한 구조물에서는, 합성 수지 보호 코팅(12)이 복합 소자를 회로 기판 상에 납땜 탑재하는 동안 가해진 열로 인해 손상될 지라도, 이 제 2 유리층(11)으로 인해 수분이 패드 전극(4c) 또는 그의 인접 영역으로 침투하는 것이 방지된다.

제 2 유리층(11)의 형성 시에 저온형의 패스티(pasty) 유리 재료가 이용되면, 이용된 패스티 유리 재료를 비교적 저온에서 구워서 제 2 유리층(11)을 형성할 수 있다. 이와 같이 함으로써, 제 2 유리층(11)의 형성은 일단 트리밍 조정된 저항 엘리먼트의 저항 값은 물론 캐패시터의 캐패시턴스 값에 영향을 주지도 않고 그를 변화시키지도 않는다.

이제부터 본 발명의 칩형 복합 전자 소자를 제조하는 방법이 설명된다.

도 3을 참조하면, 먼저, 한번에 다수의 개별적인 복합 소자를 제조하기 위해 분할 가능한 대형 알루미늄 세라믹 기판이 준비된다. 이 기판은 격자 형태로 형성된 다수의 슬릿을 가지고 있어서, 이후 설명되는 바와 같이 기판이 이 슬릿을 따라 개별적인 부품 또는 단위 영역으로 용이하게 나뉘어지게 된다. 도 3에서는 설명을 간략하게 하기 위하여 단지 하나의 단위 영역만이 도시되었다.

(1) 기판은 우선 그의 상부 및 하부의 주어진 영역에 은과 팔라듐을 함유하는 패스티 재료로 프린트된다. 이 프린트된 기판은, 예를 들면, 대향의 단부 전극(2, 3)은 물론, 캐패시터 하부 전극(4a), 저항기 전극(4b) 및 패드 전극(4c)을 포함하는 중간 전극과 같은 전극을 형성하도록 구워진다.

(2) 이들 전극을 형성한 후, 바륨 티탄산염을 함유하는 패스티 재료가 하부 전극(4a)의 표면 상에 프린트된다. 그리고 나서, 이와 같이 프린트된 기판은 도 4에 도시된 바와 같이, 하부 전극(4a) 위에 겹쳐지는 캐패시터 유전체층(5)을 형성하도록 구워진다.

(3) 그 후, 은 및 팔라듐을 함유하는 패스티 재료가 단부 전극(2)에 브릿지하는 방식으로 유전체층(5) 상에 프린트되며, 도 5에 도시된 바와 같이 캐패시터용 상부 전극(6)을 형성하도록 구워진다. 이와 같이 하여, 캐패시터가 하부 및 상부 전극(4a, 6) 및 그 사이에 샌드위치된 유전체 층(5)에 의해 제공된다.

(4) 캐패시터를 형성한 후, 제 1 유리 막(7)이 프린트 및 구움에 의해 도 6에 도시된 바와 같이 캐패시터를 덮도록 형성된다. 이 제 1 유리막(7)은 2층 구조로서 내측 유전성 유리막과 외측 알루미늄-규산염 유리막으로 형성되며, 이에 의해 두꺼운 막의 캐패시터(8)가 제공된다.

(5) 그 후, 저항 엘리먼트(9)가 루테늄 산화물을 함유하는 패스티 재료를 프린트 및 구움에 의해 다른 단부 전극(3)과 저항기 전극(4b)간을 브릿지하도록 형성되며, 이에 의해 도 7에 도시된 바와 같은 후막의 저항기(10)가 제공된다. 이 저항 엘리먼트(9)는, 예를 들면, 0.85㎜ 길이, 0.5㎜ 폭, 10㎛ 두께를 가질 수도 있다.

(6) 그 후, 저항 엘리먼트(9)는 도 8에 도시된 바와 같이 레이저 트리밍된다. 레이저 트리밍을 수행하기 위하여, 아직 분할되지 않은 기판이 레이저 트리머 상에 위치되며, 이 때 기판의 코너 C가 패드 전극(4c)의 기준 위치로서 카메라에 의해 인식되어 카메라의 영상에 기초하여 데이터 정보를 처리할 수 있도록 위치된다. 레이저 트리밍은 패드 전극(4c)의 코너 C에 근접한 지점 또는 그로부터 특정 양만큼 이격된 지점으로부터 시작된다. 영상이 카메라에 의해 얻어질 때, 패드 전극과 기판간의 광 반사율의 차이로 인해 기판(1)의 밝기에 대해 패드 전극(4c)의 밝기가 더 높고, 밝기에 있어 선명한 콘트라스트가 제공된다. 이에 의해 코너 C를 알아보기가 용이하여 레이저 트리밍을 위한 시작점의 판정을 용이하게 하며, 특히, 분할되지 않은 기판을 통해 제공된 다수의 저항 엘리먼트(9)에 대한 레이저 트리밍의 효율을 향상시킨다.

이 레이저 트리밍은 레이저 빔을 저항 엘리먼트(9)를 횡단하는 방향을 따라 저항 엘리먼트(9)의 길이 방향으로 구부러지는 주어진 지점까지 이동시킴으로써 수행되며, 이에 의해 직사각 형상의 트리밍 홈(9a)이 제공된다. 이러한 레이저 트리밍은 프로브(A, B)를 단부 전극(3) 및 패드 전극(4c)과 제각기 접촉하여 저항 엘리먼트(9)의 저항 값을 측정하는 동안 수행된다. 이 트리밍 홈(9a)의 횡단 방향 부분은 대략 조정, 즉, 저항 값이 목표 값에 도달하기 바로 직전까지 저항 값을 증가시키기 위한 것이며, 길이 방향 부분은 이 목표 값에 도달하도록 미세 조정하기 위한 것이다. 이러한 레이저 트리밍에 의해 저항 엘리먼트는 그의 저항 값을 소망하는 목표 값으로 증가시킴으로써 조정된다.

(7) 도 9를 참조하면, 레이저 트리밍을 수행한 후, 제 2 유리층(11)이, 패스티 저온 유리 재료를 코팅하고 그를 약 500℃로 구움으로써 제 1 유리 막(7)으로 이미 코팅된 캐패시터(8)와 함께 저항기(10) 및 패드 전극(4c)을 덮도록 붕소규산염-리드 유리로 형성된다.

(8) 그 후, 보호층(12)이, 도 10에 도시된 바와 같이, 기판(1)의 대향의 단부 부분의 표면 영역을 제외하고 기판의 전체 표면위로 덮도록 제공된다. 이 보호층(12)을 형성하기 위해 에폭시 수지가 기판(1)의 표면상에 프린트됨으로써 도포된 후 경화된다.

(9) 그리고 나서, 이 기판은 절단기를 사용하여 단부 전극들(2, 3) 사이로 연장되는 각각의 슬릿을 따라 막대 형태의 기판(도시 생략)으로 분할된다. 각각의 막대형 기판은 그의 양 측면에 상부 및 하부 표면상의 연관된 단부 전극(2, 3)간을 브릿지하도록 전기적 전도성 수지가 도포되어 제각기의 단부 전극(2, 3)에 대한 측면부(13, 14)를 제공한다(도 2 참조). 전도성 수지를 경화함으로써 각각의 단부 전극은 단부면을 통해 기판의 하측면으로 연장된다. 그 후, 막대형 기판은 다수의 칩 기판으로 더 분할된다. 이들 분할된 기판은 전기 도금되어 각 단부 전극 위에 전기 도금층이 형성된다. 이 전기 도금층은 바람직하게는 내층 Ni층과 외측 땜납층으로 제공된다. 이와 같이 하여, 본 발명에 따른 칩형 복합 전자 소자가 제공된다.

본 발명의 방법에 따르면, 저항 엘리먼트에 대한 트리밍 조정이 제 2 유리층의 형성 후에 수행되지 않는다. 즉, 제 2 유리층을 형성하기 전에, 전류 공급 프로브를 패드 전극 및 다른쪽 단부 전극과 제각기 접촉시킴으로써 저항 엘리먼트에 대한 트리밍 조정이 수행된 후, 제 2 유리층이 이 패드 전극 및 제 1 유리막을 덮도록 형성된다. 마지막으로, 기판의 표면을 완전히 덮도록 합성 수지 보호 코팅이 형성된다. 그러므로 패드 전극은 제 2 유리층과 보호 코팅에 의해 이중 커버된다. 이와 같은 구조물의 경우에는, 합성 수지 보호 코팅이 회로 보드 상에 복합 소자를 납땜으로 탑재하는 동안의 가열로 인해 손상되더라도 제 2 유리층이 패드 전극 또는 그의 인접 지점으로 수분이 침투하는 것을 효과적으로 방지한다.

이와 같이 하여, 저항 엘리먼트에서의 단락 회로 발생이 방지된, 후막의 캐패시터 및 저항기를 구비하는 칩형 복합 전자 소자가 저가의 제조 비용으로 제공된다. 특히, 제 2 유리층으로 저온 유리 페이스트가 이용되며, 이 페이스트는 일단 트리밍 조정된 저항 엘리먼트의 저항값은 물론 캐패시터의 캐패시턴스 값에 영향을 주지 않고 비교적 저온에서 구워질 수 있다.

이상 실시예에서는, 복합 소자가 저항기 및 캐패시터로 구성되었지만, 본 발명은 이러한 구조물에만 국한되지는 않는다. 대안적으로 하나 이상의 다른 전자 엘리먼트, 예를 들면, 저항기 및 인덕턴스 소자의 조합으로 형성될 수도 있다.

이상 바람직한 실시예가 어느 정도 상세히 설명되었지만, 당 분야에 숙련된 자라면 첨부된 특허 청구 범위에 의해 한정되는 본 발명의 사상 및 범주로부터 벗어나지 않고 어떤 변경도 가능함을 알 수 있을 것이다.

본 발명의 방법에 따르면, 저항 엘리먼트에서의 단락 회로 발생이 방지된 후막의 캐패시터 및 저항기를 구비하는 칩형 복합 전자 소자가 저가의 제조 비용으로 제공된다.

도 1은 본 발명에 따른 칩형 복합 전자 소자의 평면도,

도 2는 도 1에 도시된 칩형 복합 전자 소자의 길이 방향 단면도,

도 3은 절연 기판의 표면상에 형성된 서로 반대측의 양 단부 전극과 중간 전극을 도시하는 평면도,

도 4는 도 3에 도시된 기판상의 중간 전극의 캐패시터 하부 전극 상에 형성된 유전체 막을 도시하는 평면도,

도 5는 도 4에 도시된 기판상의 유전체막 상에 형성된 캐패시터 상부 전극을 도시하는 평면도,

도 6은 도 5에 도시된 캐패시터 상부 전극 위에 형성된 제 1 유리막을 도시하는 평면도,

도 7은 도 6에 도시된 절연 기판 상에 형성된 저항 엘리먼트를 도시하는 평면도,

도 8은 도 7에 도시된 기판상의 저항 엘리먼트에 대한 트리밍 조정을 수행하기 위한 상태를 도시한 평면도,

도 9는 도 8에 도시된 기판상의 절연층 위에 형성된 제 2 유리층을 도시하는 평면도,

도 10은 도 9에 도시된 절연 기판 전체 위에 형성된 보호 코팅을 도시한 평면도,

도 11은 종래의 칩형 복합 전자 소자의 평면도,

도 12는 도 11에 도시된 종래의 칩형 복합 전자 소자의 길이 방향 단면도,

도 13은 종래의 방법에 따라 절연 기판의 표면 상에 형성된 서로 반대측의 양 단부 전극 및 중간 전극을 도시하는 평면도,

도 14는 도 13에 도시된 기판 상에 형성된 캐패시터 상부 전극 및 제 1 유리막을 도시하는 평면도,

도 15는 도 14에 도시된 기판 상에 형성된 제 2 유리층을 도시하는 평면도,

도 16은 도 15에 도시된 제 2 유리층 위에 형성된 합성 수지 보호 코팅을 도시하는 평면도.

도면의 주요 부분에 대한 부호의 설명

1 : 기판 2, 3 : 단부 전극

4a : 하부 전극 4b : 저항기 전극

4c : 패드 전극 5 : 절연층

6 : 상부 전극 7 : 제 1 유리층

8 : 캐패시터 9 : 저항 엘리먼트

9a : 트리밍 홈 10 : 저항기

11 : 제 2 유리층 12 : 보호층

13, 14 : 측면 전극

Claims (7)

1. 칩형 복합 전자 소자에 있어서,

   절연 기판과,

   상기 기판 표면 상의 서로 대향하는 단부에 형성된 한 쌍의 단부 전극과,

   상기 기판 표면의 상기 한 쌍의 단부 전극 사이의 위치에 형성되고, 그 사이에 연속적으로 형성된 하부 전극, 저항기 전극 및 패드 전극을 포함하는 중간 전극과,

   상기 하부 전극과 상기 한 쌍의 단부 전극 중 한쪽의 단부 전극과의 사이를 전기적으로 접속하도록 상기 하부 전극 상에 형성된 다른 엘리먼트와,

   상기 한 쌍의 단부 전극 중 다른쪽의 단부 전극과 상기 저항기 전극 사이에 형성된 저항 엘리먼트와,

   상기 다른 엘리먼트, 상기 저항 엘리먼트 및 상기 패드 전극을 덮도록 형성된 유리층과,

   상기 유리층의 전체 표면과 상기 한 쌍의 단부 전극 각각의 일부를 덮도록 형성된 합성 수지의 보호층

   을 구비하는 칩형 복합 전자 소자.
2. 제 1 항에 있어서,

   상기 다른 엘리먼트는 상기 하부 전극, 상기 하부 전극 상에 형성된 유전체막, 및 상기 한 단부에 접속되도록 상기 유전체막 상에 형성된 상부 전극을 포함하는 캐패시터이며, 상기 캐패시터와 상기 유리층 사이에 또 다른 유리막이 제공되는 칩형 복합 전자 소자.
3. 제 1 항에 있어서,

   상기 저항 엘리먼트의 저항 값을 조정하기 위한 트리밍 홈은 상기 다른쪽의 단부 전극과 상기 저항기 전극 사이를 접속하는 방향에 수직인 방향으로 연장하도록 상기 저항 엘리먼트 내에 형성되는 칩형 복합 전자 소자.
4. 제 1 항에 있어서,

   상기 유리층은 저온 유리 재료로 형성되는 칩형 복합 전자 소자.
5. 칩형 복합 전자 소자를 제조하는 방법에 있어서,

   절연 기판 표면 상의 서로 반대측의 양단부에 한 쌍의 단부 전극을 형성하는 단계와,

   연속 형성된 하부 전극, 저항기 전극 및 패드 전극을 포함하는 중간 전극을 상기 기판 표면 상의 상기 한 쌍의 단부 전극 사이의 위치에 형성하는 단계와,

   상기 한 쌍의 단부 전극 중 하나의 단부 전극과 상기 하부 전극 사이를 전기적으로 접속하도록 다른 엘리먼트를 형성하는 단계와,

   상기 한 쌍의 단부 전극 중 다른 하나의 단부 전극과 상기 저항기 전극 사이에 저항 엘리먼트를 형성하는 단계와,

   프로브를 상기 패드 전극 및 상기 다른 단부 전극과 제각기 접촉시킴으로써 상기 저항 값을 측정하면서 상기 저항 엘리먼트의 상기 저항 값을 조정하기 위해 상기 저항 엘리먼트 내에 트리밍 홈을 형성하는 단계와,

   상기 다른 엘리먼트, 상기 저항 엘리먼트 및 상기 패드 전극을 덮도록 유리층을 형성하는 단계와,

   상기 유리층 전체와 상기 한 쌍의 단부 전극 각각의 일부를 덮도록 합성 수지 보호층을 형성하는 단계

   를 포함하는 칩형 복합 전자 소자 제조 방법.
6. 제 5 항에 있어서,

   상기 다른 엘리먼트는, 캐패시터가 제공되도록 상기 하부 전극상에 유전체막을 형성하고 상기 유전체막 상에 상부 전극을 형성함으로써 제공되며, 상기 캐패시터는 상기 저항 엘리먼트를 형성하기 전에 또 다른 유리층으로 덮여지는 칩형 복합 전자 소자 제조 방법.
7. 제 5 항에 있어서,

   상기 유리층은 저온 유리 재료를 도포하고 구움으로써 형성되는 칩형 복합 전자 소자 제조 방법.

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