KR100473414B1 - 표면실장형 반도체제품을 탑재한 탭 패키지구조 - Google Patents

표면실장형 반도체제품을 탑재한 탭 패키지구조 Download PDF

Info

Publication number
KR100473414B1
KR100473414B1 KR10-2001-0048328A KR20010048328A KR100473414B1 KR 100473414 B1 KR100473414 B1 KR 100473414B1 KR 20010048328 A KR20010048328 A KR 20010048328A KR 100473414 B1 KR100473414 B1 KR 100473414B1
Authority
KR
South Korea
Prior art keywords
package
semiconductor
tab
tape
surface mount
Prior art date
Application number
KR10-2001-0048328A
Other languages
English (en)
Other versions
KR20030014012A (ko
Inventor
오세혁
Original Assignee
스테코 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스테코 주식회사 filed Critical 스테코 주식회사
Priority to KR10-2001-0048328A priority Critical patent/KR100473414B1/ko
Priority to JP2001361619A priority patent/JP2003124601A/ja
Publication of KR20030014012A publication Critical patent/KR20030014012A/ko
Application granted granted Critical
Publication of KR100473414B1 publication Critical patent/KR100473414B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Liquid Crystal (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

액정디스플레이(Display)에 탑재되는 부품중 하나인 구동 드라이버(Driver) 아이.시용 반도체 패키지(Package)를 반도체 아이.시와 회로가 형성된 탭 테이프(Tab Tape)에 조립하고, 탭 테이프상에 소정의 수동소자나 또다른 표면실장형 반도체제품을 실장하여 하나의 복합 티.시.피(TCP; Tape Carrier Package) 패키지 및 시.오.에프(COF; Chip On Film) 패키지를 구현하여 셋트(Set)제품을 단순화하는 패키징구조이다.

Description

표면실장형 반도체제품을 탑재한 탭 패키지구조{SMT MOUNTED TAB PACKAGE STRUCTURE}
본 발명은 탭(TAB; Tape Automated Bonding) 기술을 이용한 반도체 패키지 구조에 관한 것으로, 더욱 상세하게는 패턴(Pattern)이 형성되어 있는 탭 테이프의 인너리드(Inner lead)들을 반도체 아이.시(Integrated Circuit;이하, 'IC'라 칭함)와 열압착으로 접합하고 반도체 IC를 보호하기 위해 열경화 수지로 봉합시킨 후, 실장 공정을 통해 탭 테이프상의 소정의 패턴 곧, 실장소자 랜드패드패턴에 소정의 반도체 패키지류 즉, 수동소자, 큐.에프.피(Q.F.P; Quadratic Flat Package), 에스.오.피(S.O.P; Small Outline Package), 시.에스.피(C.S.P; Chip Scale Package)등의 제품을 실장함으로써, 하나의 복합화된 반도체 패키지를 구현하는 반도체 탭 패키지에 관한 것이다.
도면 8과 같이 종래의 기술을 이용한 탭 패키지는 75㎛ 이상의 두께를 갖는 두꺼운 폴리이미드필름에 소정의 동박(80)을 붙혀 원하는 패턴을 형성하고, 반도체 IC(20)에 형성된 범프(Bump)와 인너리드들을 열압착시켜 접합시키며, 반도체 IC(20)와 인너리드들을 열경화수지로 봉합한 상태로 제품화하여, 도면 7의 도시되어 있는 액정디스플레이(110)과 같은 판넬(Panel)을 접합하는 형태를 구성하고 있다.그러나, 이와 같은 반도체 탭 제품이 하나의 부품으로 사용되는 것은 셋트의 완제품으로 볼 때, 탭 제품의 주변부품들을 다른 공정을 통해 조합하여 하나의 모듈(Module) 제품을 만들어야 하는 번거로움 즉 다공정을 거치거나 셋트가 복잡하게 이루어지게 되는 문제점이 있게 된다.
따라서, 본 발명은 상기한 반도체 IC를 탭 테이프의 인너리드에 접합시키고 여러 공정을 거쳐 단품으로만 패키징하는 종래기술의 문제점을 해결하기 위한 것으로서, 탭 테이프상에 반도체 IC 뿐만 아니라 주변소자 즉, 수동소자나 인버터(Inverter) 등 기타 표면실장형 제품을 탑재시켜 일괄 단품화함으로써, 셋트화시 작업성 및 제조원가를 절감할 수 있는 반도체 탭 패키지를 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 IC에 전극으로 소정의 범프가 형성되어 있고, 반도체 IC와 전기적 회로가 형성된 탭 테이프의 폴리이미드상에 동박의 패턴이 형성된 티.시.피 패키지 또는 시.오.에프 패키지와 같은 반도체 탭 패키지 구조에 있어서, 상기 탭 테이프의 소정부위에 표면실장형 반도체 패키지를 탑재하는 반도체 탭 패키지구조를 제공하는 것을 특징으로 한다.상기 반도체 탭 패키지는 상기 탭 테이프상에 반도체 IC 외에 수동소자나 인버터, SOP, QFP, CSP, BGA 와 같은 표면실장형 제품 또는 플립 패키지 제품을 일괄 탑재하여 하나의 단품으로 구성된다. 상기 표면실장형 제품을 탑재하기 위한 랜드패드패턴이 상기 탭 테이프상에 형성된다. 상기 표면실장형 제품들이 폴리이미드를 중심으로 단면 또는 양면으로 탑재된 구조를 갖는다.상기 반도체 탭 패키지는 복합화된 탭 제품을 액정디스플레이류에 접합시켜 하나의 셋트를 구성하는데 이용된다.이하 본 발명의 바람직한 실시예를 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.도 1은 본 발명의 실시예에 따른 표면실장형 패키지인 표면실장용 COF 패키지구조를 도시한 것이다. 본 발명의 COF 패키지는 전기적 회로선과 주변 소자 및 반도체 IC를 표면실장할 수 있도록 형성된 패턴 등을 구비한 폴리이미드 테이프(10)와, 상기 테이프(10)에 실장된 반도체 IC(20)와, 전체 테이프(10)상에 실장된 수동소자(30)와, 여러가지 유형들로 실장된 반도체 패키지류(40, 50, 60)로 구성되어 있으며, 그리고 입출력이 가능한 입력단자(100)과 출력단자(90)로 구성됨을 특징으로 한다.또한, 본 발명은 이러한 복합화된 탭 패키지가 액정디스플레이 판넬상에 에이.시.에프(ACF; Anisotropic Conductive Film)를 이용하여 하나의 모듈을 이루는 것이 또 하나의 특징으로 볼 수 있다.
본 발명의 COF 패키지는 탭(Tab)조립 공정중에 도 2에 도시된 공정순서로 조립공정을 수행하여 구현할 수 있다.
패키지 조립공정은 폴리이미드 테이프의 인너리드와 반도체 IC를 접합시키는 인너리드 접합(Inner lead bonding), 인너리드에 접합된 반도체 IC를 외부로부터 보호하기 위하여 에폭시수지로 밀봉하는 도포(Potting) 및 경화(Cure), 전기적 테스트, 마킹(Marking), 테이프부착(Tape attach), 인쇄(Screen printing), 칩마운팅(Chip mounting), 리플로우(Reflow), 2차 전기적 테스트, 절단(Singulation) 그리고 포장(Packing) 순으로 조립공정이 이루어지는 것이 대표적이며, 선택적으로 리플로우(Reflow) 공정 후 언더필(Underfill) 그리고 경화(Cure)공정을 수행할 수도 있다.
도 3는 본 발명의 실시예에 따른 COF 패키지의 단면구조를 도시한 것이고, 도 4a 내지 도 4c는 도 2의 COF 패키지에 있어서, 각각의 수동소자 및 표면실장형 패키지 제품을 탑재하기 위한 탭 테이프상에 형성된 랜드패드패턴(Land pad pattern)의 한 예를 도시한 것이다.
본 발명의 COF 패키지의 단면도가 도시된 도 3를 참조하면, 탭 테이프(TAB tape,10)상에 반도체 IC(20)가 접합되는데, 반도체 IC(20)에 이미 전극이 형성된 소정의 범프(Bump,21)를 테이프(10)상의 동박으로 된 연결 와이어 패턴(Wire pattern,80)에 연결되어 있는 인너리드부(81)에 소정의 툴(Tool)을 이용하여 열을 인가하여 열압착시킨다.상기 테이프(10)의 인너리드부(81)와 반도체 IC(20)의 범프가 열압착된 부위와 인접된 부위에서 이미 패턴이 형성된 수동소자의 접합을 위한 랜드패드패턴(82)에 수동소자(30)를 접합시킨다. 이때, 수동소자 랜드패트패턴(82)과 수동소자(30)는 솔더 페이스트(Solder paste)류 (M2)에 의해 접합된다.또한 상기 테이프(10)의 인너리드부(81)와 반도체 IC(20)의 범프가 열압착된 부위와 인접된 부위에서, 각각의 랜드패드패턴(83,84)에 수동소자(30)를 접합시킨 방법과 같이 표면실장소자(50,60), 예를 들면 SOP류, CSP류, BGA(Ball Grid Array)류, QFP류의 패키지 제품을 솔더 페이스트류(M2)에 의해 접합시킨다.도 4a 내지 도 4c는 본 발명의 반도체 탭 패키지에 있어서 각각의 수동소자 및 표면실장형 패키지제품들을 탑재하기 위한, 탭 테이프 패턴상에 형성된 랜드패드패턴에 대한 실시예를 나타낸 것이다.
도 4a는 SOP류의 표면실장소자(60)를 실장하기 위한 랜드패드패턴의 예로서, 다수의 랜드패드패턴(83)이 형성되어있고, 이 랜드패드패턴(83)에 동선패턴(83A)이 연결되어 있다. 도면중 부호 "W"는 SOP류 표면실장소자의 리드 안쪽길이와 일치하도록 되어 있다. 도 4b는 CSP나 BGA와 같이 접속단자가 볼(Ball)단자로 형성되어 있는 표면실장소자(50)의 랜드패드패턴의 예로서, 표면실장소자의 볼의 수 및 볼의 간격(Px,Py)과 일치하는 다수의 랜드패드패턴(84)과 전기회로동선(84A)이 구비되어 있다. 도 4c는 수동소자(30)의 랜드패드패턴의 예로서, 다수의 랜드패드패턴(82)과 동선패턴(82A)이 구비되어 있다.
도면 5a 내지 도 5d는 본 발명의 실시예에 따른 탭 테이프에 수동소자 및 표면실장형 패키지제품들을 탑재하는 공정순서를 나타낸 도면이다. 먼저, 도 5a와 같이 소정의 탭조립 공정을 실시하는데 즉, 반도체 IC(20)의 범프(21)와 탭 테이프(10)의 인너리드(81)를 열압착시켜 접합하고 이를 열경화수지(22)로 도포하고 경화한다. 이때, 탭 테이프(10)는 영역(A)에 수동소자와의 접합을 위한 수동소자용 랜드패드패턴(82)과, 영역(B)에 SOP류 또는 QSP류의 표면실장소자(60)와의 접합을 위한 랜드패드패턴(83)과, 영역(C)에 BGA류 또는 CSP류와 같은 표면실장소자(50)와의 접합을 위한 랜드패드패턴(84)을 구비한다. 이때, 각각의 수동소자용 랜드패드패턴(82)과, 표면실장소자용 랜드패드패턴(83), (84)은 탭 테이프(10)상에 반도체 IC(20)와 동일한 방향으로 형성된다. 상기 탭 테이프(10)상에 반도체 IC(20)를 접착시킨 후 솔더 레지스트(Solder resist,M0)를 도포한다.이어서, 도 5b와 같이, 상기 탭 테이프(10)의 실장하고자 하는 부위 즉, 수동소자용 랜드패드패턴(82)과 표면실장소자용 랜드패드패턴(83,84)이 반도체 IC(20)와 같은 방향으로 장비(도시되지 않음)에 셋팅되어진 상태에서, 각각의 랜드패드패턴(82,83,84)에 알맞게 홀(M4)이 제작된 스크린 마스크(Screen mask,M3)를 일정간격으로 유지한 채 스퀴즈(M1)가 솔더크림(M2)을 밀고 나가면서 각각의 랜드패드패턴(82,83,84)에 솔더크림(M2)을 프린팅(Printing)하게 된다.다음, 도 5c와 같이, 프린팅된 솔더 크림(M2)위에 소정의 마운터(Mounter) 장비(도시하지 않음)의 픽업(Pick-up) 헤드(Head)부(M5)로 수동소자(30)와 표면실장형 패키지 제품들(50,60)을 각각의 랜드패드패턴(82,83,84)에 맞게 올려놓는다.최종적으로, 도 5d와 같이 각각의 랜드패드패턴(82,83,84)에 해당하는 수동소자(30) 및 표면실장형 패키지 제품들(50,60)이 놓여진 상태에서 탭 테이프(10)는 리플로우(Reflow,M6)로 켐베이어(M7)를 타고 들어가 열에 의해 접합하게 된다.
상기 설명한 실시예에서는, 탭 테이프(10)상에 동박패턴이 1층(Layer)으로 형성되어 탭 테이프(10)상에 수동소자 및 표면실장형 패키지들을 반도체 IC의 방향과 동일한 방향으로 접합시키는 기술에 대하여 설명하였으나, 다른 실시예로서 도 6과 같이 탭 테이프(10)의 양면에 동박이 형성되어 있는 경우에는, 각각 서로 다른 방향으로 탭 테이프(10)상에 수동소자(30)나 표면실장형 패키지제품(50,60)을 탑재할 수도 있다.
이러한 복합화된 탭패키지 제품은 도 7에서와 같이, 액정디스플레이(판넬)에 원하는 기능을 부여하기 위해 액정디스플레이부의 접합부(120)와 도 1, 2, 3, 4, 5, 6에 도시된 탭 패키지의 출력단자부(90)를 에이.시.에프를 이용하여 서로 접합시켜 하나의 액정디스플레이 모듈 제품이 형성하게 되는 것이다.
이상에서 설명한 바와 같이, 본 발명의 탭 테이프 패키지는 탭패키지 조립공정에서 주변에 필요한 수동소자 및 기능을 요구하는 반도체 제품들을 일괄하여 탭 테이프에 실장함으로써, 하나의 복합제품을 만들 수 있어 공정작업시간을 단축할 수 있으며, 셋트업체에서 이루어졌던 수동소자 조립이나 세트부품의 단순작업 또는 부품을 소형화할 수 있는 큰 특징적인 효과를 얻을 수 있다.
도 1은 본 발명의 대표적인 도면으로써 표면실장형 패키지인 표면실장용 시.오.에프 패키지 형태도,
도 2는 본 발명의 패키지조립 공정순서도,
도 3은 본 발명의 실시예에 따른 시.오.에프 패키지의 단면구조도,
도 4a 내지 도 4c는 본 발명의 실시예에 따른 패키지에 있어서, 탭 테이프에 형성한 랜드패드(land pad)의 실시예,
도 5a 내지 도 5d는 본 발명의 실시예에 따른 패키지의 세부 조립공정도,
도 6은 본 발명의 다른 실시예에 따른 양면 표면실장형태를 나타낸 도면,
도 7은 본 발명의 반도체 패키지와 조합된 액정디스플레이의 구성도,
도 8은 종래기술을 이용한 탭 제품의 구성도이다.
삭제
〈도면의 주요부분에 대한 부호의 설명〉
10 : 폴리이미드 테이프 20 : 반도체 아이.시
30 : 수동소자 40 : 표면실장소자 A50 : 표면실장소자 B 60 : 표면실장소자 C
70 : 인버터 80 : 연결와이어 패턴
90 : 출력단자부 100 : 입력단자부
110 : 액정디스플레이(판넬) 120 : 접합부

Claims (5)

  1. 탭 테이프의 폴리이미드 상에 반도체 아이. 시와, 수동소자와, 표면실장형 반도체 패키지가 탑재되어 하나의 복합화된 탭제품으로 구성되는 반도체 탭 패키지에 있어서,
    상기 탭 테이프에는 상기 수동소자와, 표면실장형 반도체 패키지를 탑재하기 위한 랜드패드패턴이 형성된 것을 특징으로 하는 반도체 탭 패키지 구조.
  2. 제 1항에 있어서, 상기 수동소자와 표면실장형 반도체 패키지는 표면실장형 제품들이 폴리이미드를 중심으로 양면에 탑재된 구조를 갖는 것을 특징으로 하는 반도체 탭 패키지구조.
  3. 삭제
  4. 삭제
  5. 삭제
KR10-2001-0048328A 2001-08-10 2001-08-10 표면실장형 반도체제품을 탑재한 탭 패키지구조 KR100473414B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2001-0048328A KR100473414B1 (ko) 2001-08-10 2001-08-10 표면실장형 반도체제품을 탑재한 탭 패키지구조
JP2001361619A JP2003124601A (ja) 2001-08-10 2001-11-27 表面実装型半導体製品を搭載したタブパッケージ構造

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0048328A KR100473414B1 (ko) 2001-08-10 2001-08-10 표면실장형 반도체제품을 탑재한 탭 패키지구조

Publications (2)

Publication Number Publication Date
KR20030014012A KR20030014012A (ko) 2003-02-15
KR100473414B1 true KR100473414B1 (ko) 2005-03-09

Family

ID=19713087

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0048328A KR100473414B1 (ko) 2001-08-10 2001-08-10 표면실장형 반도체제품을 탑재한 탭 패키지구조

Country Status (2)

Country Link
JP (1) JP2003124601A (ko)
KR (1) KR100473414B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11304293B2 (en) 2019-07-29 2022-04-12 Samsung Display Co., Ltd. Display apparatus

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7377032B2 (en) 2003-11-21 2008-05-27 Mitsui Mining & Smelting Co., Ltd. Process for producing a printed wiring board for mounting electronic components

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62222644A (ja) * 1986-03-24 1987-09-30 Nec Corp テ−プキヤリヤ
JPH0393259A (ja) * 1989-09-06 1991-04-18 Shinko Electric Ind Co Ltd 半導体装置
JPH03154357A (ja) * 1989-11-13 1991-07-02 Toshiba Corp Ｔａｂ用キャリアテープ及びその製造方法
KR20000017549A (ko) * 1998-08-27 2000-03-25 마찌다 가쯔히꼬 테이프 캐리어 패키지
KR20020095053A (ko) * 2001-06-11 2002-12-20 페어차일드코리아반도체 주식회사 열방출 능력이 개선된 전력용 모듈 패키지 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62222644A (ja) * 1986-03-24 1987-09-30 Nec Corp テ−プキヤリヤ
JPH0393259A (ja) * 1989-09-06 1991-04-18 Shinko Electric Ind Co Ltd 半導体装置
JPH03154357A (ja) * 1989-11-13 1991-07-02 Toshiba Corp Ｔａｂ用キャリアテープ及びその製造方法
KR20000017549A (ko) * 1998-08-27 2000-03-25 마찌다 가쯔히꼬 테이프 캐리어 패키지
KR20020095053A (ko) * 2001-06-11 2002-12-20 페어차일드코리아반도체 주식회사 열방출 능력이 개선된 전력용 모듈 패키지 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11304293B2 (en) 2019-07-29 2022-04-12 Samsung Display Co., Ltd. Display apparatus

Also Published As

Publication number Publication date
JP2003124601A (ja) 2003-04-25
KR20030014012A (ko) 2003-02-15

Similar Documents

Publication Publication Date Title
KR100459970B1 (ko) 반도체 장치 및 그 제조 방법과, 회로기판 및 전자기기
JP5226087B2 (ja) 基板を介してヒートスプレッダ及び補強材を接地する方法、装置及びフリップチップパッケージ
KR100600683B1 (ko) 반도체 장치 및 그 제조 방법
KR100231276B1 (ko) 반도체패키지의 구조 및 제조방법
JP2595909B2 (ja) 半導体装置
JP2949490B2 (ja) 半導体パッケージの製造方法
JPH11204720A (ja) 半導体装置及びその製造方法
KR19990082715A (ko) 반도체장치
JPH0997856A (ja) 半導体装置
JP3565090B2 (ja) 半導体装置の製造方法
US6326233B1 (en) Semiconductor device, method of fabricating the same and electronic apparatus
US7169643B1 (en) Semiconductor device, method of fabricating the same, circuit board, and electronic apparatus
KR100372466B1 (ko) 반도체 장치 및 그 제조 방법, 필름 캐리어 테이프, 회로 기판및 전자 기기ㅠ
KR100473414B1 (ko) 표면실장형 반도체제품을 탑재한 탭 패키지구조
JP4038021B2 (ja) 半導体装置の製造方法
JP2944586B2 (ja) Ｂｇａ型半導体装置及びその製造方法
JP3623641B2 (ja) 半導体装置
US6645794B2 (en) Method of manufacturing a semiconductor device by monolithically forming a sealing resin for sealing a chip and a reinforcing frame by transfer molding
JP3019043B2 (ja) 半導体装置の製造方法
JP2008311347A (ja) 半導体モジュール及びその製造方法
KR100246848B1 (ko) 랜드 그리드 어레이 및 이를 채용한 반도체 패키지
KR20020028473A (ko) 적층 패키지
KR100475338B1 (ko) 와이어본더를이용한칩스케일패키지및제조방법
JP2000091378A (ja) 半導体装置およびその製造方法ならびにフィルムキャリア
JPH0311747A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100216

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee