KR100446117B1 - 금속 구조체 및 내화성 엘리먼트 장벽 형성 방법 - Google Patents

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Abstract

본 발명에서는 저항으로도 동작할 수 있는 내화성 라이너(a refractory liner)(114b,114d)를 포함하는 반도체 내부식성 금속 퓨즈 라인(a semiconductor resistant metal fuse corrosion line)(114c)의 구조 및 방법이 공지된다. 제조는 대머신 프로세스(damascene process)를 이용하여 제조된다. 금속 구조물은 제 1 층 및 제 2 층을 포함하는 제 1 부분을 포함하는 반도체 기판상에 형성될 수 있는데, 제 1 층은 제 2 층보다 높은 저항을 가지며, 제 2 층은 제 1 부분내의 제 1 층과 컨택트를 이루는 수평 및 수직 표면을 가지며, 제 2 부분은 제 1 부분에 결합되고, 제 2 부분은 제 1 층을 포함하고, 제 1 층은 제 2 부분내의 제 2 층의 수평 및 수직 표면과 컨택트를 이루지 않는다. 금속 구조물은 내부식성 퓨즈(a corrosion resistance fuse)로 이용될 수 있다. 금속 구조물은 저항 소자로도 이용될 수 있다.

Description

금속 구조체 및 내화성 엘리먼트 장벽 형성 방법{POST-FUSE BLOW CORROSION PREVENTION STRUCTURE FOR COPPER FUSES}
퓨즈는 기능의 리던던시(redundancy), 전기적 칩 식별(electrical chip identification) 및 커스텀화(customization of function)를 제공하기 위해 반도체 칩내에 사용될 수 있다. 세 개(또는 그 이상)의 배선층(layers of wiring)을 가지는 설계를 위하여, 퓨즈는 통상적으로 배선층 중 하나, 예를 들면 "최종 금속(last metal)"(LM) 또는 "최종 금속 마이너스 1"(LM-1) 배선층과 같은 세그먼트(segment)로부터 형성된다. 퓨징(fusing), 즉 금속 퓨즈 라인의 부분의 제거는 금속 퓨즈 라인 부분의 적외선(infra-red)(IR) 레이저로부터의 짧고 높은 강도 펄스의 "광(light)"에의 노출에 의해서 이루어진다. 금속 라인은 에너지를 흡수하여 용융되어 팽창하여, 그 위에 놓인 패시베이션 층을 단절시킨다. 용융된 금속은 그런 다음 끓거나 산화물 환경으로부터 증발되어, 라인 연속성을 붕괴시켜 높은 전기적 저항을 야기한다. 이러한 레이저 제거 프로세스에 의해서 노출된 금속은 부식하여 바람직하지 않은 퓨즈 링크의 재연결을 야기할 수 있다.
반도체 집적 회로는 본체의 표면상에 놓여진 다수의 배선층에 의해서 원하는 회로 구성에 결합된 활성 영역을 가지는 반도체 물질의 본체 내에 형성된다.
회로의 제조에 있어서, 배선층은 증착되고, 규정되며, 일련의 잘 알려진 포토리소그래피(photolithography) 및 금속 에칭 단계를 통하여 도전성 비아(via)에 의해 상호접속된다. 이러한 배선 레벨은 각기 패시베이션 층(a passivation layer)으로 알려진 투명 보호 물질(a glassy protective material)의 층으로 피복될 수 있는데, 이는 각각의 배선층을 보호하고 절연한다. 이러한 다중 층을 가지는 집적 회로의 생성은 반도체 기술 분야에 잘 알려져 있다.
예를 들면 CMOS 로직 회로와 같은 몇몇 회로에서는, 회로 내에 설계된 퓨즈는 종종 최상부 배선층의 정규 어레이(regular array) 내에, 다른 배선이 퓨즈 바로 위에 위치하지 않는 위치에 형성된다. 이러한 어레이 내에서, 퓨즈는 종종 평행한 열로 배열되며, 가능한한 가까이 위치한다. 이러한 퓨즈 중 선택된 하나를 개방함(opening)으로써 회로의 로직 소자는 상이한 조합으로 배열되어 상이한 로직 기능을 수행할 수 있다.
이들 퓨즈(fuses)는 퓨즈를 형성하는 금속을 과열시키고 증발시키기 위해 충분한 크기, 시간 및 전력의 레이저 펄스(laser pulse)를 인가함으로써 전형적으로 개방(open)된다. 이러한 퓨즈의 과열과 증발은 상부 투명 보호층(overlying glassy protective layer)의 일부를 부숴서 날려버려, 그 보호층 내에 분화구 모양의 구덩이를 만들게 된다. 보호층이 파열될 때, 크랙(cracks)은 바깥쪽으로 퍼져서 인접 소자의 파괴(breakage) 및 노출(uncovering)과 같은 해를 입힌다. 인접 소자의 이러한 노출은 후속하여 회로의 부식(corrosion)과 때이른 고장을 야기할 수 있다.
0.25㎛ 이하의 상보형 금속 산화물 반도체(CMOS, complementary metal oxide semiconductor) 라인 후단(BEOL, back end of line)과 같은 차세대 집적 회로에서 구리 배선(copper wiring)이 BEOL 저항 캐패시터(RC) 지연 성능 요건을 충족시키기 위해 사용되는 것은 바람직하다. 예를 들어 섭씨 85°의 온도에서 전기적 바이어스 스트레싱(stressing)을 갖는 85%의 상대 습도의 조건과 같은 구리 퓨즈의 스트레싱 동안, 구리 퓨즈는 부식할 수 있다. 만일 탄탈 질화물/탄탈(TaN/Ta, Tantalum Nitride/Tantalum) 라이너(liner)가 부식 차단부로서 작용하지 못한다면 이런 부식은 다수의 비아 레벨을 통해 연장될 수 있다. 이 부식의 부산물은 끊어진 퓨즈를 완전히 덮을 수 있고, 이는 끊어진 퓨즈(blown fuse)사이에서 바람직하지 못한 저항성 누설 경로를 만들 수 있다. 이런 결함을 줄이고 제거하는 공지된 방법은 알루미늄 배선을 사용하는 것과 퓨즈가 끊긴 후에 구리 퓨즈를 패시베이션(passivation)하는 것을 포함한다. 그러나, 알루미늄 배선 레벨을 부가하는 것은 그 장치의 전기적 성능을 감소시키고, 퓨즈가 끊긴 후에 패시베이션층을 부가하는 것은 비용과 복잡성을 증가시킨다. 노출된 구리 배선의 부식을 줄이고 이를 제거하기 위한 개선된 방법이 요구된다.
독자는 아래와 같은 퓨즈와 관련된 특허를 참조할 수 있다.
"개선된 상호접속을 갖는 가용성의 링크(Fusible Links with Improved Interconnection Structure)," 미국 특허 제 5,760,674 호,
"어레이 퓨즈 손상 보호 장치와 제조 방법(Array Fuse Damage Protection Device and Fabrication Nethode)," 리차드 에이. 질모어(Richard A. Gilmour) 등의 미국 특허 제 5,420,455 호,
"평면 구리 야금을 위한 통합 패드와 퓨즈 구조(Integrated Pad Fuse Structure For Planar Copper Metallurgy)," 윌리엄 티. 모트시프(William T. Motsiff) 등의 미국 특허 제 5,731,624 호,
"다중 층의 얇은 막 구조를 만드는 방법(Meyhod of making a multilayer thin film structure)," 케네스 챙(Kenneth Chang) 등의 미국 특허 제 5,266,446 호.
독자는 또한 몇몇 논문과 몇몇 공지된 특허 문서와 특허에서 참조할 수 있다.
익명, "폭넓은 퓨즈 물질 선택을 위한 퓨즈 구조(Fuse Structure for Wide Fuse Materials Choice)," IBM 기술공개 공보 제 32 권 제 3A 호 438-439 페이지, 1989년 8월,
익명, "메모리 배열과 지원 회로를 위한 최적의 금속 라인 구조(Optimum Metal Line Structure For Memory Array and Support Circuits), " IBM 기술공개 공보 제 30 권 제 12 호, 218-219 페이지, 1988년 5월,
익명, "두 포토 마스킹 단계에 세 세트의 패턴 정보를 포함시키는방법(Method to Incorporate Three Sets of Pattern Information in Two Photo-Masking Steps,)" IBM 기술공개 공보 제 32권 제 8A 호 170-171페이지 ,1990년 1월,
"얇은 막 내에 알파 탄탈을 만드는 구조와 방법(Structure and Method of Making Alpha-Ta in Thin Films)", 이. 지. 콜갠(E.G.Colgan) 등의 미국 특허 출원 제 5,281,485,
씨. 캐브럴(C. Cabral) 등의 유럽 공개 공보 제 EP 751566 A2 호, "전기적 접속을 위한 얇은 막 금속 장벽(A Thin-Film Metal Barrier for Electronic Connections)",
씨. 케이 휴(C. -K. Hu) 등, "구리에 대한 확산 장벽 연구(Diffusion Barrier Studies for Cu)," 181-187 페이지, Proc. V-MIC, 1986년,
씨. 케이 휴(C. -K. Hu) 등, "VLSI 회로를 위한 구리-폴리마이드 배선 기술(Copper-Polymide Wiring Technology for VLSI Circuits)," 369-373 페이지, Proc. 물질 연구회. 1990년 및
디. 에델스테인(D. Edelstein) 등, "0.25㎛ 이하의 CMOS ULSI 기술에서의 충진된 구리 배선(Full copper Wiring in sub-0.25㎛ CMOS ULSI Technology)", 773-776페이지, Tech. Dig. IEEE Int. Electr. Dev. Mtg. 1997. 그 내용은 본 명세서에서 참조로 인용된다.
저항 소자는 주변 회로와 내부 회로를 위해 중요하다. 저항 소자는 내부의 회로, 예를 들면 전압 조정기(voltage regulator), 레퍼런스 바이어스 회로(reference bias circuit), 기타 다른 응용들에서 사용될 수 있다. 저항 소자는 임피던스 정합(impedance matching), 노이즈/링백 제동(noise/ring-back dampening), 저항 밸러스팅(register ballasting), 과전압 제동(overvoltage dampening) 그리고 기타 다른 응용을 위한 수신기 및 드라이버내의 주변 회로에서 사용될 수 있다. 정전기 방전(ESD, electrostatic discharge) 네트워크에서, 저항은 n형 전계 효과 트랜지스터(NFETs, n-type field effect transistors)가 연결된 저항 캐패시터(RC)에서 사용될 수 있으며, 저항 안정과 기타 다른 다수의 응용들을 위해 금속 산화물 반도체 FET(MOSFETs)에 통합된다.
저항으로 사용되는 많은 물질은 기능적 상황에서는 적절하나 ESD 강건 또는 정밀 선형 응용에서는 부적절하다. 확산 저항은 보통 회로 응용에 이용되나 많은 단점을 가질 수 있다. 폴리실리콘 박막 저항과 확산 주입 저항(diffused implanted resistors)은 고전압과 고전류 상황에서 많이 고려될 수 있다. N-웰, n-확산부, 매립 저항(BR)은 많은 회로 응용에 사용될 수 있다. 폴리실리콘 저항은 또한 신뢰성 문제를 가질 수 있다. 폴리실리콘 저항은 고전압 스트레스에서 "스파게티 효과(spaghetti effect)"를 나타낼 수 있다. 고전압 스트레스 하에서 폴리실리콘 저항은 회로와 ESD 응용의 오기능을 일으키는 저항 값 변화를 가져올 수 있다.
N-웰, n-확산부, 매립 저항(BR)은 많은 회로 응용에서 사용될 수 있다. 확산 저항은 회로에 별도 캐패시턴스를 추가할 수 있다. 이 별도 캐패시턴스는 수신기 성능과 발진기 캐패스턴스 부하에 이롭지 않다. 아날로그 , 무선 주파수 CMOS, 고성능 응용에 있어서, 캐패스턴스가 고려 대상이 될 수 있다. 또한 확산 저항은 링백 현상(ring-back)과 언더슈트 현상(undershoot)과 래치업(latchup) 현상에도 고려 대상이 될 수 있다. "임계 제동"이 필요한 고체 상태 트랜지스터 로직(SSTL) 회로 응용에서, 예를 들면 입력/출력 (I/O) 회로에서, 확산 성분은 이 확산 성분이 네거티브 언더슈트에서 일반적으로 통용될 때 링백 현상에 해로울 수 있다. 또한 N-웰, n-확산부 및 매립 저항은 원치않는 ESD와 기능적 기생 소자를 만들 수 있는 기생 npn 구조물을 형성할 수 있다. 결과적으로 그라운드 룰(ground rule)이 이들 기생 소자를 처리하도록 확장될 수 있다. 저항 소자는 물리 구조물과 요구된 그라운드 룰 공간간의 I/O 회로 영역의 많은 부분이 될 수 있다. 확산 저항은 또한 충전 소자 모델(CDM)도 관심 대상일 수 있다. 예를 들어 CDM 테스트 모드에서 확산 저항은 적극적으로 개입하여 원치않는 기생 소자를 만든다.
그렇다면 낮은 캐패시턴스, 높은 저항, 전압과 온도에 대한 높은 선형성을 가지며 물리적으로 작으며 높은 용융온도를 갖는 저항이 필요하다. 또한 기판의 실리콘 표면과 상호 작용하지 않는 향상된 저항이 필요하다. 전압 스트레싱, 전기적 과스트레스(EOS), 정전기 방전(ESD) 현상에 민감하지 않을 필요가 있는 응용에도, 저항 소자가 사용될 수 있는 것이 바람직하다.
발명의 개요
하부층 및 상부층을 포함하는 제 1 부분을 포함하고, 하부층은 상부층보다 높은 전기 저항성을 가지며, 상부층은 제 1 부분에서 하부층과 접촉하는 수평 및 수직 표면을 가지며, 제 1 부분과 접속된 제 2 부분을 포함하고, 제 2 부분이 제 2 부분에서 상부층의 수평 및 수직 표면과 접촉하지 않는 하부층에 의해 이루워지는 반도체 기판 위에 형성된 금속 구조물이 제공된다. 금속 구조물은 내부식성 퓨즈(a corrosion resistant fuse)로 사용될 수 있다. 금속 구조물은 또한 저항성 소자로도 사용될 수 있다.
본 발명은 리소그래픽 패터닝 단계, 에칭 단계, (저항으로 기능할 수 있는) 내화성 라이너의 증착 단계, 최종 금속(LM) 배선 레벨 및 퓨즈를 대머신하기 위한 구리 증착과 화학 기계적 폴리싱(CMP) 단계, 퓨즈 위에 하나 이상의 개구(opening)를 리소그래피 패터닝하는 단계, 구리에 대해 선택적이나 라이너를 어택(attack)하지 않는 에칭제, 예를 들어 수성 암모늄 펄슐페이트와 황산과 수소 과산화물과 물 등을 이용하여 노출된 구리를 제거하는 단계, 레지스트를 제거하고 최종 패시베이션막을 증착하는 단계, 최종 패시베이션막에 단자 금속 컨택트 홀을 규정하는 단계, 전기적 테스팅과 퓨즈의 레이저 소거 단계로서 처리를 완료하는 단계를 포함하되, 상기 퓨즈는 라이너의 세그먼트 및 구리 LM 라인의 세그먼트 중 적어도 하나로 구성되어 있고, 상기 구리 LM 라인의 세그먼트는 "라이너 만의(liner only)" 구조에 의해 적어도 한 측면 상에서 분리되어 있다.
본 발명은, 예를들어 TaN/Ta와 같은 완전 패시베이션된 내부식성 및 내화성 물질의 링크에 의해 레이저 소거 영역이 구리 회로의 나머지와 분리되는 장점이 있다. 본 발명의 일 실시예에 있어서, 퓨즈는 TaN/Ta 링크 부분일 수 있으며, 다른 실시예에 있어서, 퓨즈는 TaN/Ta 링크에 인접한 적당한 크기의 TaN/Ta/Cu 라인 부분일 수 있다. 본 발명의 구조는 소거 영역의 칩 배선(chip wiring) 또는 브리징(bridging)으로의 소거 퓨즈 관련 부식의 확산 가능성을 본질적으로 없앤다.
본 발명은, 예를들어, TaN/Ta 링크들과 같은 완전 패시베이션된 내부식성 및 내화성 물질이 저항으로 이용될 수 있다. 저항 구조는 낮은 커패시턴스, 높은 저항성, 및 온도 및 전압에 대한 높은 선형성을 가지며, 물리적으로 작고, 높은 용융 온도를 가진다.
내화성 금속에 의해 제공된, 높은 용융 온도를 가진 라인 후단 저항(BEOL 저항 : Back End Of Line resistor)을 가짐으로서, 본 발명은 정전기 방전(ESD : Electrostatic Discharge) 보호를 제공한다.
상호접속부의 고장에 대한 파워(Pf/A)(power to failure)는, 아래의 테이블 1에 나타난 바와 같이, 열전도도(K)와 열 용량(Cp) 및 질량 밀도(ρ)의 제곱근을 상호접속부의 용융 온도(Tmelting)와 곱하고, 이를 다시 펄스 폭(τ1/2)으로 나눈값에 비례한다. 보다 높은 용융 온도를 가진 물질(즉, 배선)은 과전압 및 과전류 보호와 ESD 현상에 보다 강하다.
테이블 1
감지 회로와 직렬로 이루어진 저항들을 가짐으로서, 반도체 칩에 있어서 주변 회로의 과전압을 방지할 수 있는 장점이 있다.
본 발명은 패드들과 ESD 소자 사이에 배치된 저항 구조이다. 또한, 이 소자는 물리적으로 퓨즈일 수 있다.
본 발명의 특징은 전압 스트레스, 전기적 과스트레스(EOS : Electrical OverStress) 및 정전기 방전(ESD) 현상에 민감하지 않기를 바라는 응용을 위한 구조, 방법 및 회로 응용을 제공한다.
본 발명의 저항 소자에 대한 다른 특징은 혼합된 전압과, 아날로그/디지탈 및 혼합된 신호 응용에 이용할 수 있다는 것이다.
BEOL 저항을 이용할 경우, 본 발명의 저항 소자에 대한 또 다른 특징은, 저항이 낮은 커패시턴스를 가진다는 것이며, 그에 따라 그것이 낮은 커패시턴스 물질 또는 실리콘 이산화물인 경우, 실리콘계 저항 구조보다 매우 낮은 커패시턴스를 가진다는 것이다.
따라서, 본 발명의 다른 특징은 상호접속 및 저항을 이용한다는 것이다.
저항의 다른 특징은 상호접속 온도가 증가하고, 저항이 증가함(예를들어, R(T) = R0(1+αT))에 따라 고전류에서 밸러스팅(ballasting)을 증가시킨다는 것이다. Ta, 특히 α-Ta의 다른 장점은, 예를 들어 50ohm 저항들과 같은 적당한 크기의 저항들이 형성될 수 있다는 것이다.
전형적으로 저항은 임피던스 매칭 및 저항 밸러스팅에 이용될 수 있다. 저항 밸러스팅 개념은 다중-핑거 소자를 가지고, 그것을 다수의 소자로 나누고(digitate), 저항을 병렬로 배열한다는 것이다. 본 발명은, 저항들이 병렬로 배치되는 경우, 서브셀 중 하나에 대한 전기적 과부하를 방지하기 위해 매우 높은 값의 저항을 배치하도록 하는 다중-소자 셀에 저항 밸러스팅을 제공한다.
본 발명의 저항 소자의 특징은 고주파 응용에 관련하여 매우 낮은스킨(skin) 효과를 가진다는 것이다.
본 발명의 다른 특징은 고장에 대해 높은 임계 전류 밀도(a high critical current-density-to-failure(Jcrit))를 가지는 저항 소자를 제공한다는 것이다.
저항 구조를 형성하는 방법은 대머신 프로세스를 포함할 수 있다. 저항은 대머신 구조체가 형성되는 방법과 부합한다. 예를 들면, 트러프(trough)와 후속하여 내화성 금속 증착을 사용하여 구리 내에 대머신 구조가 형성된다. 본 발명의 실시예는 단일의 대머신 프로세스를 이용하여 저항 소자를 형성한다. 다른 실시예는 저항이 트러프를 포함하는 단일의 대머신 프로세스를 포함한다. 다른 실시예는 저항이 트러프, 텅스텐(W) 컨택트, W 막 트러프를 포함하는 단일의 대머신 프로세스를 포함한다. 본 발명의 실시예는 이중 대머신 프로세스를 이용하여 저항 소자를 형성한다. 다른 실시예는 저항이 트러프 및 비아를 포함하는 이중 대머신 프로세스를 포함한다. 다른 실시예는 저항이 트러프, 비아 및 제 2 트러프를 포함하는 이중 대머신 프로세스를 포함한다. 다른 실시예는 저항이 트러프, 비아 및 제 2 트러프, W 컨택트 및 W 막 트러프를 포함하는 이중 대머신 프로세스를 포함한다.
본 발명의 방법의 실시예는 대머신 프로세스에 의해 저항을 형성하는 단계를 포함하는데, 이 단계는 트러프(a trough)를 규정하는 단계와, 고저항성 막을 증착하는 단계와, 제 2 막을 증착하는 단계와, 제 2 막을 연마하고 에칭 제거하여 저항 구조물을 획득하는 단계를 포함한다. 본 발명의 일실시예에서, 제 1 막은 탄탈(tantalum), α-Ta, 탄탈 질화물(tantalum nitride) 또는 다른 라이너/확산 장벽 재료(liner/diffusion barrier material)일 수 있다. 본 발명의 다른 실시예에서, 제 2 막은 예를 들면, 구리와 같은 도전성 막일 수 있다.
본 발명의 방법의 다른 실시예는 이중 대머신 프로세스에 의해 저항을 형성하는 단계를 포함하는데, 이 단계는 트러프 및 비아를 규정하는 단계와, 고저항성 막을 증착하는 단계와, 제 2 막을 증착하는 단계와, 제 2 막을 연마하고 에칭제거하여 저항 구조물을 획득하는 단계들을 포함한다. 본 발명의 일실시예에서, 제 1 막은 탄탈, 탄탈 질화물, 또는 다른 라이너/확산 장벽 재료일 수 있다. 본 발명의 다른 실시예에서, 제 2 막은 예를 들면, 구리와 같은 도전성 막일 수 있다.
본 발명의 방법의 실시예는 대머신 프로세스에 의해 저항을 형성하는 단계를 포함하는데, 이 단계는 트러프를 규정하는 단계와, 고저항성 막을 증착하는 단계와, 유전막을 증착하고 이를 연마하여 저항 구조물을 획득하는 단계를 포함한다. 본 발명의 일실시예에서, 고저항성 막은 탄탈, α-Ta, 탄탈 질화물, 또는 다른 라이너/확산 장벽 재료일 수 있다.
본 발명의 방법의 다른 실시예는 이중 대머신 프로세스에 의해 저항을 형성하는데, 이 단계는 트러프 및 비아를 규정하는 단계와, 고저항성 막을 증착하고, 유전막을 증착하고 연마하는, 저항 구조물을 획득하는 단계를 포함한다. 본 발명의 일실시예에서, 제 1 막은 탄탈, 탄탈 질화물, 또는 다른 라이너/확산 장벽 재료일 수 있다.
본 발명의 일실시예에서, 저항 구조체는 단일 트러프일 수 있다. 다른 실시예에서, 저항 구조체는 단일의 트러프 및 비아를 포함할 수 있다. 다른 실시예에서, 저항 구조체는 단일의 트러프, 비아 및 W 컨택트를 포함할 수 있다. 다른 실시예에서, 저항은 단일의 트러프, 비아, 트러프, W 비아 및 W 막을 포함할 수 있다. 다른 실시예에서, 저항 구조체는 다수의 이들 예시적인 저항 소자를 포함할 수 있다.
본 발명의 다양한 실시예의 구조 및 동작 뿐만 아니라, 본 발명의 다른 특징 및 이점에 대해서는 첨부 도면을 참조하여 이하에 상세히 기술된다.
본 발명의 상기 및 다른 특징들은 첨부 도면을 참조하여 기술될 것이다. 도면에 있어서, 유사한 참조 번호는 일반적으로 동일하고, 기능적으로 유사하고/하거나 구조적으로 유사한 소자를 나타낸다. 또한, 도면에 있어서, 각 참조 번호의 가장 좌측의 수는 참조 번호가 처음에 사용된 도면에 대응한다.
본 발명은 퓨즈(fuse)를 생성하도록 맞추어질 수 있는 반도체 집적 회로(IC) 칩에 관한 것이다. 본 발명은 또한 향상된 비부식성 저항 구조물(non-corrosive resistive structure)을 제조하는 방법에 관한 것이다.
도 1a 내지 1g는 본 발명의 금속 구조체 제조 동안의 집적 회로의 단면도,
도 2는 본 발명의 예시적인 프로세스 단계들의 흐름도,
도 3은 본 발명의 퓨즈 절단 이전에 구리가 제거되는 구리 퓨즈의 평면도,
도 4a 및 4b는 본 발명의 내화성, 예를 들면, TaN/Ta 퓨즈의 구조체의 측단면도,
도 5는 본 발명의 예시적인 프로세스 단계들을 도시하는 도면,
도 6은 확산된 n 형의 종래의 저항 구조체의 단면도,
도 7a는 본 발명의 트러프(trough)를 포함하는 대머신(damascene) 저항 구조물의 단면도,
도 7b는 본 발명의 트러프, 비아 홀, 및 복수의 이중 대머신 막을 포함하는 이중 대머신 저항 구조물의 단면도,
도 7c는 본 발명의 트러프, 비아 홀, 및 절연물 충진 막을 포함하는 이중 대머신 저항 구조물의 다른 단면도,
도 7d는 본 발명의 트러프, 비아 홀, 및 복수의 이중 대머신 막을 포함하는 이중 대머신 저항 구조물의 단면도,
도 8은 본 발명의 트러프, 비아 홀 및 단일 대머신의 단일 트러프를 포함하는 이중 대머신 저항 구조물의 단면도,
도 9는 본 발명의 트러프, 비아 홀, 단일 대머신의 단일 트러프, 텅스텐(W) 비아 및 W 막을 포함하는 이중 대머신 저항 구조물의 단면도,
도 10은 본 발명의 저항 구조물을 형성하는 예시적인 프로세스를 설명하는 흐름도,
도 11은 본 발명의 저항 구조물을 형성하는 프로세스의 다른 실시예를 설명하는 흐름도,
도 12는 본 발명을 이용하는, 대머신 저항, ESD 네트워크, 및 주변 회로를 보유한 예시적인 회로를 도시하는 도면,
도 13은 본 발명을 이용하는, RC 트리거형 MOSFET 네트워크의 일부로서 대머신 저항(DR)을 보유한 예시적인 회로를 도시하는 도면,
도 14는 본 발명을 이용하는, RC 트리거형 ESD 파워 클램프의 일부로서 대머신 저항을 보유한 예시적인 회로를 도시하는 도면,
도 15는 본 발명에 따라 MOSFET와 접촉하는 W 컨택트를 도시한 예시적인 회로를 도시하는 도면.
본 발명의 바람직한 실시예가 아래에 상세히 설명된다. 특정 실시예에 대하여 설명되어 있지만, 이러한 실시예는 단지 설명을 위한 것임을 알아야 한다. 당업자는 본 발명의 사상과 범위에서 벗어나지 않는 범위에서 다른 구성 요소 및 구성이 가능할 수 있다는 것을 알 수 있을 것이다.
본 발명의 개요(Overview of Present Invention)
금속 퓨즈를 레이저로 소거하면 퓨즈 부근의 배선 도체가 부식될 수 있다. 최종 금속(LM) 라인의 일부는 끊어지지 않은 퓨즈에서는 그대로 남아 있지만, 끊어진 퓨즈에서는 소거되어 높은 저항을 제공한다. 끊어진 구리 배선 퓨즈는 인접 배선 도체의 구리 부분을 차단 또는 제거함으로써 부식을 야기할 수 있다. 퓨즈는 적외선(IR) 레이저를 금속 라인에 조사함으로써 끊어질 수 있다. 본 발명은 퓨즈 링크와 배선의 남은 부분 사이의 영역에 있는 배선 도체의 구리 부분을 차단 및/또는 제거함으로써 그 끊어진 구리 배선 퓨즈가 부식될 가능성을 제거한다. 구리(Cu)는 최종 패시베이션 층이 웨이퍼 상에 증착되고 최종 금속(LM) 본드 패드가 개방되기 전에 제거될 수 있다. 레이저 제거에 앞서, 퓨즈 링크는, 구리 증착과 대머신 금속 충진에 앞서 증착되는 내부식성의 탄탈 질화물 탄탈(TaN/Ta)에 의해 회로의 나머지(rest)에 전기적으로 연결된 상태로 남을 수 있다.
퓨즈 부식 재성장에 대하여 내화성의 구성 요소 장벽(barrier)을 형성하는 예시적인 제조 시퀀스는 다음 단계를 포함할 수 있다.
1. 리소그래피 패터닝, 에칭, TaN/Ta 라이너(liner)를 증착, 구리를 증착 및 화학 기계적 폴리싱(CMP)을 이용하여 최종 금속(LM) 배선 레벨 및 퓨즈를 대머신하는 단계와,
2. 퓨즈 위에 하나이상의 개구를 리소그래피 패터닝하는 단계와,
3. 예를 들어, 수용성의 수산화 과황산염 또는 황산과 과산화수소의 묽은 혼합물과 같이, 구리에 선택적이고 라이너를 어택(attack)하지 않는 에칭제를 이용하여 노출된 구리를 제거하는 단계와,
4. 레지스트를 제거하고 최종 패시베이션 막을 증착하며, 최종 패시베이션 막에서 단자 금속 접점 홀을 정의하는 프로세싱을 완료하는 단계 및
5. 퓨즈를 전기적으로 테스트하고 레이저로 제거하는 단계로서, 퓨즈는 라이너의 세그먼트와, "라이너 만(liner only)"의 구조물에 의해 적어도 한 측면상에서 분리되어 있는 구리 LM 라인의 세그먼트 중 적어도 하나로 구성되어 있는 상기 단계.
도 1은 후술하는 이 구조의 단면도를 도시한다.
내화성 요소를 형성하기 위한 다른 예시적인 제조 시퀀스는 다음의 단계, 즉
1. 리소그래피 패터닝, 에칭, TaN/Ta 라이너의 증착, 구리를 증착하고 화학 기계적 폴리싱(CMP)을 이용하여, 최종 금속(LM)을 대머신하는 단계와,
2. 표준 플라즈마로 사전처리하고 이에 후속하여 장벽 질화물층을 증착하는 단계와,
3. 웨이퍼를 패터닝하고, 퓨즈 윈도우를 개방하고, 질화물을 에칭하고 Ta에 선택적으로 구리를 에칭하는 단계와,
4. 최종 패시베이션 산화물/질화물을 증착하고, 표준 단자 비아를 통해 웨이퍼를 프로세싱하며 레이저로 퓨즈를 끊는 단계를 포함할 수 있다.
도 3, 도 4a 및 도 4b는 후술하는 이 방법을 사용하여 구조를 제조하는 여러 단면도를 도시한다.
본 발명은 최종 패시베이션층이 웨이퍼상에 증착되고 최종 금속(LM) 본드 패드가 단자 비아(TV) 에칭에서 개방되기 전에 퓨즈 영역으로부터 구리를 제거함으로써, 끊어진 구리 배선 퓨즈가 부식될 가능성을 제거한다. 이것은 LM CMP, 퓨즈 윈도우를 패터닝하고 퓨즈로부터 구리를 제거한 직후에 추가 블록 마스크 레벨을 부가함으로써 수행될 수 있다. 구리 제거 후에, 이 최종 패시베이션은 증착될 수 있고 웨이퍼에 대해 표준 TV와 퓨즈 끊기 동작이 실행될 수 있다.
본 발명의 이점은 레이저 소거 영역이 완전히 패시베이션된 내부식성 TaN/Ta의 링크에 의해 구리 회로의 잔여부분으로부터 분리된다는 점이다. 본 발명의 하나의 실시예에서 퓨즈는 TaN/Ta의 일부일 수 있고, 다른 실시예에서 퓨즈는 TaN/Ta 링크에 인접한 TaN/Ta/Cu 라인의 적합한 크기의 일부일 수 있다. 본 발명의 구조는 부식과 연관된 제거된 퓨즈가 제거된 영역의 칩 배선 혹은 브리징에 확산될 가능성을 본질적으로 제거한다.
본 발명의 다른 이점은 완전히 패시베이션된 부식 저항 TaN/Ta 링크가 저항으로 사용될 수 있다는 점이다. 낮은 커패시턴스와 높은 저항을 갖는 저항 구조는 물리적으로 소형이고 높은 용융점을 갖는다.
본 발명의 특정한 실시예의 구현의 예
도 1a 내지 도 1g는 본 발명의 퓨즈 제조 동안의 집적 회로의 단면도를 도시한다. 도 2는 도 1a 내지 도 1g에서 도시된 구조를 제조하는 기법의 예를 설명하는 흐름도(200)를 도시한다.
도 2에서 단계(202)에서 시작하여 단계(204)로 곧바로 진행한다. 단계(204)에서, 레지스트층, 산화물층 및 최종 금속 마이너스 1(LM-1)층을 포함하는 퓨즈 라인이 형성될 수 있다. 구체적으로, 퓨즈 라인은 앞서 증착된 산화물층 위에 레지스트층을 배치함으로써 형성된다. 산화물층은 예를 들어, 실리콘 이산화물 같은 물질을 포함할 수 있는데, 예를 들어 플라즈마 여기 화학 기상 증착(PECVD) 같은 종래의 방법을 사용하여 앞서 증착된 LM-1층위에 증착된다. 단계(204)에서 형성된 구조의 예가 도 1a에 도시되어 있다.
도 1a는 차례로 최종 금속 마이너스 1(LM-1)층 세그먼트(108a 및 108b)를 덮을 수 있는 내부층 유전체(ILD) 산화물층(106)상에 형성되는 레지스트 세그먼트(102a 및 102b)를 포함하는 반도체 구조를 도시한다.
단계(204)로부터, 흐름도(200)는 단계(206)로 진행할 수 있다. 단계(206)에서, 산화물층은 "라인-트렌치"를 생성하기 위해 에칭될 수 있고, 레지스트층은 스트리핑(striping)될 수 있다.
도 1b는 산화물층(106)을 에칭하여 전형적인 라인 트렌치 및 페디스털(pedestal)을 포함하는 산화물층(106a)을 생성하는 도 1a의 반도체 구조를 도시한다. 라인 트렌치는 레지스트 세그먼트(102a 및 102b)를 스트리핑함으로써 산화물층(106a)내에 형성된다. LM-1 세그먼트(108a 및 108b)는 산화물 ILD층(106a)에 의해 덮여진 채로 남아 있다.
단계(206)로부터, 흐름도(200)는 단계(208)로 진행할 수 있다. 단계(208)에서, 레지스트를 도포하고, 비아 홀이 LM-1층 배선에 연결되길 원하는 부분을 덮지 않도록 하는 마스크 혹은 레티클을 이 레지스트 위에 사용하여 이미지를 개방할 수 있다. 이 물질의 결과적인 구조가 도 1c에 도시되어 있다.
도 1c는 레지스트 세그먼트(110a,110b,110c)를 도포하고, 트렌치의 벽을 보호함과 아울러 ILD 산화물(106a)을 통하여 LM-1 세그먼트(108a,108b)로의 비아 홀(via hole)이 될 것이 의도되는 부분이 보호되지 않은 채 남기는 이미지 마스크를 산화물(106a) 위에 개방하는 것에 후속하는 도 1b의 반도체 구조를 도시한다.
웨이퍼를 정지하거나 회전하는 상태로 포토레지스트를 디스펜싱할 수 있다. 균일한 레지스트 두께가 바람직하다.
레지스트 코팅이 완료된 다음, 웨이퍼는 특정 온도 및 시간에서 직접 도전(direct conduction)에 의하여 베이킹될 수 있는 소프트베이크 스테이션(softbake station)으로 이송될 수 있다.
레지스트 막은 특정 파장의 자외선(UV)에 대하여 민감하다. 웨이퍼/레지스트 조합은 마스크 정렬기(mask aligner)로 삽입될 수 있는데, 마스크 정렬기는 광학계, UV 광원 및 마스크 또는 레티클상에 포함된 회로층 이미지를 포함할 수 있으며, 이 회로 층 이미지가 레지스트 막으로 전사될 것이다.
현상 단계(development step)는 포지티브 (또는 네거티브) 포토레지스트 막에서 노출된 (또는 노출되지 않은) 영역을 선택적으로 제거함으로써 마스크 이미지를 형성할 수 있다. 웨이퍼는 현상기/하드베이크(hardbake) 트랙상으로 카세트(cassette) 로딩될 수 있고, 현상 스테이션으로 전송될 수 있다. 웨이퍼가 잠기도록 현상 용액이 디스펜싱될 수 있고, 현상 절차가 진행되는 동안 웨이퍼는 유휴 상태로 남아 있을 수 있으며, 그런 다음 스핀/린스 사이클이 그 프로세스를 완료시킬 수 있다. 또 다른 기법은 웨이퍼가 교반(agitation)을 이용하여 일괄 현상되는 온도 제어형 조(bath)를 이용할 수 있다.
흐름도(200)는 단계(208)로부터 단계(210)로 이어질 수 있다. 단계(210)에서, 산화물층은 산화물층내에 LM-1층으로의 비아 홀을 만들도록 선택적으로 에칭되고, 그런 다음 레지스트층이 제거될 수 있다. 단계(210)에 의하여 형성된 결과 구조가 도 1d에 도시되고 있다.
패터닝된 포토레지스트는 에칭될 하부 물질을 노출시킬 수 있다. 포토레지스트는 좋은 접착성(adhesion) 및 이미지 연속성을 가지는 습윤 (산) 및 드라이 (플라즈마 또는 반응성 이온 에칭(Reactive Ion Etching : RIE)) 에칭 환경 뿐만 아니라 주입 마스크로서 이용되는 경우 주입빔(implanter beam)의 힘을 버티어낼 만큼 충분히 강인할 수 있다.
레지스트 스트리핑은 후속 프로세스에서의 오염을 방지하기 위하여 마스킹 프로세스 후에 포토레지스트를 완전히 제거하는 것을 포함할 수 있다. 하부 물질에 나쁜 영향을 미치지 않고 포지티브 및 네거티브 포토레지스트(+PR 및 -PR)를 제거하는데 많은 포토레지스트 용제 (미리 섞여진) 스트리퍼가 이용 가능하다. 온도 제어형 조는 포토레지스트의 일괄 스트리핑 및 이에 후속하는 적절한 린싱에 이용될 수 있다. 오존 플라즈마(O3)가 또한 포토레지스트를 제거하는데 효과적일 수 있다.
도 1d는 산화물(106a)을 에칭하고 레지스트 세그먼트(110a,110b)를 스트리핑하며 LM-1 배선 세그먼트(108a,108b)로의 에칭된 비아 홀에 의해서 분리된 산화물 세그먼트(106b,106c,106d)를 형성한 후의 도 1c의 반도체 구조를 도시하고 있다.
흐름도(200)는 단계(210)로부터 단계(212)로 이어질 수 있다. 단계(212)에서는, 라이너(liner)가 증착되고, 대머신(damascene) 금속화 프로세스를 이용하여 트렌치 및 비아 홀을 구리 금속으로 충진하며, 대머신 퓨즈가 이미징될 수 있다. 저 저항 경로를 만들기 위한 반도체 처리 과정에서 금속이 이용된다. 금속은 화학적 기상 증착(CVD) 프로세스 또는 물리적 기상 증착(PVD) 스퍼터링(sputtering) 프로세스에 의하여 증착될 수 있다. 예컨대, CVD를 이용하면, WF6가 W를 증착하는데 이용될 수 있다. 구리는 스퍼터링 프로세스 또는 전기 도금에 의하여 증착될 수 있다. 물리적 기상 증착은 증발(evaporation) 금속화 프로세스 및 스퍼터링 증착 프로세스에 의하여 이루어질 수 있다. 구리 증착은 Cu 및 Si 사이의 라이너 또는 장벽층으로서 Ta 또는 TaN을 사용하여 수행될 수 있다. 단계(212)에서 형성된 트렌치 및 비아를 구리로 대머신 충진하는 것에 후속하는 결과적인 구조가 도 1e에 도시된다.
도 1e는 트렌치내에 라이너를 증착하고 트렌치 및 산화물 세그먼트(106a,106b,106d)에 의하여 형성된 LM-1 세그먼트(108a,108b)에 대한 비아를 금속 충진한 후의 도 1d의 반도체 구조를 도시하고 있다.
흐름도(200)는 단계(212)로부터 단계(214)로 이어진다. 단계(214)에서는, 레지스트가 도포되고, 금속층의 에칭을 허용할 수 있도록 퓨즈 부식 차단 트렌치가 이미징될 수 있다. 단계(214)에서 형성된 결과적 구조는 도 1f에 도시되고 있다.
도 1f는 대머신 충진 퓨즈(114)의 일부를 보호되지 않은 채 남기는 레지스트의 이미징 후의 도 1e의 반도체 구조를 도시하는데, 이러한 대머신 충전 퓨즈(114)의 일부는 에칭되어 퓨즈 부식 차단 트렌치를 형성할 것이다. 레지스트 세그먼트(112a,112b,112c)는 하부 퓨즈(114) 및 산화물 부분(106a,106d)을 보호한다.
단계(214)로부터 흐름도(200)는 단계(216)으로 계속될 수 있다. 단계(216)에서, 구리에 대해 선택적이고 라이너를 어택하지 않는 에칭제를 이용함으로써 대머신 퓨즈(114)를 에칭하여 금속 퓨즈내에 부식 차단 트렌치가 형성되며, 레지스트가 스트리핑될 수 있다. 예컨대, 습식 에칭 및 건식 에칭을 포함하는 다양한 에칭 기법이 이용될 수 있다. 습식 에칭은 불화수소산과 물의 다양한 혼합물(예컨대, 10:1, 6:1, 100:1)을 이용할 수 있으며, 더욱 느리게 보다 잘 제어되는 에칭 레이트를 위해 암모늄 불화물과 같은 완충제를 포함할 수 있다. 습식 에칭은 비교적 저렴하지만, 등방성 프로세스이기 때문에, 즉, 모든 방향에서 거의 동일한 레이트로 진행하기 때문에 심각한 언더커팅을 또한 초래할 수 있고, 이것은 비실용적일 수 있다. 이러한 침식을 피하기 위해, 예컨대, 글로 방전을 이용해 내화성 가스를 이온화(즉, 반응성 이온 에칭(RIE) 물리적 스퍼터링)하는 건식 또는 플라즈마 에칭 기술을 이용해서 고밀도 회로에 유용한 바로 이방성(즉, 방향성) 에칭 특징을 설정할 수 있다. 건식 에칭 프로세스에 실리콘 이산화물 위의 실리콘 질화물과 같은 복수 층이 관련된 경우, 가용 에칭제에서 이들 두 재료의 상대적인 에칭 레이트를 아는 것이 중요하다. 이러한 "선택도"는 하부층들의 현저한 에칭이 발생할지의 여부를 결정한다. 플라즈마 에칭 프로세스는 본래 기본적으로 화학적이기 때문에 RIE 물리적 스퍼터링 프로세스에 비해 양호한 선택도를 나타낸다. 단계(216)에 의해 형성된 결과적인 구조물이 도 1g에 도시되어 있다. 단계(216)로부터 흐름도는 단계(218)로 즉시 종료될 수 있다.
도 1g에는 구리에 대해 선택적이면서 라이너를 어택하지 않는 에칭제를 이용해서 구리 금속 퓨즈를 에칭한 후, 레지스트 부분(112a, 112b, 112c)을 스트리핑하여, 나머지 TaN/Ta 라이너 세그먼트(114b, 114d) 또는 스터브의 얇은 부식 차단 트렌치 부분과 구리 세그먼트(114a, 114c, 114e)가 남겨진, 도 1f의 반도체 구조물이 도시되어 있다. TaN/Ta 스터브(114b, 114d)는 환경에 노출되어 남겨지며 부식되지 않는다. 따라서, 단지 단일의 저항성 요소를 생성한다기 보다는(이후 도 7 내지 15와 관련해서 더욱 상세히 설명됨), 도 1a∼1g에는 퓨즈의 각 측면상에 비부식성 라이너(114b, 114d)를 갖는 퓨즈(114c)를 형성하는 것이 도시되어 있다. 퓨즈 라인(114c)의 레이저 소거(또한 세그먼트(114c) 하부의 라이너를 제거)한 후 라이너 스터브(114b, 114d)가 남는다. 스터브(114b, 114d)는 라이너 재료 TaN/Ta로 제조되기 때문에, 즉, 비교적 고저항성 및 내화성이므로, 부식하지 않고, 따라서 이전에 퓨즈 링크(114c)가 존재했던 영역을 가로지르는 재성장은 발생할 수 없다. 저항성인 비부식성 재료는 이후 도 7 내지 15를 참조해서 더 자세히 설명되는 바와 같이 저항로서 이용될 수 있다. 라이너 재료, 예컨대, Ta, α-Ta 및 TaN의 비부식성 특성, 즉, 내화성 특징은 이 재료를 양호한 저항이 되게 한다. 구체적으로, 재료가 대신에 부식성인 경우 저항율이 재료의 부식에 따라 변화하게 되므로 저항으로서 유용하지 않게 된다.
도 3에는 본 발명의 퓨즈 절단에 앞서 구리가 제거된 구리 퓨즈의 평면도(300)가 도시되어 있다. 평면도(300)는 퓨즈 베이(302) 및 퓨즈(306) 및 비아 홀(304)를 예시한다.
도 4a 및 4b에는 도 3에 도시된 구조물의 횡단면도가 도시되어 있다. 도 4a에는 TaN/Ta 퓨즈(306), 봄 차폐물(bomb shelter)로 칭해지는 비아 홀(304a, 304b), TaN/Ta/Cu 부분(402a, 402b) 및 유전체 2(404)를 포함하는 횡단면도(400)가 포함되어 있다. 도 4b에는 TaN/Ta 퓨즈(306), 유전체 1(408) 및 유전체 2(404)를 포함하는 횡단면도(410)가 도시되어 있다.
도 5에는 예시적인 제조 시퀀스의 단계들의 흐름도(500)가 도시되어 있다. 흐름도는 단계(502)로 시작해서 단계(504)로 즉시 시작할 수 있다.
단계(504)에서, 흐름도(500)는 리소그래피 패터닝, 에칭, TaN/Ta 라이너의 증착, 구리의 증착 및 화학 기계적 연마(chemical mechanical polishing:CMP)를 이용해서 최종 금속(last metal:LM) 배선 레벨 및 퓨즈를 대머신하는 단계가 예시되어 있다. 단계(504)로부터 흐름도(500)는 단계(506)으로 계속될 수 있다.
단계(506)에서, 흐름도(500)는 표준 플라즈마 사전처리 단계에 후속될 수 있는 장벽 질화물 층을 증착시키는 단계를 예시한다. 단계(506)로부터 흐름도(500)는 단계(508)로 계속될 수 있다.
단계(508)에서, 흐름도(500)는 웨이퍼를 패터닝하고, 퓨즈 윈도우를 개방하며, 질화물을 에칭하고 Ta에 대해 선택적으로 구리를 에칭하는 단계를 예시한다. 단계(508)로부터 흐름도(500)는 단계(510)로 계속될 수 있다.
단계(510)에서, 흐름도(500)는 최종 패시베이션 산화물/질화물을 증착시키고, 표준 단자 비아를 통해 웨이퍼를 처리하고 퓨즈를 레이저 절단하는 단계를 예시한다. 단계(510)로부터 흐름도(500)는 단계(512)로 계속될 수 있다. 단계(512)에서 흐름도(500)는 종료될 수 있다.
본 발명은 최종 패시베이션층이 웨이퍼상에 증착되고 최종 금속(LM) 본딩 패드가 단자 비아(TV) 에칭으로 개방되기 전에 퓨즈 영역으로부터 구리를 제거함으로써 절단된 구리 배선 퓨즈가 부식할 가능성을 제거한다. 이것은 LM CMP 퓨즈 윈도우를 패터닝하고, 퓨즈로부터 구리를 제거한 직후에 추가의 블록 마스크 레벨을 부가함으로써, 수행될 수 있다. 구리 제거 이후에, 최종 패시페이션이 증착될 수 있고 웨이퍼는 표준 TV 및 퓨즈 절단 동작을 통해 실행될 수 있다.
도 6은 종래 기술의 확산된 n형 저항 구조(600)의 단면을 도시한다. 저항 구조(600)는 p형 분리 영역(604)에 의해 n형 기판으로부터 분리된 n형 확산 저항(602)을 포함한다. 확산된 n형 확산 저항(602)상에는 절연체 세그먼트(608a, 608b, 608c)에 의해 분리된 상호접속부(606a, 606b)가 증착된다. 저항 밸러스팅(ballasting)을 위해 전형적으로 사용되는 종래 기술의 저항(602)은 실리콘 자체의 높은 캐패시턴스, 누설, 온도 특성의 단점을 가지며, 기판에 브레이크다운 현상이 있을 수 있다.
도 7a는 본 발명의 트러프(trough)를 포함하는 예시적인 대머신 저항 구조의 횡단면도(700)를 도시한다. 구체적으로, 횡단면도(700)는 절연체 부분(704a, 704b, 706a, 706b)에 의해 둘러싸인 트러프(702)를 포함한다. 횡단면도(700)는 낮은 K 재료, 예를 들어 실리콘 이산화물일 수 있는 백 엔드 오브 라인(back end of line : BEOL) 절연체를 포함한다. 트렌치는, 예를 들어 건식 에칭 및 표준 백 엔드 처리에 의해 형성될 수 있다. 그런 다음 라이너 재료는, 예를 들어 탄탈 질화물과 같은 접착막과, 이에 후속하는 탄탈막 다음에 놓여질 수 있다. 구리는 트렌치의 공동(cavity) 내부에 증착될 수 있다. 본 발명의 실시예에 있어서, 구리는 윈도우를 통해 제거될 수 있다. 트러프(702)의 트렌치는, 예를 들어 절연체(708)로 재충진될 수 있거나, 또는 공기 중에 남겨질 수 있다. 높은 재료 저항성을 제공하기 위해 구리가 제거된다. 라이너, 예를 들어 Ta, α-Ta, TaN은 효과적인 저항 구조로서 작용한다(도 7b 참조). 탄탈막은 도 7b에 도시된 바와 같이 단일 대머신 또는 이중 대머신 구조일 수 있다. 구리는 또한 탄탈막보다 낮은 용융점을 가지며, 따라서 구조를 더 가열시킬 때에 고장이 발생할 가능성이 높을 수 있다. 열 특성은 충진재에 따라 달라진다. 당업자라면 절연체(706a, 706b)는, 예를 들어 금속 또는 유전체층과 같은 다른 재료를 포함할 수 있음이 명백할 것이다. 트렌치를 높은 유전체 재료로 충진함으로써, ESD 강인성이 증가된다. 절연체의 고장에 대한 파워는 공기에 대한 강인성을 증강시킨다. 공기의 장점은 그것이 비부식성이고, 상부층 또는 상부 영역으로의 열 전사에 의해 열을 소모한다는 것이다.
열 확산 시간측에서, 트렌치(702)의 볼륨이 절연체(708)로 재충진되는 경우, 볼륨내에 절연체가 존재한다는 사실에 따라 공기인 경우에 비해 고장에 대한 파워가 향상되기 때문에, 절연체에 의해 형성된 열 외피(sheath)가 유용하다. 열 특성은 공동이 충진되는지 또는 충진되지 않고 남겨지는지 여부에 따라 변화될 수 있다. 다른 낮은 캐패시턴스(K) 재료 또는 SiO2가 사용될 수 있다. SiO2와 같은 높은 유전체 재료로 재충진되는 경우, 저항의 열 강인성이 증강되고 ESD 강인성이 증강된다. 공기의 경우, 이는 물리적으로 낮다. 높은 K 유전체 재료로 충진되는 경우, 고장에 대한 높은 강인성 파워가 존재하며, 즉 고장에 대한 높은 임계 전류가 존재하게 된다. 트렌치를 구리로 충진하는 대신에, 절연체를 사용함으로써, 높은 저항을 초래하고 용융점을 낮추게 된다. 트렌치(702)는 TaN/T막 재료, 즉 도 3, 4a, 4b를 참조하여 기술된 비부식성 퓨즈를 형성하는데 사용된 것과 동일한 라이너 재료로 제조될 수 있다.
도 7b는 본 발명의 트러프, 비아 홀, 복수의 이중 대머신막으로 이루어지는 예시적인 이중 대머신 저항 구조의 횡단면도(710)를 도시한다. 특히, 횡단면도(700)는, 예를 들어 탄탈막, 저항성막과 같은 이중 대머신막(702)으로 이루어지는 트러프(702)와, 비아홀(712, 714)을 구비하는 이중 대머신 저항 구조(702)를 포함한다. 절연체(706a, 706b)와 같은 층내에 다른 재료가 포함될 수 있다.
도 7c는 절연체(708)로 충진되어 막의 트러프를 구비하는 트러프(702), 절연체(716)로 충진된 비아(714), 및 비아막으로 이루어지는 이중 대머신 저항 구조(702)의 횡단면(720)을 도시한다.
도 7d에는 복수의 막, 즉 병렬로 복수의 저항을 형성하는 복수의 단일 대머신(damascene) 막 또는 복수의 이중 대머신 막의 측단면도(722)가 도시되어 있다. 특히, 일 실시예에 있어서, 측단면도(722)에는 복수의 이중 대머신 막(726a, 726b)을 포함하는 트러프(702a)와 비아홀(712a, 712b)로 이루어지는 이중 대머신 저항 구조가 포함된다. 도시된 바와 같이 각기, 트러프(702a)는 절연체(726a) 및 구리 세그먼트(718)로 채워질 수 있고, 비아(714a, 712a)는 각기 절연체(716d) 및 절연체(708c)로 채워진다. 트러프와 비아의 각 절연체 세그먼트는 저항(724a, 724b, 724c)으로 도시된 저항성 소자로서 작용한다.
도 8에는 비아홀(806)에 의해서 연결되는 상부층의 이중 대머신 트러프(802)와 하부층의 단일 대머신 단일 트러프(810)로 이루어지는 예시적인 저항 구조체의 바람직한 단면도(800)가 도시되어 있다. 여기에서 구리가 제거되어 공동을 형성하고, 예컨대 산화물이 그 공동을 채우는 데 사용될 수 있다. 이중 대머신 트러프(802)는 산화물 재료(804)로 채워질 수 있다. 단일 대머신 트러프(810)는 절연체 충진부(812)와, 절연체(812)를 비아(806)에 연결하는 구리부(814)를 포함하며, 다시 이 비아(806)는 산화물 충진부(808)로 채워질 수 있다. 직렬로 연결된 두 저항(816a, 816b)의 접속과 마찬가지로 양호한 도전체인 구리(814)는 절연체(812)와 산화물(808)을 연결한다. 산화물(804)은 도시된 바와 같이 저항(816c)으로서 작용한다.
도 9에는 비아홀(906)에 의해서 연결되는 상부층의 트러프(902)와 중간층의 단일 대머신 단일 트러프(910), 그리고 텅스텐 충진재를 포함할 수 있는 비아(918)에 의해서 중간 대머신(910)으로 연결되는 텅스텐(W) MO 배선층(920)으로 이루어지는, 예시적인 이중 대머신 저항 구조체의 바람직한 단면도(900)가 도시되어 있다. 텅스텐(W)은 고융점을 갖기 때문에, 실리콘 이산화물에 비하여, 즉, 실리콘 표면의 소위 MO 국부 상호접속층에서 국부 상호접속체로서 사용될 수 있다. 텅스텐 재료는 다른 저항 재료와 병렬인 저항으로서 사용될 수 있다. 따라서, 일련의 복수의 내화성 재료 표면은 복수의 레벨상에서 저항 구조체를 형성하는 데 사용될 수 있다. 이중 대머신 트러프(902)는 산화물 재료(904)로 채워질 수 있다. 단일 대머신 트러프(910)는 절연 충진부(912)와, 그 절연체(912)를 비아(906)의 산화 충진부(908)에 연결하는 구리부(914)를 포함할 수 있다. 직렬로 연결된 두 저항(916a, 916b)의 연결과 마찬가지로 양호한 도전체인 구리(914)는 절연체(912)와 산화물(908)을 연결할 수 있다. 산화물(904)는 도시된 바와 같이 저항(916c)으로서 작용할 수 있다.
도 10에는 본 발명의 일 실시예에서 저항 구조체를 형성하는 바람직한 프로세스를 나타내는 흐름도(1000)가 도시되어 있다.
흐름도(1000)는 단계(1002)에서 시작하여 곧바로 단계(1004)로 계속될 수 있다.
단계(1004)에서, 산화물층이 증착될 수 있다. 흐름도(1000)에서 단계(1004)로부터 단계(1006)로 계속될 수 있다.
단계(1006)에서, 트러프 또는 트렌치 및 비아는 위에서 트렌치(702)를 형성하기 위해서 사전증착된 산화물층 내에 에칭될 수 있다. 흐름도(1000)에서 단계(1006)로부터 단계(1008)로 계속될 수 있다.
단계(1008)에서, 라이너가 증착될 수 있다. 흐름도(1000)에서 단계(1008)로부터 단계(1010)로 계속될 수 있다.
단계(1010)에서, 구리 금속층이 증착될 수 있다. 흐름도(1000)에서 단계(1010)로부터 단계(1012)로 계속될 수 있다.
단계(1012)에서, 윈도우가 개방되고 구리가 에칭될 수 있다. 흐름도(1000)에서 단계(1012)로부터 단계(1014)로 계속될 수 있다.
단계(1014)에서, 최종적인 구조체가 연마되어 최종적인 금속 구조체가 평탄화될 수 있다. 흐름도(1000)에서 단계(1014)로부터 단계(1016)로 계속될 수 있다.
단계(1016)에서, 다른 층이 증착될 지의 여부를 판정할 수 있다. 다른층이 증착될 경우, 그 다음 흐름도는 단계(1004)로 계속될 수 있다. 증착될 다른 층이 없는 경우, 그 다음 흐름도(1000)에서 단계(1016)로부터 단계(1018)로 계속될 수 있다.
도 11에는 본 발명의 다른 실시예의 저항 구조체를 형성하는 다른 바람직한 처리예를 나타내는 흐름도(1100)가 도시되어 있다.
흐름도(1100)는 단계(1102)로 시작해서 곧바로 단계(1104)로 계속될 수 있다.
단계(1104)에서 산화물층이 증착될 수 있다. 흐름도(1100)는 단계(1104)로부터 단계(1106)로 계속될 수 있다.
단계(1106)에서, 트러프(trough) 또는 트렌치(trench) 및 비아는, 상술한 트렌치(702)를 형성하기 위해 사전증착된 산화물층 내에 에칭될 수 있다. 흐름도(1100)는 단계(1106)로부터 단계(1108)로 계속될 수 있다.
단계(1108)에서, 라이너(liner)가 증착될 수 있다. 흐름도(1100)는 단계(1108)로부터 단계(1110)로 계속될 수 있다.
단계(1110)에서, 그 영역은 산화물 유전체로 채워질 수 있다. 흐름도(1100)는 단계(1110)로부터 단계(1112)로 계속될 수 있다.
단계(1112)에서, 최종적인 구조체가 연마되어 최종적인 금속 구조체가 평탄화될 수 있다. 흐름도(1100)는 단계(1112)로부터 단계(1114)로 계속될 수 있다.
단계(1114)에서, 다른 층이 증착될 지의 여부를 판정할 수 있다. 다른 층이 증착될 경우, 그 다음 흐름도는 단계(1104)로 계속될 수 있다. 증착될 다른 층이 없는 경우, 그 다음 흐름도(1100)는 단계(1114)로부터 단계(1116)로 계속될 수 있다.
따라서, 공동은 공기로 개방된 채 남겨져 위에서 도 1을 참조하여 설명한 바와 같은 퓨즈 구조체로 남거나, 복수층의 구조체에 대해 산화물로 다시 채워져, 다른 층이 그 위에 증착되게 될 수 있다.
도 12에는 본 발명에 이용하는 ESD 디바이스(1204)(즉, 다이오드(1206, 1208)를 포함하는 이중 다이오드 회로), 대머신 저항 구조체(1210) 및 주변 I/O 네트워크 회로(1212)로 연결되는 패드(1202)를 포함하는 예시적인 회로(1200)가 도시되어 있다. 대머신 배선 저항(1210)은 상술한 바와 같이 단일 대머신 또는 이중 대머신 내화성 금속막 저항 구조체를 포함한다.
본 발명의 다른 실시예에서는, ESD 디바이스(1204b)와 연결된 주변 I/O 네트워크 회로(1212a), ESD 디바이스(1204b)와 연결되는 대머신 저항 구조체(1210a), 대머신 저항 구조체(1210a)와 연결되는 ESD 디바이스(1210a), 및 ESD 디바이스(1210a)와 연결되는 패드(1202a)를 포함하는 예시적인 회로(1220)를 나타낸다.
본 발명의 또 다른 실시예에서는, ESD 디바이스(1204c)에 연결된 이중 대머신 저항 구조체(1210a)와 연결된 패드(1202b)와, 그 ESD 디바이스(1204c)에 연결된 주변 I/O 네트워크 회로(1212b)를 포함하는 예시적인 회로(1230)를 나타낸다. 본 실시예는 링백(ring back), 잡음 반사의 이점이 있고, 제동 메카니즘에 유용하다.
본 발명의 또 다른 실시예는, 대머신 저항 구조체(1210c)에 연결된 ESD 디바이스(1204d)와 연결된 패드(1202c)와, 대머신 저항(1210c)에 연결된 주변 I/O 회로(1212c)를 포함하는 예시적인 회로(1240)를 나타낸다. 당업자라면 그 회로(1200)가 일반적인 회로(1240)의 특정 예임을 명백히 알 것이다.
다른 실시예는 ESD 회로(1204e)와 연결된 패드(1202d)를 포함하는 예시적인 회로(1250)를 나타낸다.
도 13에는 ESD 회로의 일부로서 대머신 저항(1310)을 포함하는 예시적인 회로(1300)가 도시되어 있다. 예시적인 회로(1300)는 RC 트리거형 MOSFET 네트워크의 일부로서 대머신 저항(1310)을 나타낸다. 회로(1300)는 접지된 대머신 저항(1310)(접지(1318a) 참조)의 일 단자와 MOSFET(1316)의 게이트의 양측에 모두 연결되는 캐패시터(1314)의 플레이트에 연결되는 패드(1302)를 포함할 수 있으며, 여기에서 MOSFET(1316)의 소스는 접지(1318b)에 연결되고, MOSFET(1316)의 드레인은 패드(1302)에 연결된다. 다른 실시예(1320)는 패드(1302)와 접지된 캐패시터(C)(1314a)(접지(1318c)에 연결됨)의 플레이트 둘다에 연결된 대머신 저항(DR)(1310a)을 나타낸다. DR과 C(1324)를 총괄하여 참조하면, 다른 것에 연결되는 DR(1310a) 및 C(1314a)는, 그 소스가 패드(1302a)에 연결되고 그 드레인이 접지(1318d)에 접지되는 p형 MOSFET(PFET)(1322)의 게이트에도 연결된다.
도 14에는 ESD 회로(1404)에 연결되고, DR 및 C(1424)를 포함하는 RC 트리거형 ESD 전력 클램프의 일부로서 대머신 저항을 포함하는 예시적인 회로(1400)가 도시되어 있고, 여기에서 ESD 회로(1404)는 Vdd(1402a)와 Vss(1402b)에 연결된다.
일반적으로, 배선 저항은 주변 회로와 ESD 네트워크에서 칩의 핵심부 내의 회로 요소로서 ESD 회로에 대해 회로 요소로서 사용될 수 있다.
도 15는 컨택트 홀에 대해서 로컬 저항 밸러스팅(ballasting)을 제공하기 위한, MOSFET와 직렬로 컨택트 레벨상의 대머신 저항(damascene resistor)(1508)을 포함하는 예시적인 회로(1500)를 나타낸다. 트랜치(1508)는 구리선과 라이너(liner)(1512)로부터 에칭되는 것을 나타내며, 절연체(insulator)(1510)로 채워져 있다. 트랜치(1508)는 W(1506)의 비아(via)에 의해 MOSFET에 접속되어 있고, 또한 플러그로서 알려져 있다. MOSFET는 n형 영역(1502a, 1502b) 및 폴리실리콘부(1504)를 포함한다. 도 15는 다중-핑거(multi-finger) MOSFET 구조를 갖는 예시적인 회로를 포함한다. MOSFET는, 예를 들어 MOSFET 구동기 또는 ESD 네트워크내의 풀-다운(pull-down) 트랜지스터일 수 있다. 컨택트 레벨상의 로컬 저항 소자를 부가함으로써, 본 발명은 단지 단일 핑거 MFET로 통하는 병렬 저항을 제공하고, 또한 복제된다면 그 치수(dimension)로 저항 밸러스팅을 제공하는 복수의 NFET를 물론 포함할 수 있다. 예시적인 회로 개략 블록도(1520)는 DR(1516a, 1516b)에 의해 제각기 상호접속된 MOSFET(1518a, 1518b)의 소스에 연결된 패드(1514a)를 포함한다. MOSFET(1518a, 1518b)는 상호접속되어 있다. 다른 실시예에 있어서, 예시적인 회로 개략 블록도(1530)는 MOSFET(1518c, 1516d, 1518e)의 소스 노드에 연결된 패드(1514b)를 포함한다. MOSFET(1518c, 1518d, 1518e)의 드레인 노드는 제각기 DR(1516c, 1516d, 1516e)과 상호접속된다. MOSFET(1518c, 1518d, 1518e)의 게이트는 상호접속되어 있다. 각각의 MOSFET(1518c, 1518d, 1518e) 및 그것과 결합된 DR(1516c, 1516d, 1516e)은 선택적으로 핑거(1522)로서 적용된다. 본 발명은 고전류 현상에서 이용될 수 있다.
퓨즈의 물리적 구조 및 정전기 방전(ESD) 보호를 위해 퓨즈를 배선하는 방법
퓨즈에 대해 본 발명을 이용하는 것은 개별화(personalization)로 알려져 있거나, 회로를 끄집어 낸다. ESD에 대한 본 발명의 응용은 네트워크의 전류 과부하를 회피하려는데 응용된다. 도 1 내지 도 5를 참조하여 전술한 바와 같이, 본 발명은, 산화물 내에 트러프(trough)를 생성하고, 내화성 금속(refractory metal), 예를 들어 탄탈 질화물(tantalum nitride)/탄탈 및 구리로 트러프를 충진하고, 그 다음, 구리의 일부를 에칭 제거하여, 단지 TaN/Ta인 쇼트 세그먼트(short segment), 예를 들어 도 7 내지 도 15의 저항을 형성함으로써, 저항인 구조물을 형성한다. 소거된 구리 배선의 부식(corrosion)의 가능성을 제거하므로 퓨즈를 이용하는 것이 유용하다. 라이너와 관련된 구리 퓨즈 라인의 세그먼트를 레이저가 소거할 때, 절단부(cut)의 끝이, 예컨대 대기에 노출되는 구리를 여전히 가질 수 있다. 구리는 매우 반응이 빨라서, 너무 쉽게 부식될 수 있다. 구리에 대한 부식 메카니즘은 전형적으로 덴드라이트 성장(dendritic growth)이므로, 원하지 않는 퓨즈의 재접속이 가능하다. 이때의 부식을 피하기 위해서, 본 발명은 절단된 퓨즈(blown fuse)의 노출 부분을 비반응성 TaN/Ta으로 만들 수 있다.
본 발명의 다양한 실시예를 상술했지만, 이것은 실시예만 나타내는 것일 뿐, 제한적이지는 않다. 따라서, 본 발명의 넓이 및 범위는 상술한 어떠한 실시예에 의해 제한되지 않고, 이하의 청구 범위 및 그것과 유사한 것에 따라서만 규정될 수 있다.

Claims (37)

  1. 반도체 기판 상의 트러프(trough) 내에 형성된 금속 구조체 -상기 트러프는 측면과 바닥과 단부를 가짐- 로서,
    ① 제 1 층과 제 2 층으로 이루어진 상기 구조체의 제 1 부분 ―상기 트러프의 상기 제 1 층은 상기 측면, 바닥 및 단부에 형성되고, 상기 제 1 층은 상기 제 2 층보다 높은 전기 저항을 가지며, 상기 제 2 층은 상기 제 1 부분 내의 상기 제 1 층과 접촉하는 수평 및 수직 표면들을 가짐―과,
    ② 상기 제 1 부분에 인접하며 상기 제 1 부분에 접속된, 상기 제 1 층으로 이루어진 제 2 부분을 포함하며,
    상기 제 2 부분 내의 상기 제 1 층은 상기 제 2 부분 내에서는 상기 제 2 층의 상기 수평 및 수직 표면들과 접촉하지 않는
    금속 구조체.
  2. 제 1 항에 있어서,
    상기 제 1 층은 절단된 퓨즈의 재성장을 차단하는 비부식 특성을 갖는 금속 구조체.
  3. 제 1 항에 있어서,
    상기 제 1 층은 라이너 물질을 포함하는 금속 구조체.
  4. 제 1 항에 있어서,
    상기 제 1 층은 내화성 물질을 포함하는 금속 구조체.
  5. 제 4 항에 있어서,
    상기 내화성 물질은 Ta, α-Ta, TaN, 및 TaN/Ta 중의 적어도 하나를 포함하는 금속 구조체.
  6. 제 1 항에 있어서,
    상기 제 1 층은 저항으로서 기능하는 금속 구조체.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 반도체 기판 상의 트러프(trough) 내에 형성된 금속 구조체 -상기 트러프는 측면과 바닥과 단부를 가짐- 로서,
    ① 상기 트러프의 적어도 측면 및 바닥 상에 증착된 내화성 물질과,
    ② 상기 트러프의 적어도 한 단부를 충진하며, 상기 트러프 내의 상기 내화성 물질의 일부와만 접촉하는 비내화성 전도성 물질을 포함하는
    금속 구조체.
  12. 제 11 항에 있어서,
    상기 트러프와 접촉하는 층간(interlevel) 비아를 더 포함하는 금속 구조체.
  13. 삭제
  14. 제 11 항에 있어서,
    상기 내화성 물질은 끊어진 퓨즈의 재성장을 차단하기 위한 비부식성 라이너로서 기능하는 금속 구조체.
  15. 삭제
  16. 퓨즈 부식 재성장에 대한 내화성 엘리먼트 장벽을 형성하기 위한 방법으로서,
    ① 리소그래피 패터닝, 에칭, 라이너 증착, 구리의 증착 및 화학 기계적 폴리싱(CMP)을 사용하여, 최종 금속(LM) 배선 레벨과 퓨즈를 대머신하는 단계와,
    ② 레지스트를 도포하고 상기 퓨즈 위에 하나 이상의 개구부를 리소그래피 패터닝하는 단계와,
    ③ 노출된 구리에 대해 선택적인 에칭제를 사용하여 상기 노출된 구리를 제거하는 단계―상기 에칭제는 상기 라이너를 어택(attack)하지 않음―와,
    ④ 상기 레지스트를 제거하여 최종의 패시베이션막을 증착하고, 최종의 패시베이션막 내에 단자 금속 컨택트 홀을 규정하는 단계와,
    ⑤ 전기적으로 테스팅하고 상기 퓨즈를 레이저로 제거하는 단계를 포함하며,
    상기 퓨즈는 라이너 세그먼트와, 적어도 하나의 측면상에서 "라이너 만(liner only)"의 구조체에 의해 분리된 구리 LM 라인 세그먼트 중의 적어도 하나로 이루어진
    내화성 엘리먼트 장벽 형성 방법.
  17. 삭제
  18. 삭제
  19. 제 16 항에 있어서,
    상기 에칭제는 상기 라인에 대해 선택적이며, 상기 에칭제는 수용성 암모늄 퍼설페이트와, 수소 페록사이드를 갖는 희석 황산의 혼합물 중의 적어도 하나를 포함하는 내화성 엘리먼트 장벽 형성 방법.
  20. 내화성 엘리먼트를 형성하기 위한 방법으로서,
    ① 리소그래피 패터닝, 에칭, Ta, α-Ta, TaN, 및 TaN/Ta 중의 적어도 하나를 포함하는 내화성 라이너 증착, 구리의 증착 및 화학 기계적 폴리싱(CMP)을 사용하여, 최종 금속(LM) 배선 레벨과 퓨즈를 대머신하는 단계와,
    ② 표준 플라즈마로 전처리를 수행한 후 장벽 질화물층을 증착하는 단계와,
    ③ 웨이퍼를 패터닝하고, 퓨즈 윈도우를 개방하며, 상기 장벽 질화물을 에칭하고, 상기 구리를 에칭하는 단계―상기 내화성 라이너에 대해 에칭제는 선택적임―와,
    ④ 최종의 패시베이션 산화물/질화물층을 증착하고, 표준 단자 비아를 통해 웨이퍼를 처리하고, 상기 퓨즈를 레이저로 절단하는 단계를 포함하는
    내화성 엘리먼트 형성 방법.
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