KR100431031B1 - 반도체칩의장착방법 - Google Patents

반도체칩의장착방법 Download PDF

Info

Publication number
KR100431031B1
KR100431031B1 KR10-1998-0704321A KR19980704321A KR100431031B1 KR 100431031 B1 KR100431031 B1 KR 100431031B1 KR 19980704321 A KR19980704321 A KR 19980704321A KR 100431031 B1 KR100431031 B1 KR 100431031B1
Authority
KR
South Korea
Prior art keywords
chip
recess
tool
mounting
semiconductor chip
Prior art date
Application number
KR10-1998-0704321A
Other languages
English (en)
Other versions
KR19990072027A (ko
Inventor
빅토르 아나톨례비치 이오브달스키
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Publication of KR19990072027A publication Critical patent/KR19990072027A/ko
Application granted granted Critical
Publication of KR100431031B1 publication Critical patent/KR100431031B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H01L2924/15155—Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
    • H01L2924/15157—Top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Die Bonding (AREA)
  • Wire Bonding (AREA)
  • Nitrogen And Oxygen Or Sulfur-Condensed Heterocyclic Ring Systems (AREA)

Abstract

본 발명의 방법에 의하면, 칩(3)보다 큰 치수를 갖는 리세스(2)가 장착표면에 형성된다. 상기 칩(3)은 편평한 단부 및 상기 단부를 향해 깔대기처럼 외향하여 퍼지는 형상을 취하는 모세관 구멍(5)을 구비하는 툴(4)이라 불리우는 그리핑 부재로 밀착 고정되고, 상기 리세스위쪽에 배치된다. 상기 칩(3)을 상기 리세스(2)속에 압착하기 전에, 규정된양의 고착제(6)가 상기 리세스(2)속에 배치된다. 상기 칩(3)은, 상기 칩(3)의 외곽선을 너머 연장하는 상기 툴(4)의 편평한 단부 부분이 상기 장착 표면에 대해 압력을 작용할 때 까지, 상기 고착제(6)속으로 압착된다. 상기 칩 압착 공정은 상기 칩(3)의 표면이 상기 리세스(2)가 형성되는 표면과 일치하게 되는 순간에 중단되고, 그런 다음에, 상기 그리핑 툴이 분리된다.

Description

반도체칩의 장착방법
반도체칩을 집적회로 기판의 표면또는 패키지 저부상에 설치하는 방법은 이미 기술적으로 공지되어 있고(1987년, 러시아, Kiev, "Vischa shkola" PH, V.A.Dubolazov 등 여러 연구자들에 의해 개발된 "집적회로 조립기술(Assembly techniques of integrated circuit)", pp 60-62 참조), 이러한 방법은 진공 허용을 위한 포트홀(porthole)을 갖는 바(bar)모양의 툴(tool)을 구비한 칩 그리핑(gripping) 요소 및, 단부면내에 원각대(圓角臺)모양으로 형성되며 칩이 그 크기의 반정도 내부에 안착될 정도로 큰 리세스를 포함한다. 이때, 상기 회로판과 상기 툴이 가열되면, 상기 칩은 접합위치로 이동되고, 장착표면에 대해 압착된 다음, 진동이 상기 칩에 가해진다. 일단, 칩이 고착제(땝납또는 접착제)로 부착되면, 진공 소스가 차단되고 상기 툴이 제거된다.
그러나, 전술한 방법에서는 상기 칩 표면이 상기 회로판의 표면과 일치하게끔 칩을 회로판(회로기판 표면의 상기 리세스또는 상기 회로판의 구멍)속에 꼭 맞게 정확히 장착할 수 없다. 그 결과, 리드(lead) 길이의 재생능력이 저하되고, 칩의 접합 정확도가 떨어지게 된다.
반도체칩을 정확히 장착하는 또다른 종래의 방법(GB,B,2,138,205)에 따르면, 마이크로웨이브 회로의 제조 방법은 다음과 특징을 갖는다. 즉, 중앙부에 편평한 단부 및 모세관을 갖는 실질상으로 바(bar)인 툴속에 반도체칩이 압착되는데, 상기 모세관은 상기 툴의 단부를 향해 깔대기처럼 밖으로 퍼지는 형상을 취함으로써, 상기 툴 단부의 가장자리가 상기 칩의 주변부와 겹쳐치고 그 주변부의 한계 너머로 연장함에 따라 회로 기판이 국부적으로 변형된다. 그 결과, 상기 연장된 기판 표면에 대해 압착함으로써 상기 칩에 해당하는 모양과 깊이를 갖는 공동(空洞)이 상기 기판에 형성된다. 하부 기판 표면의 변형 감소는 초기 리세스를 사용함으로써 달성된다.
그러나, 전술한 형태의 칩 장착방법에 의하면, 회로 기판이 변형되고, 그 표면이 평탄해 지지않는다. 더욱이, 전술한 칩 장착방법에 따르면 제조능력이 저하되는 문제점이 있다.
상기 칩을 회로판속에 압착시킬 때, 압착 종료순간을 결정하기가 어렵게 되어, 상기 칩 표면이 상기 회로판 표면과 일치될 때 기판이 뒤틀릴 수도 있다. 상기 기판의 배면의 뒤틀림 현상으로 상기 기판의 평탄화가 방해됨으로써, 히이트 싱크의 기저부상에서의 기판장착 작업이 방해를 받게 된다.
본 발명은 전자 공학, 특히 반도체칩을 정확히 장착하는 방법(a method for fitting the semiconductor chip)에 관한 것이다.
도 1은 기판 표면상에 형성된 리세스내에 반도체칩을 장착하는 공정을 개략적으로 나타낸 도면이다.
도 2내지 도 4는 위상 금속화 패턴층이 손상되는 것을 방지해주는 구성을 갖는 툴을 사용하여 상기 리세스내에 반도체칩을 장착하는 공정을 나타낸 도면이다.
따라서, 본 발명의 목적은 상기 종래기술에 따른 문제점을 극복하고, 기판 뒤틀림을 방지함으로써 향상된 제조능력 및 칩 장착 정확도를 달성하도록 장착 표면의 리세스속에 칩이 압착될 수 있는 반도체칩의 정확한 장착방법을 제공하는데 있다.
상기 목적을 달성하기 위해, 본원 발명의 특징에 따라, 리세스가 장착표면에 형성되고, 편평한 단부 및 중앙부에서 상기 단부를 향해 깔대기처럼 외향하여 퍼지는 형상의 모세관 구멍을 갖는 그리핑 툴에 의해 반도체칩이 그 표면으로 부터 고정된채, 상기 반도체칩의 표면이 상기 장착표면과 일치될 때 까지 상기 반도체칩이 상기 리세스위에 배치되어 상기 리세스속에 압착되는, 반도체칩을 정확히 장착하는 방법이 제공되고, 상기 방법은, 상기 리세스가 상기 칩보다 큰 치수를 갖고, 상기 칩을 상기 리세스속에 압착하기 전에 상기 리세스내에 규정된 양의 고착제가 배치되고, 상기 칩과 상기 리세스 표면사이의 제한된 공간이 부분적으로 혹은 전체적으로 상기 고착제로 채워지도록 상기 칩의 외곽선 너머로 연장하는 상기 툴의 편평한 단부가 상기 장착표면에 대해 압력을 작용할 때 까지 상기 칩이 상기 고착제속에 압착되는 것을 특징으로 한다.
집적회로판의 기판 표면, 패키지 표면또는 하이브리드 집적회로의 기판표면이 상기 장착표면으로 사용된다.
상기 그리핑 툴은 상기 고착제가 응고될 때 까지는 분리되지 않는다.
상기 혼합된 양의 고착제를 배치하기 전에, 상기 리세스의 표면은 적어도 부분적으로 금속 코팅되고, 전기 전도물질이 상기 고착제로서 사용된다.
상기 칩을 상기 리세스속에 압착하는 순간에, 상기 그리핑 툴및/또는 상기 리세스가 형성되는 표면에 진동이 가해진다.
상기 칩은 진공 흡인컵에 의해 밀착고정되고, 상기 그리핑 툴로 부터 상기 칩의 분리동작과 상기 진공소스의 차단동작사이의 시간 경과사이에서 상기 툴의 모세관 구멍에 0.1-300mmHg의 초과 압력이 가해진다.
상기 칩을 리세스속에 압착하는 공정은 상기 리세스가 형성되는 표면에 대해 상기 툴의 일부가 압력을 작용하도록 함으로써 중단될 수도 있다. 상기 툴은 1-500μm정도 상기 리세스의 한계를 너머서 연장하고, 상기 리세스의 길이 및 폭은 상기 칩 크기 보다 0.01-1.0mm이 더 크고, 그 깊이는 상기 칩 두께보다 0.001-0.5mm 더 깊다.
상기 칩 압착 공정은, 상기 리세스가 형성되고 위상 금속층 패턴층이 존재하지 않는 표면에 대해 상기 툴의 일부가 압력을 작용하도록 하거나, 혹은 상기 툴에 견고하게 결합된 툴 그리핑 부재의 일부가 상기 표면에 대해 압력을 작용하도록 함으로써 중단될 수도 있다.
상기 칩 압착 공정에 앞서 상기 리세스내에 규정된 양의 상기 고착제를 배치함으로써, 기판의 뒤틀림현상없이 상기 고착제에 의해 칩이 밀착 고정되고, 칩표면이 상기 리세스가 형성되는 표면과 일치되는 순간에 상기 칩 압착 공정이 중단됨으로써, 용접용 리드의 길이가 가능한한 확실히 짧아질 수 있다.
상기 고착제는 칩이 제위치에서 강력하게 고정될 수 있도록 최소량이 선택되는 반면, 상기 리세스로 부터 칩이 분리되는 것을 방지할 수 있도록 최대량이 선택됨으로써, 상기 고착제가 전기적으로 전도될 경우 상기 리드의 길이는 짧아지고, 상기 고착제가 전도되지 않을 경우 칩표면이 더러워져서 결국, 상기 리드를 접촉패드에 용접하는 작업이 방해될 수도 있다.
상기 리세스내의 표면을 금속화하고, 전기 전도성 고착제를 이용함으로써, 이용자가 땜납을 사용하여 칩을 신뢰성있게 고정시킬수 있고, 칩을 용이하게 접지시킬수 있다.
상기 칩 압착 공정시 상기 리세스가 형성되는 칩및/또는 구성요소에 진동을 가함으로써, 납땜된 결합부의 질을 향상시킬 수 있다.
상기 칩을 진공 흡인컵으로 밀착 고정시킴으로써, 상기 툴 채널속에 초과압력을 가하여 툴을 분리하는 동안 칩이 위치 이탈하는 것을 방지할 수 있는데, 상기 툴에 가해지는 압력 하한값은 상기 칩으로 하여금 상기 툴에 가까이 당겨지도록 하는 힘의 균형을 이루기위해 상기 툴에 가해지는 최소압력에 의해 결정되는 반면, 압력 상한값은 공기또는 기체 흐름이 상기 리세스속에 압착된 칩을 위치이탈시키지 않도록 선택된다.
상기 툴을 칩으로 부터 분리시키기 전에 상기 고착제를 응고시킴으로써, 상기 칩의 위치 고정성이 향상되고, 툴 분리시 칩의 위치 이탈 가능성이 줄어든다.
상기 리세스 가장자리의 회로판 표면에 대해 상기 툴로 하여금 압력을 작용하도록 하여 상기 칩 압착 공정을 중단시킴으로써, 어떤 추가힘 없이도 상기 리세스, 상기 칩 및 상기 툴의 치수간의 소정 비율에 의해 원하는 효과를 얻을 수 있고, 기술 공정을 자동화할 수 있다.
한편으로, 상기 칩 압착 공정을 중단시키기 위한 필요 조건은 상기 툴과 칩의 결합에 필요한 최소한의 양에 의해 제공되는 반면, 또한편으로는, 상기 툴의 제조원료의 소모를 줄이기 위한 필요성에 의해 제공된다. 상기 리세스의 치수를 상기 칩 크기 보다 크게 설계함으로써, 상기 칩 표면이 위치하는 평면이 상기 회로판 표면이 위치하는 평면과 일치하게 되는, 상기 리세스 내에서의 상기 칩 배치상태가 가능해진다.
상기 칩에 대한 상기 리세스의 치수의 하한범위는 칩을 정확히 장착할 수 있는 가능성에 의해 결정되고, 그 상한범위는 치수 특성의 저하에 의해 결정된다.
상기 툴이 상기 위상 금속화 패턴층이 존재하지 않는 칩 표면에 대해 압력을 작용하는 순간에 상기 칩 압착 공정을 중단시킴으로써, 손상으로부터 녹방지 금속화 코팅층을 보호할 수 있다.
첨부도면을 참조하여, 실시예를 통해 본 발명이 이하에 상세히 설명된다.
첨부 도면에서, 동일한 참조 번호는 동일한 구성요소를 나타낸다.
본 발명에 따른 0.5×0.5×0.15mm 크기의 3325A-5 트랜지스터와 같은 반도체칩을 정확히 장착하는 방법은 다음과 같이 수행된다.
예컨대, 공지된 정밀 레이저 밀링가공 기술을 이용하여 Polycor로 이루어진회로 기판 1에 리세스 2가 형성되는데, 이 리세스 2의 치수는 칩 3의 치수 보다 0.1mm더 크다. 상기 칩 3은 상기 리세스 2를 너머 1-1500μm정도 연장하는 편평한 단부와, 툴 중앙부에 형성되되 상기 단부를 향해 깔대기처럼 외향하여 퍼지는 형상을 취하는 모세관 구멍 5를 구비하는 그리핑 툴 4를 사용하여 상기 칩 표면의 측면으로 부터 밀착 고정된다. 상기 툴 4로서 진공 흡인컵이 사용된다. 상기 칩 3에 인접한 위치에는 상기 리세스 2위로 일정량, 예컨대, 0.0005g의 고착제가 배치되는데, 상기 리세스 2의 표면은 부분적으로 미리 금속화 처리된다. 공정(共晶) Au-Ge 땜납이 상기 고착제로서 사용될 수도 있다. 일단, 상기 땜납이 가열되고 나면, 상기 칩 3은 칩 표면이 상기 회로판 표면과 일치될 때 까지 상기 땜납속에 압착되는데, 그 이유는 상기 툴 4의 편평한 단부가 상기 리세스 2가 형성된 표면에 대해 밀착되어야 하기 때문이다. 상기 툴 4의 편평 단부의 치수는 상기 리세스 2의 그것보다 0.2mm 더 크다. 상기 리세스속에 칩 3을 압착하는 동안, 상기 툴 4또는 상기 회로기판 1에 진동이 가해진다. 그런즉시, 상기 고착제인 땜납이 예컨대, 찬공기 흐름에 의해 융점이하의 온도로 냉각됨으로써, 상기 고착제가 응고되어, 상기 칩 3이 상기 리세스 2속에 고착된다. 상기 칩은 상기 진공 흡인컵에 0.1-300mmHg의 초과압력을 가한 다음, 상기 진공 흡인컵을 부터 진공 소스를 차단함으로써 분리된다.
상기 칩 3이 압착되는 공간인 리세스는 상기 회로기판의 표면뿐만 아니라, 패키지 표면또는 하이브리드 집적회로의 기판상에 형성될 수 있다.
상기 제안된 방법을 실제로 응용함으로써, 상기 기판의 뒤틀림 가능성을 제거할 수 있고, 보다 향상된 제조능력 및 상기 칩 장착 공정의 정확도를 달성할 수있다. 또한, 일련의 생산 공정에 사용될 때, 상기 제안된 방법은 상기 칩 평면이 상기 회로기판 평면과 동일평면을 이루는 방식으로 상기 칩을 상기 리세스속에 자동으로 장착하는 공정을 수행할 수 있게 해줌으로써, 연결 리드의 길이는 가능한한 짧아지고, 그에 따라, 상기 리드의 스퓨리어스 인덕턴스가 최소화된다. 상기 연결 리드로서 일반적으로 금제 와이어(golden wire)가 사용되기 때문에, 상기 제안된 방법에 의하면, 귀금속을 절약할 수 있다.
지금까지, 특정의 바람직한 실시예및 그 대체 실시예와 관련하여 본 발명이 상세히 개시되고 설명되었지만, 상기 본 발명에 대한 개시는 단지 본 발명의 적용예에 불과한 것이고, 본 발명을 수행하기 위한 최상 모드로서 본 명세서에 개시된 특정 실시예에 국한되는 것은 아니다.
또한, 하기 특허청구의 범위에 의해 마련되는 본 발명의 사상이나 분야를 일탈하지 않는 범위내에서 본 발명이 다양하게 개조및 변경될 수 있다는 것을 당업계에서 통상의 지식을 가진자라면 용이하게 이해할 수 있을 것이다.
본 발명은 반도체칩을 하이브리드 집적회로의 기판또는 반도체 장치 패키지의 기판속에 정확히 장착하는데 사용될 수 있다.

Claims (8)

  1. 리세스(2)가 장착표면에 형성되고, 편평한 단부 및 중앙부에서 상기 단부를 향해 깔대기처럼 외향하여 퍼지는 형상의 모세관 구멍(5)을 갖는 그리핑 툴(4)에 의해 반도체칩(3)이 그 표면으로 부터 고정된채, 상기 반도체칩(3)의 표면이 상기 장착표면과 일치될 때 까지 상기 반도체칩이 상기 리세스(2)위에 배치되어 상기 리세스속에 압착되는, 반도체칩을 정확히 장착하는 방법에 있어서,
    상기 리세스(2)는 상기 칩(3)보다 큰 치수를 갖고, 상기 칩(3)을 상기 리세스(2)속에 압착하기 전에 규정된 양의 고착제(6)가 상기 리세스(2)내에 배치되고, 상기 칩(2)과 상기 리세스(2)사이의 한정된 공간이 부분적으로 혹은 전체적으로 상기 고착제(6)로 채워지도록 상기 칩(3)의 외곽선 너머로 연장하는 상기 툴의 편평한 단부가 상기 장착표면에 대해 압력을 작용할 때 까지 상기 칩(3)이 상기 고착제(6)속에 압착되는 것을 특징으로 하는 반도체칩의 장착방법.
  2. 제 1 항에 있어서, 집적회로판의 기판(1) 표면, 패키지 표면또는 하이브리드 집적회로의 기판표면이 상기 장착표면으로 사용되는 것을 특징으로 하는 반도체칩의 장착방법.
  3. 제 1 항에 있어서, 상기 그리핑 툴은 상기 고착제(6)가 응고될 때 까지 분리되지 않는 것을 특징으로 하는 반도체칩의 장착방법.
  4. 제 1 항에 있어서, 상기 규정된 양의 고착제(6)를 배치하기 전에, 상기 리세스(2)의 표면은 적어도 부분적으로 금속 코팅되고, 전기 전도물질이 상기 고착제(6)로 사용되는 것을 특징으로 하는 반도체칩의 장착방법.
  5. 제 2 항에 있어서, 상기 칩(3)을 상기 리세스(2)속에 압착하는 동안, 상기 그리핑 툴(4), 상기 회로판의 기판(1), 패키지또는 하이브리드 접적회로의 기판에 진동이 가해지는 것을 특징으로 하는 반도체칩의 장착방법.
  6. 제 1 항 내지 제 5 항중 어느 한항에 있어서, 진공 흡인컵이 상기 그리핑 툴(4)로 사용되고, 상기 진공 흡인컵에 0.1-300mmHg의 초과 압력을 가한후 상기 진공 흡인컵으로 부터 진공 소스의 공급을 차단함으로써, 상기 그리핑 툴이 분리되는 것을 특징으로 하는 반도체칩의 장착방법.
  7. 제 1 항 내지 제 5 항중 어느 한항에 있어서, 상기 리세스(2)의 길이 및 폭은 각각의 칩의 치수보다 0.01-1.0mm정도 더 크고, 상기 리세스(2)의 깊이는 상기 칩의 두께보다 0.001-0.5mm정도 더 크며, 상기 그리핑 툴(4)은 그 편평한 단부가 1-500μm만큼 초과하여 상기 리세스(2)의 한계 너머로 연장하는 것을 특징으로 하는 반도체칩의 장착방법.
  8. 제 2 항 내지 제 5 항중 어느 한항에 있어서, 상기 칩(3)을 상기 리세스(2)속에 압착하는 동안, 상기 툴(4)의 편평한 단부는 상기 리세스(2)가 형성되고 위상 금속화 패턴층(7)이 없는 표면에 대해 압력을 작용하는 것을 특징으로 하는 반도체칩의 장착방법.
KR10-1998-0704321A 1996-10-10 1996-10-10 반도체칩의장착방법 KR100431031B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/RU1996/000292 WO1998015974A1 (fr) 1996-10-10 1996-10-10 Procede de montage du cristal d'un instrument a semi-conducteurs

Publications (2)

Publication Number Publication Date
KR19990072027A KR19990072027A (ko) 1999-09-27
KR100431031B1 true KR100431031B1 (ko) 2004-07-27

Family

ID=20130047

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0704321A KR100431031B1 (ko) 1996-10-10 1996-10-10 반도체칩의장착방법

Country Status (6)

Country Link
US (1) US6261492B1 (ko)
JP (1) JP3667773B2 (ko)
KR (1) KR100431031B1 (ko)
RU (1) RU2136078C1 (ko)
SE (1) SE522045C2 (ko)
WO (1) WO1998015974A1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6676778B1 (en) * 2000-06-19 2004-01-13 Hitachi Global Storage Technologies Netherlands B.V. Method for bonding slider and suspension together and deciding conditions of laser beam irradiation
FR2819080B1 (fr) * 2000-12-28 2004-02-06 Thomson Csf Procede d'assemblage d'un composant tel qu'un circuit integre sur un substrat
US7534320B2 (en) * 2005-11-15 2009-05-19 Northrop Grumman Corporation Lamination press pad
US7790507B2 (en) * 2007-03-24 2010-09-07 Texas Instruments Incorporated Semiconductor die collet and method
RU2527661C1 (ru) * 2013-02-11 2014-09-10 Открытое акционерное общество "Концерн радиостроения "Вега" Способ группового монтажа кристаллов при сборке высокоплотных электронных модулей
US11133866B2 (en) 2014-02-25 2021-09-28 Pharmaseq, Inc. All optical identification and sensor system with power on discovery
CN107431050B (zh) * 2016-01-06 2019-12-13 新电元工业株式会社 半导体器件的载置台以及车载装置
CN107408542B (zh) * 2016-01-06 2019-07-26 新电元工业株式会社 半导体器件的载置台以及车载装置
US10882258B1 (en) * 2016-01-22 2021-01-05 Pharmaseq, Inc. Microchip affixing probe and method of use
DE102018208881B4 (de) * 2018-06-06 2021-04-22 Vitesco Technologies GmbH Verfahren und Vorrichtung zur Bestückung eines Trägers mit einem Bauteil
JP2023522540A (ja) 2020-02-14 2023-05-31 ピー－チップ・アイピー・ホールディングス・インコーポレイテッド 光トリガ式トランスポンダ

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2264632A (en) * 1939-02-14 1941-12-02 Armstrong Cork Co Adhesive applying device
US3963551A (en) * 1974-03-05 1976-06-15 Stromberg-Carlson Corporation Method for bonding semiconductor chips
NL7905518A (nl) * 1978-07-19 1980-01-22 Matsushita Electric Ind Co Ltd Werkwijze voor het monteren van elektronische delen.
US4480983A (en) * 1982-05-13 1984-11-06 Motorola, Inc. Collet and method for dispensing viscous materials
GB2138205B (en) * 1983-04-13 1986-11-05 Philips Electronic Associated Methods of manufacturing a microwave circuit
FR2599893B1 (fr) * 1986-05-23 1996-08-02 Ricoh Kk Procede de montage d'un module electronique sur un substrat et carte a circuit integre
US4749120A (en) * 1986-12-18 1988-06-07 Matsushita Electric Industrial Co., Ltd. Method of connecting a semiconductor device to a wiring board
RU2003207C1 (ru) * 1990-12-26 1993-11-15 Институт точной механики и вычислительной техники им.С.А.Лебедева РАН Способ изготовлени гибридной интегральной схемы
US5433810A (en) * 1992-09-16 1995-07-18 Abrams; Herbert M. Lamination of composite eyeglass lenses

Also Published As

Publication number Publication date
JP2000516042A (ja) 2000-11-28
SE522045C2 (sv) 2004-01-07
US6261492B1 (en) 2001-07-17
JP3667773B2 (ja) 2005-07-06
RU2136078C1 (ru) 1999-08-27
WO1998015974A1 (fr) 1998-04-16
SE9801965D0 (sv) 1998-06-03
KR19990072027A (ko) 1999-09-27
SE9801965L (sv) 1998-06-03

Similar Documents

Publication Publication Date Title
KR100431031B1 (ko) 반도체칩의장착방법
JP3699575B2 (ja) Ｉｃパッケージ実装方法
JP3174393B2 (ja) 電子部品搭載用基板の製造方法
KR960003853B1 (ko) 반도체 장치 및 그의 제조방법
US6617200B2 (en) System and method for fabricating a semiconductor device
US4592131A (en) Method for manufacturing resin-sealed semiconductor device
US5885853A (en) Hollow chip package and method of manufacture
US4761880A (en) Method of obtaining surface mount component planarity
KR20030016427A (ko) 전기 부품 장착을 위한 납땜 방법
JPH09312358A (ja) Ｉｃパッケージ
EP0711104B1 (en) Semiconductor device and method for making same
JP3348830B2 (ja) はんだバンプボンディング装置およびはんだバンプボンディング方法
JP2812313B2 (ja) 半導体装置
JP2845203B2 (ja) 半導体装置およびその製造方法
JPS60109295A (ja) 実装基板およびそれを用いた実装体
JP2000183263A (ja) 半導体パッケージの製造方法
EP4290571A1 (en) Electronic package with heatsink and manufacturing method therefor
JP2001044312A (ja) 金属製スティフナ付き配線基板
JPH09307198A (ja) 電子部品搭載用基板
KR100348321B1 (ko) 반도체 패키지 제조용 리드프레임
JP3064843B2 (ja) チップのボンディング方法
JPH06334059A (ja) 半導体搭載用基板及びその製造方法
JPS6227752B2 (ko)
JP3161648B2 (ja) 電子部品の半田付け方法
JPH05114662A (ja) 電子部品用気密封止容器およびその封止方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment
FPAY Annual fee payment
EXPY Expiration of term