KR100426440B1 - 전자적 착신 임피던스 발생 회로 - Google Patents

전자적 착신 임피던스 발생 회로 Download PDF

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Abstract

본 발명은 전화 단말기에 있어서 착신 임피던스를 전자적으로 발생시키는 회로에 관한 것으로, 제1 입력단자, 제2입력단자 간의 착신 교류전압을 포함한다. 본 발명의 회로는 임피던스를 조정하기 위한 프로그램이 가능한 임피던스 필터를 포함하는 제어장치를 가지는 바, 제어장치의 전달함수는 임피던스 필터의 필터 계수를 프로그램을 함으로서 조정이 가능하다. 본 발명의 제어장치는 각국의 상이한 착신 임피던스에 관한 요구사항을 만족시킬 수 있게 한다. 끝으로, 제어장치는 디지털 신호 처리기로 구현할 수 있는 프로그램이 가능한 임피던스 필터를 가진다. 특히 바람직한 실시례에 따르면, 상기 임피던스 필터는 디지털 신호 처리기내의 프로그램의 형태로서 구현한다.

Description

전자적 착신 임피던스 발생 회로{Circuit for electronically generating a call impedance}
아날로그 전화통신 시스템에 있어서, 가입자에게 착신 호를 알려주기 위해 가입자의 단말기로 착신신호(ringing signal)를 전송한다. 이러한 착신신호는 착신전압 또는 착신 교류전압이라고 하는 정현파 교류전압의 형태를 취한다. 피호출 단말기는 착신신호를 감지해야 하고 필요한 경우, 착신 신호에 대해서 반응을 한다(예를 들어, 피호출 가입자에게 호출음이나 회선에 접속함으로서 알리는 것). 그런데, 각국마다 전화망 설계가 상이하기 때문에, 단말기의 착신임피던스가 특정국가에서 규정한 요구사양을 만족하여야 그 국가의 전화망에 단말기를 연결할 수 있다. 독일의 경우, 착신음용 임피던스의 요구사양 분데스포스트(독일 연방 체신 서비스)에서 1994년 5월 2일 발행된 카탈로그 BAPT 223 ZV5의 페이지 12, 2.6.1 장 '착신 임피던스'에서 규정되어 있다.
전화 단말기에서의 착신임피던스는 통상적으로 저항과 커패시터로 형성되는 바, 저항은 착신 임피던스의 저항성분을 형성하고, 커패시터는 커패시티브 성분을 형성한다. 특정국가에서 특정 값으로 규정된 착신 임피던스값의 요구사양에 저항과 커패시터가 부합하야야 한다. 이러한 요구사양 때문에, 전화 단말기는 각국마다 규정된 설계에 따라야 한다. 이로 인해, 각국마다 상이한 착신임피던스 요구치를 만족하는 가입자용 단말기를 국가마다 별도로 생산하여야 하므로 제조원가가 상승하는 문제점이 있다.
미합중국 특허 제5,485,516호에서는 트랜지스터와 이 트랜지스터를 제어하는 제어기를 이용하여 전송특성 같은 회선조건에 부합되도록 하는 전화 회선의 회선 임피던스를 발생하는 것이 개시되어 있다. 하지만, 본 발명에서는 착신 임피던스를 커패시터와 저항으로 구현하여 특정한 방법을 통해 특정국가의 요구사양에 정합되도록 한다.
본 발명은 미합중국 특허 제5,485,516호에 개시되고, 특허청구범위 제1 항의 처음에 언급된 바와 같은 회로에 관한 것이다.
도 1은 전자적 착신 임피던스 발생 회로의 제1 실시례를 나타내는 회로도.
도 2는 도는 디지털 전원 인버터 회로의 입력신호와 입력신호로부터 계산된 출력 신호의 타이밍도.
도 3은 도 1에 따른 전도성 전류를 세팅하기 위한 전압제어 전원(voltage controlled power source)의 회로도.
도 4는 전자적 착신 임피던스 발생 회로의 제2 실시례를 나타내는 회로도.
도 5는 도 4에 따른 제1 전도성 전류와 제2 전도성 전류를 세팅하기 위한 전압제어 전원의 회로도.
상기 도면에서 나타난 동일하거나 기능상으로 동일한 소자와 신호는 동일한 참조 심벌로 나타낸다.
본 발명은 회로적인 수단으로 착신 임피던스를 쉽게 다양한 주어진 요구사양에 정합할 수 있는 회로를 제공하는 것이 목적이다.
특허청구범위 제1 항에 개시된 특성을 지니는 회로를 통해 본 발명의 목적을 달성할 수 있다.
이에 따르면, 본 발명에 따른 회로에서는 착신 임피던스를 규정된 요구사양에 정합하는 제어기 및 필터 계수를 설정하여 제어기의 전달함수를 조정하는 임피던스 필터(impedance filter)로 사용되는 프로그램이 가능한 디지털필터(programmable digital filter)를 구비한다.
회로의 유용한 실시례들은 각각의 종속항에서 나타난다.
본 발명에 따른 제어기는 착신 임피던스를 설정할 수 있으므로 각국마다 다양하게 규정된 착신 임피던스 요구사양 등의 조건을 만족시킬 수 있다. 상기와 같은 동작을 위해서는 제어기는 프로그램 제어 유닛(program controlled unit)과 같은 프로그램이 가능한 임피던스 필터를 구비한다. 제어기의 전달함수 즉, 착신 임피던스는 임피던스 필터의 필터 계수를 프로그램함으로서 설정할 수 있다. 유용한 실시례에 있어서, 프로그램 제어 유닛은 DSP와 같은 마이크로프로세서로 구현할 수 있다. 다른 실시례에서는, 임피던스 필터를 DSP의 내부 프로그램 형태로 구현한다.
이러한 구성은 단일의 디자인으로 통일되어 제조된 가입자 단말기를 단지 그것이 사용되는 국가에 적합한 제어기의 전달함수를 세팅함으로써 여러 국가에서 사용할 수 있다는 장점을 가진다.
다른 바람직한 실시례에서는, 입력회선에 연결되는 제1 단자와 정류기 사이에 연결되는 커패시터 및 정류기의 제1 출력과 기준 전위점 사이에 부하경로(load path)가 연결되는 트랜지스터에 의해 착신 임피던스를 형성하는 경우이다. 트랜지스터는 제어기에 의해서 제어되는데, 제어기의 전달함수는 착신 임피던스가 특정국가에서 규정된 요구사양에 부합하도록 조정이 가능하다. 이러한 구성은 단일의 디자인으로 통일되어 제조된 가입자 단말기를 단지 그것이 사용되는 국가에 적합한 제어기의 전달함수를 세팅함으로써 여러 국가에서 사용할 수 있다는 장점을 가진다.
또 다른 실시례에서는, 디지털 전원 인버터 회로를 임피던스 필터의 전단에 연결하는 경우이다. 부가하여 바람직한 구현으로는, 디지털 정류회로를 임피던스 필터의 후단에 연결하는 경우이다.
다른 실시례에서는, 제어기는 트랜지스터의 전단에 연결되는 아날로그 적분기를 구비하여 첫 번째 입력 전압과 두 번째 입력 전압 사이의 차를 적분하고 그 출력신호로 트랜지스터를 제어한다.
다른 발전된 실시례에서는, 전압분배기가 정류기의 첫 번째 출력에서 나오는 전압을 적은 크기의 전압으로 분배한다.
다른 바람직한 실시례에서는, 디지털 전원 인버터 회로, 임피던스 필터 및 디지털 정류회로를 하나의 디지털 모듈로 집적한다.
다른 바람직한 실시례에서는, 아날로그/디지털 변환기, 디지털/아날로그 변환기 및 아날로그 적분 회로를 하나의 아날로그 모듈로 집적한다.
다른 바람직한 실시례에서는, 제어기는 제1 트랜지스터의 제어단자의 전단에 연결한 제1 아날로그 적분기 회로를 가지는데, 상기 적분기 회로는 제1 입력 전압과 제2 입력 전압의 차를 적분하여 그 출력신호로 제1 트랜지스터를 제어한다. 또한 제어기는 제2 트랜지스터의 제어 단자의 전단에 연결한 제2 아날로그 적분기 회로를 가지는데, 상기 적분기 회로는 제3 입력 전압과 제4 입력 전압의 차를 적분하여 그 출력신호로 제2 트랜지스터를 제어한다. 이러한 회로는 착신 교류 전압을 정류하는 정류회로를 가질 필요가 없는 장점이 있다.
제1 전압분배기는 착신 교류 전압의 제1 전위를 적합하게 분배하고, 제2 전압분배기는 착신 교류 전압의 제2 전위를 적합하게 분배한다.
바람직한 실시례에서는, 제1 및 제2 아날로그/디지털 변환기, 제1 및 제2 디지털/아날로그 변환기 및, 제1 및 제2 아날로그 적분기 회로가 하나의 아날로그 모듈로 집적된다.
바람직한 실시례에서는, 트랜지스터는 N-채널 MOSFET으로 구현된다.
종속항과 후술된 설명과 도면은 심화된 유용한 실시례와 개량 발명들을 개시한다.
본 발명을 도면에서 제시하는 유용한 실시례에서 더욱 자세하게 설명한다.
도 1에 도시된 전자적 발신 임피던스 발생 회로는 전화망 회선이 연결되는 두 개의 단자(a, b)를 가진다. 착신신호는 전화망 회선을 거쳐 다른 가입자로부터 수신되는데, 착신신호는 주파수 fR을 가지는 정현파 교류 전압(V~)의 형태이다. 후크 스위치에 대응하는 스위치(S)는 착신신호의 직류 신호 성분이 커패시터(C)에 의해 차단되는 결과 개방상태가 된다.
상기 커패시터(C)는 착신 임피던스의 커패시티브 성분이 된다. 커패시터(C)의 후단에는 착신 교류전압을 정류하는 브리지 정류기(1)가 연결된다. 정류된 착신 교류전압은 후술하는 회로들에 전압을 공급하고, 임피던스를 조정하는 전도성 전류(I)를 세팅한다. 정류된 양의 착신 교류 전압(Va)과 음의 착신 교류 전압(Vb)은 브리지 정류회로(1)의 제1 출력(12)과 제2 출력(13)에 각각 인가된다. 정류된 양의 착신 교류 전압(Va)과 정류된 음의 착신 교류 전압(Vb)은 기준전위점(VSS)으로 보내지는데, 정류된 양의 착신 교류 전압(Va)의 진폭은 정류된 음의 착신 교류 전압(Vb)의 진폭보다 더욱 크다.
브리지 정류회로(1)의 제1 출력(12)과 제2 출력(13)은 각각 트랜지스터(T1)와 저항(R1)을 통해 기준전위(VSS)에 연결된다. 트랜지스터(T1)는 커패시터(C)와 함께 착신 임피던스를 형성한다. 트랜지스터(T1)의 저항값을 제어함으로써 각국마다 다양하게 규정된 요구사양에 착신 임피던스를 정합시킬 수 있다. 상기의 목적을 위해 디지털 제어기는 정류된 양의 착신 교류 전압(Va)과 음의 착신 교류전압(Vb)으로 트랜지스터(T1)를 제어하는 제어전압(VSt)을 출력한다.
그런데, 양의 착신 교류 전압(Va)은 높은 전압치를 가지지만, 후행하는 회로에서는 양의 착신 교류 전압에 비해 상당히 낮은 전압의 신호를 이용하므로 후행하는 회로에서 처리될 수 있도록 저항(R2, R3)으로 이루어진 전압분배기에 의해서 작은 전압으로 분배된다.
감산기 회로(subtracter;7)는 전압 분배된 양의 착신 교류 전압과 음의 착신 교류전압(Vb)을 입력받아 두 입력의 전압차(Vab)를 출력한다.
제1 아날로그/디지털 변환기(2)는 상기의 전압차(Vab)를 표본추출비(sampling rate:fs)로 연속적으로 샘플을 하여 디지털 신호(V'ab)로 변환한다.
디지털 신호(V'ab)는 제1 디지털 전원 인버터 회로(3)로 인가된다. 도 2는 디지털 전원 인버터 회로의 입력 및 출력 신호에 대한 타이밍 다이어그램이다. 제1 디지털 전압 인버터 회로(3)의 입력단에서의 디지털 값(V'ab)이 미리 설정된 문턱 값(MIN)이하로 떨어지게 되면, 카운터는 디지털 신호의 샘플링 레이트 (fs/N)로 카운트하기 시작한다. 착신 교류 전압의 주파수에 따라 디지털 제어 장치(10)에 의해 설정될 수 있는 설정값을 카운트 값이 초과하게 되면, 제1 디지털 전원 인버터 회로(3)의 출력(V'ab)의 디지털 값은 대기시간(TS)이 경과 후에 부호가 전환된다. 대기시간(TS)동안에는, 카운터는 입력단에서 디지털 값(V'ab)이 문턱값(MIN) 이하로 떨어질 때까지 리셋상태를 유지하면서 다시 카운트를 시작하지 않는다. 따라서 기준 전위점(VSS)으로 보내지는 착신 교류 전압 즉, 정류된 정현파 파동을 구성하는 디지털 입력 신호로부터 기준 전위점(VSS)으로 보내지는 제1 착신 교류 전압을 구성하는 디지털 출력신호는 만들어지게 된다.
디지털 전원 인버터 회로(3)의 디지털 출력 신호는 임피던스 필터(4)로 인가된다. 특정 국가의 요구사양에 착신임피던스를 정합하기 위해서, 임피던스 필터(4)는 프로그램이 가능한 전달함수(k)를 가지며, 디지털 제어 장치(10)로 프로그램할 수 있다. 임피던스 필터(4)는 입력신호(V'ab~)로부터 착신 임피던스를 위해서 필요한 위상 천이와 증폭을 계산한다. 여러 계수를 프로그램할 수 있는 디지털 하드웨어로 임피던스 필터(4)를 구현할 수 있다. 또한 DSP의 신호 처리 알고리즘으로도 디지털필터(4)를 구현하여, 다양한 착신 임피던스에 맞게 필터함수를 조정할 수 있다.
디지털 정류 회로(5)는 임피던스 필터(4)의 디지털 출력 신호(VSI)의 절대값을 취하여 정류한다.
디지털/아날로그 변환기(6)는 디지털 정류 회로(5)의 출력신호(VSI)를 아날로그 신호(VI)로 변환한다.
아날로그 적분기 회로(8)의 제1 입력에는 아날로그 신호(VI)가 입력되고, 제 2 입력에는 전도성 전류에 비례하는 관계를 가지는 음의 착신 교류 전압(Vb)이 입력된다. 아날로그 적분기 회로(8)의 내부에서는 두 개의 입력신호의 차를 연속적으로 적분한다. 아날로그 적분기 회로(8)의 출력신호(VSt)는 트랜지스터(T1)의 제어단자로 인가되어 트랜지스터(T1)를 제어한다.
도 3은 트랜지스터(T1)를 이용하여 전도성 전류(I)를 조정하는 것을 도시한다. 감산기 회로(21)는 디지털 제어기의 아날로그 신호(VI) 및 전도성 전류(I)에 비례하는 음의 착신 교류 전압(Vb)을 입력받아, 두 신호의 전압차(VI - Vb)를 출력한다. 적분기 회로는 전압차(VI-Vb)를 적분한다. 적분기 회로(20)는 트랜지스터(T1)의 제어 단자로 인가되는 전압(VSt)을 출력한다. 트랜지스터(T1)는 전도성 전류(I)를 조절한다. 적분기 회로(20)는 전압차(VI-Vb)가 0이 될 때까지 전압차(VI-Vb)를 적분한다. 따라서 Vb = Ri * I= VI를 이용하면, 컨덕턴스 값 GM = I/VI = 1/R1 이 된다.
디지털 제어기의 아날로그 신호(VI)는 전도성 전류(I)를 제어하는데, 아래의 공식에 의해 필요한 착신 임피던스(Z)는 전압차(Vab)와 전압분배기(R2, R3)의 증폭률(ksense), 임피던스 필터(4)의 전달함수(K), 아날로그 집적회로의 컨덕턴스 값(GM)으로 계산할 수 있다:
따라서 트랜지스터(T1)를 통해서 전도성 전류(I)를 조절할 수 있다. 또한 프로그램이 가능한 임피던스 필터(4)의 전달함수(k)에 의해서 트랜지스터(T1)를 조절할 수 있다. 따라서 임피던스 필터(4)의 프로그램이 가능한 전달함수(k)에 착신 임피던스를 조정할 수 있으므로 단지 임피던스 필터(4)의 전달함수를 프로그램해서 각국마다 다양한 요구사양에 착신 임피던스를 정합할 수 있다. 이러한 동작을 위해서 착신 임피던스에 대한 각국의 다양한 요구사양 메모리(11)에 저장할 수 있다. 디지털 제어 장치(10)는 메모리(11)로부터 특정국가의 착신 임피던스에 대한 요구사양을 읽어드리고, 그에 따라 임피던스 필터(4)를 프로그램하고 디지털 전원 인버터(3)를 착신 교류 전압의 주파수(fr)로 세트한다.
도 4는 두 개의 컨덕터로 가입자 회선을 연결하는 제1 단자(a)와 제2 단자(b)를 구비하는 전자적으로 착신 임피던스를 발생하는 회로를 도시한다. 전화망회선을 통해 착신 신호가 수신되는데, 이 신호는 주파수(fr)를 가지는 정현파 교류 전압(V~)의 형태이다. 착신 임피던스의 직류 신호 성분은 제1 커패시터(C1)와 제2 커패시터(C2)에 의해 차단된다.
제1 커패시터(C1)와 제2 커패시터(C2)는 착신 임피던스의 용량성 성분을 형성한다.
착신 교류전압(V~)의 양의 반파(positive half-wave)를 위하여 제1 커패시터, 제1 트랜지스터(T2)의 부하 경로 및, 제1 저항(R10)으로 구성되는 제1 직렬 회로가 제공된다. 제1 단자(a)는 상기 직렬회로를 매개로 기준 전위(VSS)에 연결된다. 제1 커패시터(C1)와 제1 트랜지스터(T2)의 연결점에의 전위는 착신 교류 전압(V~)의 제1 전위(Va~)가 된다.
착신 교류전압(V~)의 음의 반파(negative half-wave)를 위하여 제2 커패시터, 제2 트랜지스터(T3)의 부하 경로 및, 제2 저항(R20)으로 구성되는 제2 직렬 회로가 제공된다. 제2 단자(b)는 상기 직렬회로를 매개로 기준 전위(VSS)에 연결된다. 제2 커패시터(C2)와 제2 트랜지스터(T3)의 연결점에서의 전위는 착신 교류 전압(V~)의 제2 전위(Vb~)가 된다.
착신 교류전압(V~)의 양의 반파의 경우에는 착신 임피던스는 제1 커패시터(C1)와 제1 트랜지스터(T2)로 정해지고, 음의 반파의 경우에는 제2 커패시터(C2)와 제2 트랜지스터(T3)로 정해진다. 이러한 동작에서는 제1 전도성 전류(I1)는 제1 직렬 회로에서 제2 전도성 전류(I2)는 제2 직렬 회로에서 각각 세팅된다.
양의 반파의 경우에는, 제2 단자(b)와 기준 전위(VSS)사이에 배치된 제2 회로가 낮은 임피던스를 갖도록 제2 트랜지스터(T3)는 작은 임피던스로 연결된다. 음의 반파의 경우에는, 제1 단자(a)와 기준전위(VSS)사이에 배치된 제1 회로가 낮은 임피던스를 갖도록 제1 트랜지스터(T2)는 작은 임피던스로 연결된다.
제1 전압분배기(R30, R50)는 제1 전위(양의 반파:Va~)를 작은 전압으로 분배하고, 제1 아날로그/디지털 변환기(2')는 이 분배된 전압을 제1 디지털 신호(V'a~)로 변환한다.
제2 전압분배기(R40, R60)는 제2 전위(음의 반파:Vb~)를 작은 전압으로 분배하고, 제2 아날로그/디지털 변환기(2'')는 이 분배된 전압을 제2 디지털 신호(V'b~)로 변환한다.
제1 디지털 신호(V'a~)와 제2 디지털 신호(V'b~)는 임피던스 필터(4)로 입력된다.
메모리(11)에 연결된 마이크로프로세서와 같은 제어장치(10)는 임피던스 필터(4)를 프로그램한다. 임피던스 필터(4)를 프로그램하는 것은 특정 국가의 착신 임피던스에 관해 정해진 파라미터로 세팅하는 것을 말한다. 이러한 동작을 수행하기 위해서, 메모리(11)가 각각의 국가에 있어서 상이한 요구사항에 관한 데이터를 저장할 수 있어야 한다. 회로의 응용분야에 따라서, 제어장치(10)는 메모리(11)에서 특정 국가의 요구사양 데이터를 읽어오고, 그 사양에 맞도록 임피던스 필터(4)를 프로그램한다.
임피던스 필터(4)는 제1 디지털 출력신호(VSI1)와 제2 디지털 출력신호(VSI2)를 출력한다.
제1 디지털/아날로그 변환기(6')는 제1 디지털 출력신호(VSI1)를 입력받아서 제1 아날로그 적분기 회로(8')로 입력되는 제1 입력 신호(VI1)로 변환한다.
마찬가지로, 제2 디지털/아날로그 변환기(6'')는 제2 디지털 출력신호(VSI2)를 입력받아서 제2 아날로그 적분기 회로(8'')로 입력되는 제2 입력 신호(VI1)로 변환한다.
제1 아날로그 적분 회로(8')는 제1 입력신호(VI1) 및 제1 트랜지스터(T2)의 부하 경로와 제1 저항(R10)의 연결점에서의 전위인 제2 입력신호(Vam)의 차를 적분한다. 제2 입력 신호 Vam = R10 * I1 가 되어, 제1 전도성 전류(I1)에 비례한다.
마찬가지로, 제2 아날로그 적분 회로(8'')는 제2 입력신호(VI2) 및 제2 트랜지스터(T3)의 부하 경로와 제2 저항(R20)의 연결점에서의 전위인 제2 입력신호(Vbm)의 차를 적분한다. 제2 입력 신호 Vbm = R20 * I2 가 되어, 제2 전도성 전류(I2)에 비례한다.
도 5는 제1 및 제2 아날로그 적분기 회로와 제1 트랜지스터(T2) 및 제2 트랜지스터(T3)를 이용하여 제1 전도성 전류(I1) 및 제2 전도성 전류(I2)를 각각 조절하는 것을 도시한다.
제1 감산기 회로(12)는 제1 아날로그 제어 신호(VI1) 및 제1 트랜지스터(T2)의 부하경로와 제1 저항(R10)의 연결점에서의 전위(Vam)를 입력받아 두 입력신호의 차(VI1 - Vam)를 출력한다. 제1 적분기 회로(11)는 전압차(VI1 - Vam)를 적분하여제1 트랜지스터(T2)의 제어 단자에 인가되는 전압(VSt1)을 출력한다. 제1 트랜지스터(T2)는 제1 전도성 전류(I1)를 세팅한다. 제1 적분기 회로(11)는 전위차 VI1 - Vam = 0 이 될 때까지 전위차(VI1 -Vam)를 적분하게 된다. 따라서 Vam = R10 * I1 = VI1 의 공식을 이용하여 컨덕턴스 값 GM1 = I1/VI1 = 1/R10을 구할 수 있다.
그러므로, 디지털 제어기의 제1 아날로그 신호(VI1)는 제1 전도성 전류(I1)를 제어하는데, 필요한 착신 임피던스값(Z1)과 주어진 착신 교류전압(V~)의 양의 반파는 제1 전압분배기(R30, R50)의 증폭상수(Ksensel), 임피던스 필터(4)의 제1 전달함수(k1) 및, 제1 아날로그 적분기 회로(8')의 컨덕턴스 값(GM1)을 통해서 구할 수 있다:
따라서 제1 트랜지스터(T2)는 제1 전도성 전류(I1)를 제어한다. 또한, 임피던스 필터(4)의 프로그램이 가능한 제1전달함수 k1은 제1 트랜지스터(T2)를 제어한다. 따라서 착신 임피던스는 임피던스 필터(4)의 프로그램이 가능한 제1 전달함수 (k1)에 의존하기 때문에 간단하게 임피던스 필터(4)의 제1 전달함수(k1)를 재프로그램함으로써 각국 마다의 다양한 요구사양을 만족시킬 수 있다. 이러한 동작을 위해서, 메모리(11)가 각국의 착신 임피던스의 요구치를 저장할 수 있다 예를 들면, 제어장치(10)는 메모리에서 특정국가의 착신 임피던스 요구치를 읽어들여서, 그에 따라 임피던스 필터(4)의 제1 전달함수(k1)를 다시 프로그램해서 착신 임피던스를 정합한다.
제2 감산기 회로(22)는 제2 아날로그 제어 신호(VI2) 및 제2 트랜지스터(T3)의 부하경로와 제2 저항(R20)의 연결점에서의 전위(Vbm)를 입력받아 두 입력신호의 차(VI2 - Vbm)를 출력한다. 제2 적분기 회로(21)는 전압차(VI2 - Vbm)를 적분하여 제2 트랜지스터(T3)의 제어 단자에 인가되는 전압(VSt2)을 출력한다. 제2 트랜지스터(T3)는 제2 전도성 전류(I2)를 세팅한다. 제2 적분기 회로(21)는 전위차 VI2 - Vbm = 0 이 될 때까지 전위차(VI2 -Vbm)를 적분하게 된다. 따라서 Vbm = R20 * I2 = VI2 의 공식을 이용하여 컨덕턴스 값 GM2 = I2/VI2 = 1/R20을 구할 수 있다.
그러므로, 디지털 제어기의 제2 아날로그 신호(VI2)는 제2 전도성 전류(I2)를 제어하는데, 필요한 착신 임피던스값(Z2)과 주어진 착신 교류전압(V~)의 음의 반파는 제2 전압분배기(R40, R60)의 증폭상수(Ksense2), 임피던스 필터(4)의 제2 전달함수(k2) 및, 제2 아날로그 적분기 회로(8'')의 컨덕턴스 값(GM2)을 통해서 구할 수 있다:
따라서 제2 트랜지스터(T3)는 제2 전도성 전류(I2)를 제어한다. 또한, 임피던스 필터(4)의 프로그램이 가능한 제2 전달함수(k2)는 제2 트랜지스터(T3)를 제어한다. 따라서 착신 임피던스는 임피던스 필터(4)의 프로그램이 가능한 제2 전달함수 k2에 의존하기 때문에 간단하게 임피던스 필터(4)의 제2 전달함수(k2)를 재프로그램함으로써 각국 마다의 다양한 요구사양을 만족시킬 수 있다. 제2 전달함수(k2)를 다시 프로그램하는 것은 상기한 제1 전달함수(k1)를 다시 프로그램하는 것과 비슷한 방법으로 수행된다.
동일한 착신 임피던스 Ztotal이 각각 착신 교류전압(V~)의 양의 반파와 음의 반파에 작용하기 위해서는 제1 전달함수(k1)와 제2 전달함수(k2)는 동일한 것이 바람직하다. 물론 이 경우는 제1 아날로그 적분기(8')의 컨덕턴스 값(GM1)과 제2 아날로그 적분기(8'')의 컨덕턴스 값(GM2)이 같다는 가정과 제1 전압분배기와 제2 전압분배기의 전압분배비(voltage divider ratio)가 같다는 두 가지 가정이 성립해야 한다. 따라서, GM1 = GM2 이고 ksensel1 = ksensel2인 경우에는 착신 임피던스(Ztotal)는 다음과 같다 :
본 발명에 따르는 회로에서는 또한 착신 교류전압(V~)의 양의 반파를 위한 착신 임피던스(Z1)를 착신 교류전압(V~)의 음의 반파를 위한 착신 임피던스(Z2)와 다르게 한 비대칭적인 착신 임피던스를 세팅하는 것도 가능하다.
본 발명에 따른 제어기는 착신 임피던스를 설정할 수 있으므로 각국마다 다양하게 규정된 착신 임피던스 요구사양 등의 조건을 만족시킬 수 있다. 이러한 구성은 단일의 디자인으로 통일되어 제조된 가입자 단말기를 단지 그것이 사용되는 국가에 적합한 제어기의 전달함수를 세팅함으로써 여러 국가에서 사용할 수 있다는 장점을 가진다

Claims (13)

  1. 적어도 하나 이상의 트랜지스터(T1; T2, T3) 및 적어도 하나 이상의 커패시터(C; C1, C2)를 포함하고, 상기 트랜지스터(T1; T2, T3)의 저항값을 조정함으로써 착신임피던스를 저합할 수 있으며, 제1 입력단자(a)와 제2 입력단자(b)사이에 착신 교류전압(V~)이 입력되는 전화단말기의 전자적 착신 임피던스 발생 회로에 있어서,
    상기 착신 교류전압(V~)으로 상기 트랜지스터(T1)를 제어하는 제어 전압(VSt)을 발생하여 상기 착신 임피던스를 주어진 조건에 정합하고, 상기 착신 임피던스를 세팅하는 디지털 제어기(2,4,8; 2',2'',4,8',8'')를 포함하되,
    상기 디지털 제어기(2,4,8; 2',2'',4,8',8'')는 프로그램을 할 수 있는 임피던스 필터(4)를 포함하고,
    관련된 필터계수를 프로그램하는 방법으로 상기 임피던스 필터(4)의 전달함수를 설정할 수 있는 것을 특징으로 하는 전자적 착신 임피던스 발생 회로.
  2. 제 1항에 있어서,
    상기 임피던스 필터(4)는 프로그램이 가능한 디지털 신호 처리기(4) 또는 마이크로프로세서의 일 구성요소인 것을 특징으로 하는 전자적 착신 임피던스 발생 회로.
  3. 제 1항 또는 제 2항에 있어서,
    상기 임피던스 필터(4)의 전단에 연결되는 디지털 전원 인버터 회로(3) 및,
    상기 임피던스 필터(4)의 후단에 연결되는 디지털 정류기 회로
    를 더 포함하는 것을 특징으로 하는 전자적 착신 임피던스 발생 회로.
  4. 제 1항에 있어서,
    상기 착신 교류 전압(V~)을 정류하기 위한 정류기 회로(1),
    상기 입력 단자(a)와 상기 정류기 회로(1) 사이에 연결되는 커패시터(C),
    상기 정류기 회로(1)의 출력(12, 13) 사이에 부하 경로가 배치되는 트랜지스터(T1) 및,
    상기 정류기 회로(1)에 의해서 상기 착신 교류 전압(V~)으로부터 정류되어 상기 제어기(2,4,8)에 인가되는 제1 및 제2 전압(Va, Vb)을 구비하되,
    상기 제어기(2,4,8)는 상기 트랜지스터(T1)를 구동하기 위한 출력신호(VSt)을 만드는 것을 특징으로 하는 전자적 착신 임피던스 발생 회로.
  5. 제 1항에 있어서,
    상기 제어기(2,4,8)는
    상기 트랜지스터(T1)의 전단에 연결되고, 제1 입력전압(VI)과 제2 입력전압(Vb)간의 차를 적분한 출력 신호(VSt)를 출력하여 상기 출력신호로 상기 트랜지스터(T1)를 구동하는 아날로그 적분기 회로(8)를 포함하는 것을 특징으로 하는 전자적 착신 임피던스 발생 회로.
  6. 제 1항에 있어서,
    정류기 회로(1)의 하나의 출력단(12)에서 출력되는 전압(Va)을 사용 가능한 부분 전압으로 분배하는 전압분배기(R2, R3)를 포함하는 것을 특징으로 하는 전자적 착신 임피던스 발생 회로.
  7. 제 3항에 있어서,
    상기 디지털 전원 인버터회로(3), 상기 임피던스 필터(4) 및 상기 디지털 정류회로(5)는 단일한 반도체 칩으로 집적되도록 디지털 설계되는 것을 특징으로 하는 전자적 착신 임피던스 발생 회로.
  8. 제 4항 내지 제 7항 중 어느 하나에 있어서,
    상기 디지털 전원 인버터회로(3)의 전단에 연결되는 아날로그/디지털 변환기(2) 및
    상기 디지털 정류기 회로(5)의 후단에 연결되는 디지털/아날로그 변환기(6)를 포함하되,
    상기 아날로그/디지털 변환기(2), 상기 디지털/아날로그 변환기(6) 및 상기 아날로그 적분기 회로(8)는 단일한 반도체 칩에 집적되도록 아날로그 설계된는 것을 특징으로 하는 전자적 착신 임피던스 발생 회로.
  9. 제 1항 또는 제 2항에 있어서,
    제1 커패시터(C1), 상기 제1 트랜지스터(T2)의 부하 경로, 및 제1 저항(R10)은 상기 제1 단자(a)와 기준 전위점(VSS) 사이에 직렬배치되고,
    제2 커패시터(C2), 상기 제2 트랜지스터(T3)의 부하 경로, 및 제2 저항(R20)은 상기 제2 단자(a)와 기준 전위점(VSS) 사이에 직렬배치되며,
    착신 교류전압(V~)의 제1 및 제2 전위(Va~)가 상기 제어기(2', 2'', 4, 8', 8'')에 인가되며,
    상기 제어기(2', 2'', 4, 8', 8'')는 상기 제1 트랜지스터(T2)를 구동하기 위한 제1 제어 전압(VSt1)과, 상기 제2 트랜지스터(T3)를 구동하기 위한 제2 제어 전압(VSt2)을 발생하는 것을 특징으로 하는 전자적 착신 임피던스 발생 회로.
  10. 제 9항에 있어서,
    상기 제어기(2', 2'', 4, 8', 8'')는,
    상기 제1 트랜지스터(T2)의 전단에 연결되고, 제1 입력 전압(VI1)과 제2 입력 전압(Vam)간의 차를 적분한 것으로서 상기 제1 트랜지스터(T2)를 구동하는 출력 신호(VSt1)를 출력하는 제1 아날로그 적분기 회로(8') 및
    상기 제2 트랜지스터(T3)의 전단에 연결되고, 제3 입력 전압(VI2)과 제4 입력 전압(Vbm)간의 차이를 적분한 것으로서 상기 제2 트랜지스터(T3)를 구동하는 출력신호(VSt2)를 출력하는 제2 아날로그 적분기 회로(8'')
    를 포함하는 것을 특징으로 하는 전자적 착신 임피던스 발생회로.
  11. 제 10항에 있어서,
    상기 착신 교류 전압(V~)의 상기 제1 전위(Va~)로부터 이용 가능한 제1 부분 전압을 발생하는 제1 전압분배기(R30, R40) 및,
    상기 착신 교류 전압(V~)의 상기 제2 전위(Vb~)로부터 이용 가능한 제2 부분 전압을 발생하는 제2 전압분배기(R40, R60)
    를 포함하는 것을 특징으로 하는 전자적 착신 임피던스 발생회로.
  12. 제 11항에 있어서,
    상기 임피던스 필터(4)의 전단에 연결되는 적어도 하나의 아날로그/디지털 변환기(2', 2'') 및
    상기 디지털 정류회로(5)의 후단에 연결되는 적어도 하나의 디지털/아날로그 변환기(6', 6'')를 포함하되,
    상기 아날로그/디지털 변환기(2', 2''), 상기 디지털/아날로그 변환기(6', 6'') 및 상기 아날로그 적분기 회로(8', 8'')는 단일의 반도체 칩에 집적되도록 아날로그 설계되는 것을 특징으로 하는 전자적 착신 임피던스 발생회로.
  13. 제 12항에 있어서,
    상기 트랜지스터들(T1, T2, T3) 중 적어도 하나는 n-채널 MOSFET으로 구현되는 것을 특징으로 하는 전자적 착신 임피던스 발생회로.
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