KR100412321B1 - 반도체 소자 제조방법 - Google Patents

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Abstract

본 발명에 의한 반도체 소자 제조방법은, 스탠바이-온도(T1)로 가열된 반도체 제조 설비 내에 WSi 게이트 전극이 구비된 웨이퍼를 장착하는 제 1 단계와, 상기 설비 내의 온도를 임의의 온도(T2)까지 서서히 증가시키면서 상기 웨이퍼 상으로 N2가스와 O2가스를 동시에 플로우하여, 상기 게이트 전극이 구비된 웨이퍼 전면에 소정 두께의 제 1 게이트 산화막을 성장시키는 제 2 단계와, 상기 설비 내의 임의의 온도를 산화막 성장 온도(T3)까지 서서히 증가시키면서 N2가스를 플로우하는 제 3 단계 및, 상기 웨이퍼 상으로 O2가스를 플로우하여, 상기 제 1 게이트 산화막 상에 소정 두께의 제 2 게이트 산화막을 성장시키는 제 4 단계로 이루어져, 웨이퍼 센터 존 부분에서의 산화막 두께 감소 현상을 방지할 수 있을 뿐 아니라 게이트 전극을 구성하는 WSi 막질의 리프팅 현상을 제거할 수 있게 되므로 반도체 소자의 신뢰성 향상 및 수율 향상을 기할 수 있게 된다.

Description

반도체 소자 제조방법
본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 WSi 게이트 전극이 구비된 웨이퍼 상에 게이트 산화막 형성시 야기되던 기판 상의 센터 존(center zone) 부분에서의 산화막 두께 감소 현상을 제거할 수 있도록 한 반도체 소자 제조방법에 관한 것이다.
확산 공정을 이용한 반도체 소자의 게이트 산화막 형성시, 기존의 경우에는 스탠-바이(stand-by) 온도에서 산화막 성장 단계까지 온도를 상승시키면서 O2가스를 플로우(flow)해 주는 방식으로 공정을 진행하여 왔으나, 게이트 전극으로서 WSi를 사용하는 신규 소자(예컨대, SRAM)의 경우에는 상기 방식으로 산화막을 성장시켜줄 경우 다음과 같은 문제점이 대두되게 되었다.
게이트 산화막 성장시, 상기 게이트 전극을 구성하는 WSi 막질이 약 800 ~ 1000℃의 온도 영역에서 O2가스와 반응하여 WOx 및 SixOy 화합물을 형성하게 되므로, WSi 막질의 결합력이 깨지는 리프팅(lifting) 현상이 발생된다.
이러한 현상을 방지하기 위하여, 현재는 스탠-바이 온도(예컨대, 650℃)에서 산화막 성장 단계까지는 7.5℃/min의 조건으로 온도를 상승시키면서 N2가스를 플로우해 주고, 이후 850℃의 온도에 도달하게 되면 소정 시간 동안 O2를 플로우해 주는 방식으로 게이트 산화막을 성장시켜 주고 있다.
그러나, 상기와 같은 방식으로 공정을 진행할 경우에는 N2가스의 영향으로 인해 웨이퍼 센터 존 부분에서의 산화막 두께 성장이 웨이퍼 에지 존 부분에서의 산화막 두께 성장보다 둔화되는 현상이 발생되어, 최종적으로 웨이퍼 상에 형성되는 게이트 산화막의 두께가 기판의 센터 존 부분과 에지 존 부분에서 서로 달라지는 현상이 발생된다.
상기 현상은 850℃의 온도에서 웨이퍼 탑면으로 플로우된 O2가스가, 웨이퍼와 웨이퍼 사이에 채워져 있는 N2가스중, 웨이퍼의 에지 존 부분에 채워져 있는 N2가스부터 점차적으로 설비 외부로 밀어 내주기 때문에 주어진 반응 시간(예컨대, 게이트 산화막 60Å 대하여 약 30분) 내에 웨이퍼 센터 존 부분의 N2성분까지 완전히 밀어 내지 못하게 되어, 웨이퍼의 에지 존 부분에 비해 센터 존 부분에서는 상대적으로 Si과 O2가 반응할 수 있는 환경이 조성되지 않기 때문이다.
도 1에는 이를 확인하기 위하여, 패턴이 형성되어 있지 않은 모니터 웨이퍼 위에 기 언급된 조건으로 게이트 산화막을 성장시켜 준 경우에 있어서의, 웨이퍼 상의 산화막 두께 변화를 측정한 결과를 도시해 놓았다. 상기 도면에서, 웨이퍼 상의 임의의 위치에 표기된 숫자는 웨이퍼 상에 게이트 산화막을 60Å의 두께로 성장시켰을 경우 확인된 임의의 21 포인트에서의 각 산화막 두께에 해당되는 데이터 값을 나타낸다.
도 1을 참조하면, 웨이퍼 에지 존 부분(Ⅰ)은 60Å에 근접한 두께를 가지도록 게이트 산화막이 성장된 것이 확인되었으나, 센터 존 부분(Ⅱ)(웨이퍼 총 표면적의 60 ~ 80%에 해당되는 부분)에서는 60Å에 비해 상대적으로 낮은 두께를 가지도록 산화막이 성장되었음을 확인할 수 있다.
이러한 현상은 N2가스의 잔존 여부나 반응시간의 문제 외에, 세정 작업시 이용되는 케미컬의 종류에 따라서도 영향을 받게 되는데, 이와 같이 웨이퍼의 에지 존 부분(Ⅰ)과 센터 존 부분(Ⅱ)에서 산화막의 두께에 차이가 발생될 경우, 후속 공정 진행시 셀 트랜지스터의 특성 저하가 야기될 뿐 아니라 심할 경우 소자 불량이 발생하게 되므로 이에 대한 개선책이 시급하게 요구되고 있다.
이에 본 발명은 상기와 같은 단점을 개선하기 위하여 창안된 것으로, WSi 게이트 전극이 구비된 웨이퍼 상에 게이트 산화막 형성시 그 성장 조건을 변화시켜주므로써, 게이트 전극을 구성하는 WSi 막질의 리프팅 현상을 방지함과 동시에 웨이퍼 센터 존 부분에서의 산화막 두께 감소 현상을 제거할 수 있도록 한 반도체 소자 제조방법을 제공함에 그 목적이 있다.
도 1은 종래 기술로서, 모니터 웨이퍼 상에 형성된 게이트 산화막의 임의의 21 포인트에서의 두께값 변화를 나타낸 개략도,
도 2는 본 발명으로서, WSi 게이트 전극 위에 게이트 산화막 성장시의 공정 진행 방법을 도시한 그래프.
상기 목적을 달성하기 위하여 본 발명에서는, 스탠바이-온도(이하, T1이라 한다)로 가열된 반도체 제조 설비 내에 WSi 게이트 전극이 구비된 웨이퍼를 장착하는 제 1 단계와, 상기 설비 내의 온도를 임의의 온도(이하, T2라 한다)까지 서서히 증가시키면서, 상기 웨이퍼 상으로 N2가스와 O2가스를 동시에 플로우하여, 상기 게이트 전극이 구비된 웨이퍼 전면에 소정 두께의 제 1 게이트 산화막을 성장시키는 제 2 단계와, 상기 설비 내의 임의의 온도를 산화막 성장 온도(이하, T3라 한다)까지 서서히 증가시키면서 N2가스를 플로우시키는 제 3 단계 및, 상기 웨이퍼 상으로 소정량의 O2가스를 플로우시켜, 상기 제 1 게이트 산화막 상에 소정 두께의 제 2 게이트 산화막을 성장시키는 제 4 단계로 이루어진 반도체 소자 제조방법이 제공된다.
이때, 상기 T1은 550 ~ 650℃ 범위 내에서 설정되고, 상기 T2는 750 ~ 800℃ 범위 내에서 설정되며, 상기 T3는 800 ~ 1000℃ 범위 내에서 설정된다. 그리고, 상기 T1은 T2까지 7.5℃/min씩 서서히 증가되며, 상기 T2는 T3까지 7.5℃/min씩 서서히 증가된다. 본 발명의 경우, 상기 제 2 단계에서 웨이퍼 상으로 플로우되는 N2가스와 O2가스의 량은 각각 15 ± 5ℓ, 100 ~ 500cc이며, 이 단계에서 성장되는 제 1 게이트 산화막의 두께는 10 ± 5Å이다.
상기 공정을 적용하여 게이트 산화막을 성장시켜줄 경우, T1 ~ T2 사이의 온도 구간에서 성장된 제 1 게이트 산화막으로 인해 T3 시간대에서의 O2가스 플로우시, 산화막 성장 반응을 촉진시킬 수 있게 되므로 웨이퍼 센터 존 부분에서의 산화막 두께 감소 현상을 방지할 수 있게 된다. 또한, 상기 제 1 게이트 산화막 형성 후, T2 ~ T3 사이의 온도 구간에서 N2가스를 플로우해준 다음, O2가스 플로우 공정에 의해 제 2 게이트 산화막을 형성하므로, 게이트 전극을 구성하는 WSi 막질의 리프팅 현상을 방지할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은 WSi 게이트 전극이 구비된 웨이퍼 상에 저온(T1 ~ T2 사이의 온도 구간)에서 N2가스와 O2가스를 동시에 플로우하여 먼저 소정 두께의 제 1 게이트 산화막을 형성시켜 준 뒤, 그 이후 고온(T2 이후의 온도)에서 N2가스 플로우 및 O2가스 플로우 공정을 실시하여 상기 제 1 게이트 산화막 상에 제 2 게이트 산화막을 형성시켜 주는 2단계 증착 방식으로 게이트 산화막을 형성시켜 주므로써, 웨이퍼 센터 존 부분에서의 산화막 두께 감소 현상과 상기 게이트 전극을 이루는 WSi 막질의 리프팅 현상을 방지하고자 하는데 주안점을 두 기술로서, 이를 도 1에 제시된그래프를 참조하여 구체적으로 살펴보면 다음과 같다. 편의상, 본 발명에서는 상기 게이트 산화막의 성장 단계를 4단계로 구분하여 설명한다.
제 1 단계로서, T1(예컨대, 550 ~ 650℃)으로 가열된 반도체 제조 설비(예컨대, 확산장비) 내에 WSi 게이트 전극이 구비된 웨이퍼를 장착한다.
제 2 단계로서, h1 ~ h2 시간 동안 상기 설비 내의 온도를 T1에서 T2(예컨대, 750 ~ 800℃)까지 7.5℃/min씩 서서히 증가시켜면서, 상기 웨이퍼 상으로 N2가스와 O2가스를 각각 15 ± 5ℓ, 100 ~ 500cc 만큼 플로우시킨다. 그 결과, 상기 게이트 전극이 구비된 웨이퍼 전면에 8 ± 5Å 두께의 제 1 게이트 산화막이 성장된다.
제 3 단계로서, h2 ~ h3 시간 동안 상기 설비 내의 온도를 T2에서 T3(예컨대, 800 ~ 1000℃)까지 7.5℃/min씩 서서히 증가시켜면서, 상기 웨이퍼 상으로 N2가스를 플로우시킨다. 이때, 상기 웨이퍼 상으로 N2가스를 플로우시켜 주는 것은, 게이트 전극을 구성하는 WSi 막질이 고온(예컨대, 약 800 ~ 1000℃)에서 O2가스와 반응하여 WOx 및 SixOy 화합물을 형성하는 것을 방지하기 위함이다.
제 4 단계로서, T3로 가열된 제조 설비 내의 웨이퍼 상으로 O2가스를 h3 ~ h4 시간(예컨대, 30 ± 5분) 동안 플로우하여, 상기 제 1 게이트 산화막 상에 소정 두께의 제 2 게이트 산화막을 성장시켜 주므로써, 본 공정을 완료한다.
이와 같은 공정을 거쳐 게이트 산화막을 형성할 경우, h2 ~ h3 시간대에 플로우된 N2가스로 인해 WSi 막질의 리프팅 현상을 방지할 수 있게 되고, 또한 제 2 단계에서 성장된 제 1 게이트 산화막으로 인해 제 4 단계에서의 제 2 게이트 산화막 성장을 촉진시킬 수 있게 되므로, 웨이퍼 센터 존 부분에서의 게이트 산화막 두께 감소 현상을 방지할 수 있게 된다.
이를 확인하기 위한 일 실험예를 제시하면 다음과 같다. 게이트 산화막 성장시 고온에서 N2가스를 플로우해줄 경우, 게이트 전극을 구성하는 WSi 막질의 리프팅 현상을 제거할 수 있다는 것은 이미 잘알려진 기술이므로 여기서는 편의상, 모니터 웨이퍼 상에 60 ± 5Å 두께의 게이트 산화막을 성장시키는 경우에 대하여 살펴본다.
상기 실험예에서 제시된 공정 조건을 구체적으로 명시하면 다음과 같다.
T1(스탠바이-온도): 650℃
T2(임의의 온도): 750℃
T3(산화막 성장 온도): 850℃
T1 ~ T2 및 T2 ~ T3 사이의 온도 증가율: 7.5℃/min
T1 ~ T2 사이의 가스 플로우량: N2가스 - 10ℓ
O2가스 - 100cc
T2 ~ T3 사이의 가스 플로우량: N2가스 - 10ℓ
T3 온도에서 h3 ~ h4 시간(30 ± 5분) 동안의 가스 플로우량:
O2가스 - 15ℓ
상기 공정 조건에 의거하여 모니터 웨이퍼 상에 게이트 산화막을 성장시킨 결과, 제 1 게이트 산화막은 3 ~ 4Å의 두께로 성장되고, 상기 제 1 게이트 산화막 상에 성장된 제 2 게이트 산화막은 52 ~ 61Å의 두께로 성장됨이 확인되었다.
상술한 바와 같이 본 발명에 의하면, 1) T3에서의 O2가스 플로우시, T1 ~ T2 사이의 온도 구간에서 성장된 제 1 게이트 산화막으로 인해, 제 2 게이트 산화막의 성장 반응을 촉진시킬 수 있게 되므로 웨이퍼 센터 존 부분에서의 산화막 두께 감소 현상을 방지할 수 있게 되고, 2) T2 ~ T3 사이의 온도 구간에서 플로우된 N2가스로 인해, 게이트 전극을 구성하는 WSi 막질의 리프팅 현상을 제거할 수 있게 되므로, 반도체 소자의 신뢰성 향상 및 수율 향상을 기할 수 있게 된다.

Claims (11)

  1. 스탠바이-온도(T1)로 가열된 반도체 제조 설비 내에 WSi 게이트 전극이 구비된 웨이퍼를 장착하는 제 1 단계와,
    상기 설비 내의 온도를 임의의 온도(T2)까지 서서히 증가시키면서 상기 웨이퍼 상으로 N2가스와 O2가스를 동시에 플로우하여, 상기 게이트 전극이 구비된 웨이퍼 전면에 소정 두께의 제 1 게이트 산화막을 성장시키는 제 2 단계와,
    상기 설비 내의 임의의 온도를 산화막 성장 온도(T3)까지 서서히 증가시키면서 N2가스를 플로우하는 제 3 단계 및,
    상기 웨이퍼 상으로 O2가스를 플로우하여, 상기 제 1 게이트 산화막 상에 소정 두께의 제 2 게이트 산화막을 성장시키는 제 4 단계로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
  2. 제 1항에 있어서, 상기 스탠바이-온도는 550 ~ 650℃ 범위 내에서 설정되는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제 1항에 있어서, 상기 임의의 온도는 750 ~ 800℃ 범위 내에서 설정되는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제 1항에 있어서, 상기 산화막 성장 온도는 800 ~ 1000℃ 범위 내에서 설정되는 것을 특징으로 하는 반도체 소자 제조방법.
  5. 제 1항에 있어서, 상기 설비 내의 스탠바이-온도는 7.5℃/min씩 임의의 온도까지 서서히 증가되는 것을 특징으로 하는 반도체 소자 제조방법.
  6. 제 1항에 있어서, 상기 설비 내의 임의의 온도는 7.5℃/min씩 산화막 성장 온도까지 서서히 증가되는 것을 특징으로 하는 반도체 소자 제조방법.
  7. 제 1항에 있어서, 상기 제 2 단계에서 상기 N2가스는 15 ± 5ℓ 범위 내에서 플로우하는 것을 특징으로 하는 반도체 소자 제조방법.
  8. 제 1항에 있어서, 상기 제 2 단계에서 상기 O2가스는 100 ~ 500cc 범위 내에서 플로우하는 것을 특징으로 하는 반도체 소자 제조방법.
  9. 제 1항에 있어서, 상기 제 3 단계에서 상기 N2가스는 15 ± 5ℓ 범위 내에서 플로우하는 것을 특징으로 하는 반도체 소자 제조방법.
  10. 제 1항에 있어서, 상기 제 4 단계에서 상기 O2가스는 15 ± 5ℓ 범위 내에서 플로우하는 것을 특징으로 하는 반도체 소자 제조방법.
  11. 제 1항에 있어서, 상기 제 1 게이트 산화막은 8 ± 5Å의 두께로 성장되는 것을 특징으로 하는 반도체 소자 제조방법.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920003444A (ko) * 1990-07-11 1992-02-29 문정환 반도체의 필드 산화막 형성방법
KR940016556A (ko) * 1992-12-03 1994-07-23 김광호 반도체장치의 제조방법
US5334556A (en) * 1993-03-23 1994-08-02 Texas Instruments Incorporated Method for improving gate oxide integrity using low temperature oxidation during source/drain anneal
KR950002070A (ko) * 1993-06-25 1995-01-04 김주용 게이트산화막 형성방법
KR960026432A (ko) * 1994-12-21 1996-07-22 김주용 게이트 산화막 형성 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920003444A (ko) * 1990-07-11 1992-02-29 문정환 반도체의 필드 산화막 형성방법
KR940016556A (ko) * 1992-12-03 1994-07-23 김광호 반도체장치의 제조방법
US5334556A (en) * 1993-03-23 1994-08-02 Texas Instruments Incorporated Method for improving gate oxide integrity using low temperature oxidation during source/drain anneal
KR950002070A (ko) * 1993-06-25 1995-01-04 김주용 게이트산화막 형성방법
KR960026432A (ko) * 1994-12-21 1996-07-22 김주용 게이트 산화막 형성 방법

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