KR100412207B1 - 오믹전극의형성방법및오믹전극형성용적층체 - Google Patents

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Abstract

GaAs 계 반도체 등의 III-V 족 화합물반도체에 대한 실용적으로 만족할 수 있는 특성을 가지는 오믹 전극을 실현한다.
n+ 형 GaAs 기판(1) 위에, 스퍼터링 등에 의해 비단결정 InAs 층(3), Ni 박막(4), WSi 박막(5) 및 W 박막(6)을 차례로 형성하고, 이들을 리프트 오프 등에 의해 패터닝하여 오믹 전극 형성용 적층체를 형성한 후, 먼저 예를 들면 300℃ 에서 30분간 열처리를 행하고, 그 후 예를 들면 650℃ 에서 1초간 열처리를 행함으로써, 오믹 전극(7)을 형성한다.

Description

오믹 전극의 형성 방법 및 오믹 전극 형성용 적층체
본 발명은 오믹 전극의 형성 방법 및 오믹 전극 형성용 적층체에 관한 것이며, 특히 III-V 족 화합물반도체에 대한 오믹 전극의 형성에 적용하기 적합한 것이다.
화합물반도체를 사용한 FET 등의 소자의 고성능화나 신뢰성의 향상을 도모하는 데 있어서, 오믹 전극의 접촉 저항의 저감이나 열안정성의 향상은 중요한 과제이다. 그러나, 화합물반도체, 특히 GaAs 계 반도체 등의 III-V족 화합물반도체에 대한 오믹 전극은 이러한 요구를 만족하는 것을 얻지 못하고 있는 것이 현 실정이다.
현재, GaAs 계 반도체에 대한 오믹 전극의 재료로서 가장 잘 사용되고 있는 것은 AuGe/Ni 이다. 이 AuGe/Ni 을 오믹 전극의 재료로서 사용한 경우에는, 400~500℃ 의 열처리로 GaAs 계 반도체와 오믹 접촉하는 오믹전극을 형성할 수 있다.
이와 같이 AuGe/Ni 을 오믹 전극의 재료로서 사용하는 경우의 가장 큰 문제는 이 재료를 사용하여 형성되는 오믹 전극의 열안정성이 좋지 않은것이다. 즉, AuGe/Ni 중에 Au 가 다량으로 함유되어 있어(통상 사용되는 AuGe 중에는 88%의 Au 가 함유되어 있음), 400℃ 이상의 온도에서 GaAs 와 Au 가 반응하여 β-AuGa[육방최밀(最密)(HCP)구조로 융점 Tm = 375℃]가 형성되므로, 오믹 전극의 접촉 저항은 낮아지지만 열안정성은 열화된다. 그 결과, 오믹 전극 형성 후에 행해지는 화학기상(化學氣相)성장(CVD) 등의 고온 공정에 의해 소자 특성의 열화가 야기된다.
이 문제를 제12도에 나타낸 GaAs JFET 의 제조 공정을 예로 들어 구체적으로 설명하면 다음과 같이 된다. 즉, 이 제조 공정에서는 먼저 제12도 A 에 나타낸 바와 같이, 반절연성(半絶緣性) GaAs 기판(101) 내에 n 형 불순물의 선택적인 이온 주입 및 그 후의 열처리로 n 형 채널층(102)을 형성한다. 다음에, 반절연성 GaAs 기판(101)의 전면에 Si3N4막과 같은 절연막(103)을 형성한 후, 이 절연막(103)의 소정 부분을 식각 제거하여 개구(103a)를 형성한다. 이 후, 이 개구(103a)를 통하여 n 형 채널층(102) 내에 p 형 불순물로서 Zn을 확산시킴으로써 p+ 형 게이트영역 (104)을 형성한다. 다음에, 제12도B 에 나타낸 바와 같이, 절연막(103)의 소정 부분을 식각 제거하여 개구(103b, 103c)를 형성한 후, 개구(103a, 103b, 103c)의 부분에 있어서의 n 형 채널층(102) 위에 AuGe/Ni 을 재료로서 사용하여 각각 게이트 전극, 소스 전극 및 드레인 전극으로서의 오믹 전극(105, 106, 107)을 형성한다. 다음에, 제12도C 에 나타낸 바와 같이, 각각 오믹 전극(106, 107)과 접속된 첫째 층의 배선(108, 109)을 형성한다. 다음에, 제12도D 에 나타낸 바와 같이, 후술하는 둘째 층의 배선과의 전기적 절연을 위한 예를들면 Si3N4막과 같은 층간절연막(110)을 CVD로 전면에 형성한 후, 이 층간 절연막(110)의 소정 부분을 식각 제거하여 개구(110a, 110b)를 형성한다. 여기서, 이 층간절연막(110)을 CVD로 형성할 때에 400℃ 가까운 고온 공정을 거치므로, 소자 특성의 열화가 생기는 것이다. 둘째 충의 배선을 형성할 때에는, 둘째 층의 배선의 접촉(contact)부 등을 제외한 부분의 표면에 예를 들면 레지스트(resist)(111)를 형성한다. 다음에, 전면에 둘째 층의 배선형성용 재료를 형성한 후, 레지스트(111)를 제거한다. 이로써, 제12도E에 나타낸 바와 같이 둘째 층의 배선(112, 113)이 에어브리지 배선으로서 형성된다.
전술한 바와 같이 오믹 전극의 재료로서 AuGe/Ni 을 사용한 경우에는, 앞서 언급한 문제 외에, GaAs와 Au의 반응으로 인하여 β-AuGa 가 형성되므로, 오믹 전극의 표면이 거칠어지고 이것이 후에 미세 가공을 행할 때 큰 문제가 된다.
이들 문제를 해결하기 위하여, 이제까지 여러 가지 오믹 전극 재료에 대한 연구가 행해지고 있다. 그런데, 저항성(ohmic) 접촉을 고려한 경우, 가장 이상적인 것은 제13도에 나타낸 바와 같이, 전극 금속과의 계면에서의 에너지 장벽을 저하시켜서, 전술한 β-AuGa 와 같은 저융점의 화합물을 함유하지 않는 금속으로 저항성 접촉을 얻는 것이다. 그리고, 제13도에서, Ec및 Ev는 각각 전도대(事導帶)의 하단의 에너지 및 가전자대(價電子帶)의 상단의 에너지, EF는 페르미 에너지를 나타낸다. 이와 같은 구조의 오믹 전극은 GaAs 기판 위에 저에너지 장벽의 중간층으로서 InxGa1-xAs 층을 유기금속화학기상성장(MOCVD) 등의 에피택셜 성장 방법으로 형성하고 그 위에 전극 금속을 형성함으로써 얻어지고 있다. 그러나, 이와 같은 구조의 오믹 전극을 얻기 위하여, MOCVD 장치 등의 에피택셜 성장 장치를 사용하는 것은 공정 윈도를 작게 하고, 또 양산성도 나쁘게 한다.
이와 같은 문제를 해결하기 위하여, 저에너지 장벽의 중간층으로서의 InAs 층을 InAs를 표적(target)으로 사용한 스퍼터링으로 형성하는 동시에, W 박막 및Ni 박막은 전자빔 증착을 이용하여 형성하고, InAs/W 구조, InAs/Ni/W 구조, Ni/InAs/Ni/W 구조 등의 적층체를 GaAs 기판 위에 형성하고, 그 후에 열처리를 행함으로써, 열안정성이 양호한 오믹 전극을 형성할수 있는 것이 보고되어 있다[J. Appl. Phys. 68, 2475(1990)]. 제14도는 그 일례를 나타내고, n 형 GaAs 기판(200) 위에 스퍼터링으로 InAs 층(201)을 형성하고, 다시 이 InAs층(201) 위에 Ni 박막 (202) 및 W 박막(203)을 차례로 형성한 후, 열처리를 행함으로써 오믹 전극을 형성한다.
이 방법은 InAs 층(201)의 형성에 고속으로 성막(成隆)을 행할 수 있는 스퍼터링을 사용하고 있으므로, 매우 양산성이 우수하다. 또, 이 오믹전극은 그 최상층에 고용점 금속인 W 박막(203)을 사용하고 있으므로, 이 오믹 전극에 접속하는 금속 배선의 재료로서 Al, Au 등 모든 금속을 장벽금속(barrier metal)을 사용하지 않고 이용할 수 있는 등, 공정의 자유도도 크다. 그러나, 이 방법에서는 InAs 층(201) 내에 도너(donor)가 될 불순물을 도입하지 않는 것이나, 열처리 시에 미량의 In 이 W 박막(203) 상에 확산하는 것 등으로 인하여 충분히 낮은 접촉 저항을 얻을 수 없는 큰 문제를 가지고 있다. 또, 열처리 시에 In 이 W 박막(203) 상에 확산한 결과, 오믹전극의 표면이 거칠어져서 모폴로지(morphology)가 매우 나빠진다는 문제도 있다.
전술한 바와 같이, 종래의 GaAs 계 반도체에 대한 오믹 전극은 어느것이나 불만족한 것이므로, 실용상 만족할 수 있는 특성을 가진 오믹 전극의 실현이 요망되고 있었다.
따라서, 본 발명의 목적은 GaAs 계 반도체 기타의 III-V 족 화합물반도체에 대한, 실용적으로 만족할 수 있는 특성을 가진 오믹 전극을 용이하게, 또한 높은 생산성으로 형성할 수 있는 오믹 전극의 형성 방법을 제공하는 것에 있다.
본 발명의 다른 목적은 GaAs 계 반도체 기타의 III-V 족 화합물반도체에 대한, 실용적으로 만족할 수 있는 특성을 가진 오믹 전극을 용이하게 형성할 수 있는 오믹 전극 형성용 적층체를 제공하는 것에 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 오믹 전극의 형성 방법은, III-V 족 화합물반도체 기체(基體)(1) 위에 비단결정(非單結晶) 반도체층(3) 및 금속 또는 금속간 화합물로 이루어지는 박막(4, 5, 6)으로서, 비단결정 반도체층(3) 및 박막(4, 5, 6) 중 최소한 한쪽은 최소한 비단결정 반도체층(3)에 대하여 도너가 될 불순물을 함유하고, 또한 비단결정 반도체층(3)과 박막(4, 5, 6) 사이의 에너지 장벽의 높이는 III-V 족 화합물반도체 기체(1)와 박막(4, 5, 6) 사이의 에너지 장벽의 높이보다 낮은 것을 차례로 형성하는 단계와 비단결정 반도체충(3) 및 박막 (4, 5, 6)이 형성된 III-V 족 화합물반도체 기체(1)를 열처리하는 단계를 포함한다.
여기서, III-V 족 화합물반도체 기체는 융점이 900℃ 이상인 것이 적합하다. 이 III-V 족 화합물반도체 기체는, 예를 들면 GaAs, AlGaAs, InGaAs 등으로 이루어지는 기판 또는 층을 포함한다. 또, 이 III-V 족 화합물반도체 기체가 n 형인 경우, 이 III-V 족 화합물반도체 기체 내에는 도너가 될 불순물로서, 예를 들면 Si, Ge, Te, Sn 등이 포함된다. 이들 도너가 될 불순물은, 예를 들면 이온 주입, 액상(液相) 에피택시(LPE), 분자선(分子經) 에피택시(MBE), 유기금속기상 에피택시 (MOVPE) 등의 방법으로 III-V 족 화합물반도체 기체 내에 도입된다.
비단결정 반도체층은 융점이 900℃ 이상인 것이 적합하다. 이 비단결정 반도체층에는, 비단결정 InAs 층이나 비단결정 InGaAs 층 등이 포함된다. 여기서, "비단결정" 이라는 것은 단결정이 아니고, 다결정 또는 비정질이라는 것을 의미한다. 이 비단결정 반도체층은 스퍼터링으로 형성되는 것이 적합하지만, 다른 방법, 예를 들면 진공 증착, 특히 전자빔 증착으로 형성해도 된다. 이 비단결정 반도체층을 스퍼터링으로 형성하는 경우에는, 표적으로서 이 비단결정 반도체층과 동일한 반도체 재료로 이루어지는 단일의 표적을 사용한 통상의 스퍼터링을 이용할 수 있을 뿐 아니라, 이 비단결정 반도체층의 각 구성 원소로 이루어지는 복수의 표적을 사용한 동시 스퍼터링을 이용할 수도 있다. 또, 단일의 표적을 사용하는 경우에는 그 표적으로서 비단결정 반도체층에 대하여 도너가 될 불순물을 함유하는 것을 사용하고, 복수의 표적을 사용하는 경우에는 그 최소한 하나의 표적으로서 비단결정 반도체층에 대하여 도너가 될 불순물을 함유하는 것을 사용함으로써, 도너가 될 불순물을 함유하는 비단결정 반도체층을 형성할 수 있다.
III-V 족 화합물반도체 기체와 비단결정 반도체층의 사이에는, 비단결정 반도체층의 III-V 족 화합물반도체 기체에 대한 유윤성(漏潤性)을 향상시키기 위한 등의 목적으로, 예를 들면 Ni 박막과 같은 금속 박막을 형성해도 된다. 이 금속 박막으로서는 비단결정 반도체층에 대하여 도너가 될 불순물을 함유하는 것을 사용해도 된다.
본 발명에 따른 오믹 전극의 형성 방법의 한 실시 형태에서는, 비단결정 반도체층상의 박막은 금속 박막 및 이 금속 박막 위에 형성된 고융점 금속실리사이드 박막을 포함한다. 이 경우, 금속 박막은 더 낮은 온도에서의 열처리로 낮은 접촉 저항의 오믹 전극을 형성할 수 있도록 하는 등의 이유로 사용된다.
또, 고융점 금속실리사이드 박막은 이에 포함된 Si를 비단결정 반도체층에 대하여 도너가 될 불순물로서 이 비단결정 반도체층 내에 확산시키기 위한 불순물 확산원으로서 사용될 뿐 아니라, 열처리 시에 비단결정 반도체층의 구성 원소, 예를 들면 In 이 전극 표면 쪽으로 확산하는 것을 방지하기 위해서도 사용된다. 이 고융점 금속실리사이드 박막 위에는, 오믹 전극의 시트 저항의 저감을 도모하거나, 장벽 금속을 사용하지 않고 오믹 전극에 금속 배선을 접속할 수 있도록 하는 등의 이유로, 적합하기로는 고융점 금속실리사이드 박막에 비하여 저항율이 낮고 배선에 사용되는 재료와의 반응이 잘 일어나지 않는 고융점 금속 박막이 형성된다. 여기서, 금속 박막으로서는 Ni 박막이나 Co 박막을 사용할 수 있다.
또, 고융점 금속실리사이드 박막으로는 WSi 박막 외에 MoSi 박막, TaSi 박막 등을 사용할 수 있다. 또한, 고융점 금속 박막으로는 W 박막 외에 Mo 박막, Ta 박막 등을 사용할 수 있다.
본 발명에 따른 오믹 전극의 형성 방법의 다른 실시 형태에서는, 비단결정 반도체층 위의 박막은 최소한 비단결정 반도체층에 대하여 도너가 될 불순물을 함유하는 금속 박막 및 이 금속 박막 상에 형성된 고융점 금속 박막을 포함한다. 이 경우, 최소한 비단결정 반도체층에 대하여 도너가 될 불순물을 함유하는 금속 박막은 더 낮은 온도에서의 열처리로 낮은 접촉 저항의 오믹 전극을 형성할 수 있도록 하기 위하여 사용될 뿐 아니라, 비단결정 반도체층에 대하여 도너가 될 불순물을 이 비단결정 반도체층 내에 확산시키기 위한 불순물 확산원으로서 사용된다.
고융점 금속 박막은 오믹 전극의 시트 저항의 저감을 도모하거나, 장벽 금속을 사용하지 않고 오믹 전극에 금속 배선을 접속할 수 있도록 하는 등의 이유로 사용된다. 여기서, 금속 박막으로는 Ni 박막이나 Co 박막을 사용할 수 있다. 또, 고융점 금속 박막으로는, W 박막 외에, Mo 박막, Ta 박막 등을 사용할 수 있다.
본 발명에 따른 오믹 전극의 형성 방법의 다른 실시 형태에서는, 비단결정 반도체층 상의 박막은 금속 박막, 최소한 비단결정 반도체층에 대하여 도너가 될 불순물로 이루어지는 박막 및 이 박막 위에 형성된 고융점 금속 박막을 포함한다. 이 경우, 금속 박막은 더 낮은 온도에서의 열처리로 낮은 접촉 저항의 오믹 전극을 형성할 수 있도록 하는 등의 이유로 사용된다. 최소한 비단결정 반도체층에 대하여 도너가 될 불순물로 이루어지는 박막은 비단결정 반도체층에 대하여 도너가 될 불순물을 이 비단결정 반도체내에 확산시키기 위한 불순물 확산원으로서 사용된다. 고융점 금속 박막은 오믹 전극의 시트 저항의 저감을 도모하거나, 장벽 금속을 사용하지 않고 오믹 전극에 금속 배선을 접속할 수 있도록 하는 등의 이유로 사용된다. 여기서, 금속 박막으로는 Ni 박막이나 Co 박막을 사용할 수 있다. 또, 고융점금속 박막으로는 W 박막 외에, Mo 박막, Ta 박막 등을 사용할 수 있다.
본 발명에 따른 오믹 전극의 형성 방법의 다른 실시 형태에서는, 비단결정 반도체층은 최소한 비단결정 반도체층에 대하여 도너가 될 불순물을 함유하고, 또한 비단결정 반도체층 위의 박막은 금속 박막 및 이 금속 박막상에 형성된 고융점 금속 박막을 포함한다. 이 경우, 금속 박막은 더 낮은 온도에서의 열처리로 낮은 접촉 저항의 오믹 전극을 형성할 수 있도록 하기 위한 등의 이유로 사용된다. 고융점 금속 박막은 오믹 전극의 시트저항의 저감을 도모하거나, 장벽 금속을 사용하지 않고 오믹 전극에 금속 배선을 접속할 수 있도록 하는 등의 이유로 사용된다. 여기서, 금속 박막으로는 Ni 박막이나 Co 박막을 사용할 수 있다. 고응점 금속 박막으로는 W 박막 외에, Mo 박막, Ta 박막 등을 사용할 수 있다.
그리고 고융점 금속 박막 위에는, 오믹 전극의 시트 저항을 낮추기 위하여, 필요에 따라서, 예를 들면 Al 박막, Au 박막, Au/Ti 박막 등을 형성해도 된다.
비단결정 반도체층 상의 박막, 즉 금속 박막, 고융점 금속실리사이드 박막, 고융점 금속 박막 등은 스퍼터링이나 진공 증착, 특히 전자빔 증착으로 형성할 수 있다. 이들 금속 박막, 고융점 금속실리사이드 박막, 고융점 금속 박막 등을 스퍼터링으로 형성하는 경우에는, 표적으로서 이들과 동일한 재료로 이루어지는 단일 표적을 사용한 통상의 스퍼터링을 사용할 수 있을 뿐 아니라, 이들 각 구성 원소로 이루어지는 복수의 표적을 사용한 동시 스퍼터링을 사용할 수도 있다. 또, 이들 금속 박막, 고융점 금속실리사이드 박막, 고융점 금속 박막 등을 진공 증착으로 형성하는 경우에는, 이들과 동일한 재료로 이루어지는 단일의 증착원 또는 이들 각 구성 원소로 이루어지는 복수의 증착원을 사용할 수 있다.
또한, 고융점 금속 박막은 경우에 따라서는 CVD로 형성해도 된다.
비단결정 반도체층에 대하여 도너가 될 불순물로서는, Si, Ge, Te 및 Sn으로이루어지는 군(群)에서 선정된 1종 또는 복수 종의 불순물을 사용할 수 있다.
이들 불순물은 III-V 족 화합물반도체 기체에 대해서도 도너가 되는 것이다.
본 발명에 따른 오믹 전극의 형성 방법에서, 열처리 온도는 비단결정 반도체층을 결정화시킬 수 있는 온도로 선정되지만, 이 온도는 사용되는 III-V족 화합물반도체 기체나 비단결정 빈도체층의 융점과의 균형 등을 고려하여, 900℃ 이하로 선정되는 것이 적합하다. 또, 이 열처리는 두 단계에 걸쳐서 행해지는 것이 적합하다. 구체적으로는, 첫 번째 열처리를 두 번째 열처리 온도보다 낮은 온도, 예를 들면 200~400℃ 의 온도에서 행하고, 그 후 두 번 째 열처리를 500~900℃ 의 온도에서 행한다.
본 발명에 따른 오믹 전극 형성용 적층체는, III-V 족 화합물반도체 기체(1) 위에 차례로 형성된, 비단결정 반도체층(3) 및 금속 또는 금속간 화합물로 이루어지는 박막(4, 5, 6)으로서, 비단결정 반도체층(3) 및 박막(4, 5, 6) 중 최소한 한쪽은 최소한 비단결정 반도체층(3)에 대하여 도너가 될 불순물을 함유하고, 또한 비단결정 반도체층(3)과 박막(4, 5, 6) 사이의 에너지 장벽의 높이는 III-V 족 화합물반도체 기체(1)와 박막(4, 5, 6) 사이의 에너지 장벽의 높이보다 낮은 것으로 이루어진다.
본 발명에 따른 오믹 전극 형성용 적층체에서, III-V 족 화합물반도체 기체, 비단결정 반도체층, 금속 또는 금속간 화합물로 이루어지는 박막, 비단결정 반도체층에 대하여 도너가 될 불순물 등이나 기타의 것은 본 발명에 따른 오믹 전극의 형성 방법의 설명에서 설명한 바와 같다.
전술한 바와 칼이 구성된 본 발명에 따른 오믹 전극의 형성 방법에 의하면, 비단결정 반도체층 및 금속 또는 금속간 화합물로 이루어지는 박막으로서, 비단결정 반도체층 및 박막 중 최소한 한쪽은 최소한 비단결정 반도체층에 대하여 도너가 될 불순물을 함유하고, 또한 비단결정 반도체층과 박막 사이의 에너지 장벽의 높이는 III-V 족 화합물반도체 기체와 박막 사이의 에너지 장벽의 높이보다 낮은 것을 오믹 전극 형성용 적층체로서 형성한 후에 열처리를 행함으로써, 실용상 소자에 요구되는 특성, 즉 열안정성, 낮은 접촉 저항, 표면의 평탄성 등의 특성을 만족하는 오믹 전극을 용이하게 형성할 수 있다. 특히, 열처리에 의하여 비단결정 반도체층이 결정화되어서 결정성 반도체층이 형성된 후의 이 결정성 반도체층 내에는, 도너가 될 불순물이 함유되어 저저항이 되므로 오믹 전극의 접촉 저항의 저감을 꾀할 수 있다. 또, 고속으로 성막을 행할 수 있는 스퍼터링 등으로 용이하게 형성할 수 있는 비단결정 반도체층을 저에너지 장벽의 중간층으로서 사용하고 있으므로, 오믹 전극을 높은 생산성으로 형성할 수 있다.
본 발명에 따른 오믹 전극 형성용 적층체에 의하면, 실용상 소자에 요구되는 특성을 만족하는 오믹 전극을 용이하게 형성할 수 있다.
다음에, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다. 실시예의 전 도면에서, 동일 또는 대응하는 부분에는 동일한 부호를 붙인다.
제1도는 본 발명의 제1 실시예에 따른 오믹 전극의 형성 방법을 나타낸다.
이 제1 실시예에서는, 먼저 제1도A 에 나타낸 바와 같이, n+ 형 GaAs 기판 (1) 위에 포토레지스트를 도포한 후, 이 포토레지스트를 포토리소그라피로 패터닝하고, 형성할 오믹 전극에 대응하는 부분에 개구를 가진 레지스트 패턴(2)을 형성한다. 이 포토리소그라피에서의 노광은, 예를 들면 축소 투영 노광 장치(이른바 스테퍼)와 같은 광학식 노광 장치를 사용하여 행해진다. 그리고, 이 레지스트 패턴 (2)은 전자선(電子線) 레지스트와 전자빔 리소그라피법을 이용하여 형성하여도 된다.
다음에, 제1도B 에 나타낸 바와 같이, 먼저 예를 들면 InAs를 표적으로서 사용한 스퍼터링(예를 들면 마그네트론 스퍼터링)에 의해 비단결정(非單結晶) InAs 층(3)을 전면에 형성하고, 이어서 예를 들면 스퍼터링이나 전자빔 중착으로 Ni 박막(4), WSi 박막(5) 및 W 박막(6)을 차례로 전면에 형성한다. 여기서, 스퍼터링, 예를 들면 마그네트론 스퍼터링으로 비단결정 InAs층(3)을 형성하는 경우에는, 성막실(成購室) 내를 예를 들면 베이스 압력 2×10-5Pa로 진공배기한 후, 이 성막실 내에 Ar 가스를 예를 들면 압력 3×10-1Pa까지 도입하고, 이 Ar 가스를 DC 방전시킨다. 이 때 사용 전력은 예를 들면 150 W이다. 또, 성막은 예를 들면 실온에서 행해지며, 성막 속도는 예를 들면 7 nm/분이다. 그리고 레지스트 패턴(2)의 두께는 비단결정 InAs 층(3), Ni 박막(4), WSi 박막(5) 및 W 박막(6)의 두께를 합한 것보다 충분히 커지도록 선정되어 있다.
다음에, 이와 같이 하여 비단결정 InAs 층(3), Ni 박막(4), WSi 박막(5) 및 W 박막(6)이 형성된 n+ 형 GaAs 기판(1)을, 예를 들면 아세톤과 같은 유기 용제에 침지하며 레지스트 패턴(2)을 용해시켜 제거함으로써, 이 레지스트 패턴(2) 위에형성된 비단결정 InAs 층(3), Ni 박막(4), WSi 박막(5) 및 W 박막(6)을 제거한다. 이렇게 함으로써, 제1도C 에 나타낸 바와 같이, 레지스트 패턴(2)의 개구부에 대응하는 부분의 n+ 형 GaAs 기판(1) 위에만 비단결정 InAs 층(3), Ni 박막(4), WSi 박막(5) 및 W 박막(6)이 남는다.
다음에, 이들 비단결정 InAs 층(3), Ni 박막(4), WSi 박막(5) 및 W 박막(6), 즉 오믹 전극 형성용 적층체가 형성된 n+ 형 GaAs 기판(1)을, 예를 들면 일반적인 전기로(電氣爐)로, 예를 들면 300℃ 에서 30분간 열처리를 한 후, 예를 들면 RTA(Rapid Thermal Annealing)나 일반적인 전기로로, 예를 들면 700~800℃ 에서, 예를 들면 수초~수분간 열처리를 행한다.
여기서, 비단결정 InAs 층(3)의 융점은 약 942℃, n+ 형 GaAs 기판(1)의 융점은 약 1238℃ 이며, 어느 것이나 이 열처리 온도보다 충분히 높다. 또, 이 열처리시의 분위기로서는, 예를 들면 N2가스나, 미량의 H2가스를 첨가한 N2가스로 이루어지는 분위기를 이용한다. 이 열처리의 결과, 제1도D 에 나타낸 바와 같이, 오믹 전극(7)이 형성된다.
이와 같이 하여 형성되는 오믹 전극(7)의 상세한 구조는 현재 해석중이지만, 이 오믹 전극(7) 중 n+ 형 GaAs 기판(1)과의 접촉부는 n 형의 결정성 InxGa1-xAs나 결정성 NiAs로 이루어져 있는 것을 알 수 있다. 전술한 열처리에 의해 이와 같은 구조가 얻어지는 기구에 대하여 설명하면, 다음과 같다. 즉, 먼저 예를 들면 300℃ 에서 30분간의 제1 단계의 열처리에 의해, n+ 형 GaAs 기판(1) 위에 NixGaAs 층이형성되는 동시에, 그 위에 NiAs로 이루어지는 석출물을 포함하는 비단결정 InAs 층이 형성된다. 이 경우, NixGaAs 층이 형성되는 결과, n+ 형 GaAs 기판(1)상의 자연 산화막이 제거된다. 다음에, 예를 들면 700~800℃ 에서 수초~수분간의 제2 단계의 열처리에 의해, 비단결정 InAs 층이 n+ 형 GaAs 기판(1) 위에 에피택셜 성장함으로써 결정화되어 결정성 InAs 층이 형성되고, 다시 이 결정성 InAs 층이 n+ 형 GaAs 기판(1)과 반응하여 결정성 InxGa1-xAs 층이 형성된다. 여기서, 이 결정성 InxGa1-xAs 층과 n+ 형 GaAs 기판(1)과는 그들의 접촉 계면에서 최소한 부분적으로 결정 격자가 서로 정합(整合)하고 있다. 또, 이 제2 단계의 열처리 시에는 WSi 박막(5)으로부터 도너가 될 불순물인 Si 가 결정성 InxGa1-xAs 층 내에 고농도로 확산되고, 이로써 이 결정성 InxGa1-xAs 층은 n 형화되어 저저항화된다. 또한, 이 결정성 InxGal-xAs 층의 형성과 동시에, 결정성 NiAs 층이 n+ 형 GaAs 기판(1) 위에 형성된다. 그리고, WSi 박막(5)내의 Si는 n+ 형 GaAs 기판(1) 내에도 확산되어, 최소한 오믹 전극 (7)과의 접촉부의 n+ 형 GaAs 기판(1)의 불순물 농도를 증대시킨다. 또, 이 오믹 전극(7)의 최상부는 W로 이루어져 있는 것을 알 수 있다.
제2도는 비단결정 InAs 층(3), WSi 박막(5) 및 W 박막(6)의 두께를 각각 18 nm, 4 nm 및 50 nm로 고정하고, Ni 박막(4)의 두께를 20 nm, 23 nm 및 25 nm 의 세 수준으로 변화시켜서, 이들 비단결정 InAs 층(3), Ni 박막(4), WSi 박막(5) 및 W 박막(6)을 형성한 후, 먼저 일반적인 전기로로 300℃ 에서 30 분간 열처리를 행하고 나서, RTA로 495~655℃ 의 범위에서 온도를 변화시켜서 1초간 열처리를 행함으로써 형성한 오믹 전극의 접촉 저항을 측정하고, 그 접촉 저항을 열처리 온도의 함수로서 나타낸 것이다. 단, 이들 열처리시의 분위기로서는, 5% 의 H2가스가 첨가된 N2가스분위기를 이용하였다. 또, n+ 형 GaAs 기판(1)으로서는, (100) 면방위(面方位)의 반절연성(半絶緣性) GaAs 기판에 Si를 이온 주입하여 n형화한, 불순물농도가 2×1018cm-3의 것을 사용하였다. 접촉 저항의 측정은 TLM(Transmission Line Method)으로 행하였다. 제2도로부터 열처리 온도가 600℃일 때에 접촉 저항은 가장 낮아져서 약 1Ωmm가 되는 것을 알 수 있다.
제3도는 비단결정 InAs 층(3), Ni 박막(4), WSi 박막(5) 및 W 박막(6)으로 이루어지는 오믹 전극 형성용 적층체의 형성 직후의 광학 현미경사진을 나타낸다. 단, 비단결정 InAs 층(3), Ni 박막(4), WSi 박막(5) 및 W 박막(6)의 두께는 각각 18 nm, 23 nm, 4 nm 및 50 nm 이다. 제3도로부터 형성 직후의 상태에 있어서의 오믹 전극 형성용 적층체의 모폴로지는 매우 양호한 것을 알 수 있다.
제4도는 비단결정 InAs 층(3), Ni 박막(4), WSi 박막(5) 및 W 박막(6)으로 이루어지는 오믹 전극 형성용 적층체를 형성하고 나서 300℃ 에서 30분간 열처리를 행한 후의 오믹 전극 형성용 적층체의 광학 현미경사진을 나타낸다. 제4도로부터 이 상태에 있어서의 오믹 전극 형성용 적층체의 모폴로지도 매우 양호한 것을 알 수 있다.
제5도는 비단결정 InAs 층(3), Ni 박막(4), WSi 박막(5) 및 W 박막(6)으로 이루어지는 오믹 전극 형성용 적층체를 형성하고 나서, 먼저 300℃에서 30분간 열처리를 행하고, 그 후 650℃ 에서 1초간 열처리를 행함으로써 형성한 오믹 전극의 광학 현미경사진을 나타낸다. 제5도로부터 이 방법으로 형성된 오믹 전극의 모폴로지는 매우 양호한 것을 알 수 있다. 이와같이 양호한 모폴로지가 얻어지는 이유는 WSi 박막(5)의 존재에 의해, 열처리 시에 비단결정 InAs 층(3)으로부터 In 이 전극 표면 측에 확산하는 것이 방지되기 때문이다. 이 WSi 박막(5)의 두께는 전술한 바와 같이 4 nm로 매우 작은데도 불구하고, 이와 같은 In 의 확산 방지 효과가 얻어지는 것은 주목할 만하다.
한편, 비교를 위하여, 두께 23 nm 의 비단결정 InAs 층, 두께 15 nm의 Ni 박막 및 두께 34 nm의 W 박막을 차례로 적출한 구조의 오믹 전극 형성용 적층체를 형성하고 나서, 먼저 300℃ 에서 30분간 열처리를 행하고, 그 후 700℃ 에서 1초 간 열처리를 행함으로써 형성한 오믹 전극의 광학 현미경 사진을 제6도에 나타낸다. 제6도로부터 이 방법으로 형성된 오믹 전극의 모폴로지는 비단결정 InAs 층으로부터 In 이 전극 표면 측에 확산한 결과로서, 제5도의 경우와 비하여 매우 악화되어 있는 것이 명백하다.
또, 전술한 오믹 전극(7)을 형성한 후에 시료를 400℃ 에서 열처리했을 때의 이 오믹 전극(7)의 접촉 저항의 경시변화, 즉 오믹 전극(7)의 열안정성을 측정한 바, 열안정성은 양호한 것을 알았다. 이와 같이 양호한 열안정성이 얻어지는 이유는 이 오믹 전극(7) 내에는, AuGe/Ni 을 사용하여 오믹 전극을 형성한 경우에 이 오믹 전극 내에 포함되는 β-AuGa 와 같은 저융점의 화합물이 함유되어 있지 않기 때문이다.
이상과 같이 이 제1 실시예에 의하면, n+ 형 GaAs 기판(1) 위에 비단결정 InAs 층(3), Ni 박막(4), WSi 박막(5) 및 W 박막(6)으로 이루어지는 오믹 전극 형성용 적층체를 형성한 후, 예를 들면 300℃에서의 제1 단계의 열처리 및 예를 들면 700~800℃에서의 제2 단계의 열처리를 행함으로써, 낮은 접촉 저항 또한 낮은 막저항으로 표면의 평탄성도 양호하고 또한 열안정성도 양호한 오믹 전극(7)을 용이하게 형성할 수 있다. 이 오믹 전극(7)은 제13도에 나타낸 이상적인 에너지 밴드 구조에 가까운 에너지 밴드 구조를 가진다. 이 오믹 전극(7)은 또 그 최상부가 고융점금속인 W로 이루어지므로, 장벽 금속을 사용하지 않고, 금속 배선을 직접 접속할 수 있다. 또한, 오믹 전극(7)의 형성에 사용되는 비단결정 InAs 층(3)은 고속으로 성막을 행할 수 있는 스퍼터링으로 형성하고 있으므로, 이 오믹 전극(7)을 높은 생산성으로 형성할 수 있다.
다음에, 본 발명의 제2 실시예에 대하여 설명한다.
이 제2 실시예에 따른 오믹 전극의 형성 방법에서는, 제1 실시예에서 사용한 제1도C 에 나타낸 바와 같은 오믹 전극 형성용 적층체의 대신에, 제7도에 나타낸 바와 같은 오믹 전극 형성용 적층체를 사용한다. 이 제7도에 나타낸 오믹 전극 형성용 적층체가 제1도C 에 나타낸 오믹 전극 형성용 적층체와 다른 점은 W 박막(6)이 형성되어 있지 않은 것이다. 그 외의 것은 제1 실시예와 같으므로, 설명을 생략한다.
이 제2 실시예에 의해서도, 제1 실시예와 대략 같은 양호한 특성을 가진 오믹 전극을 용이하게 또한 높은 생산성으로 형성할 수 있다.
다음에, 본 발명의 제3 실시예에 대하여 설명한다.
이 제3 실시예에 따른 오믹 전극의 형성 방법에서는, 제1 실시예에서 사용한 제I도C 에 나타낸 바와 같은 오믹 전극 형성용 적층체 대신에, 제8도에 나타낸 바와 같은 오믹 전극 형성용 적층체를 사용한다. 이 제8도에 나타낸 오믹 전극 형성용 적층체가 제1도C 에 나타낸 오믹 전극 형성용 적층체와 다른 점은 WSi 박막(5)이 형성되어 있지 않고, 그 대신에 비단결정 InAs 층(3)에 대하여 도너가 될 불순물인 Ge로 이루어지는 Ge 박막(8)이 형성되어 있는 것이다. 이에 따라서, 오믹 전극 형성용 적층체의 형성 후에 행해지는 열처리 시에는, 이 Ge 박막(8) 내의 Ge 가 비단결정 InAs 층(3)등에 확산하게 된다. 그 외의 것은 제1 실시예와 같으므로, 설명을 생략한다.
이 제3 실시예에 의해서도, 제1 실시예와 대략 같은 양호한 특성을 가진 오믹 전극을 용이하게 또한 높은 생산성으로 형성할 수 있다.
다음에, 본 발명의 제4 실시예에 대하여 설명한다.
이 제4 실시예에 따른 오믹 전극의 형성 방법에서는, 제1 실시예에서 사용한 제1도C 에 나타낸 바와 같은 오믹 전극 형성용 적층체 대신에, 제9도에 나타낸 바와 같은 오믹 전극 형성용 적층체를 사용한다. 이 제9도에 나타낸 오믹 전극 형성용 적층체가 제1도C 에 나타낸 오믹 전극 형성용 적층체와 다른 점은 WSi 박막(5)이 형성되어 있지 않고, 그 대신에 Ni 박막(4) 내에 Si, Ge, Te, Sn 등의 도너가 될 불순물중의 1종 또는 2종 이상이 함유되어 있는 것이다. 이에 따라서, 오믹 전극 형성용 적층체의 형성 후에 행해지는 열처리 시에는, 이 Ni 박막(4) 내의 도너가 될 불순물이 비단결정 InAs 층(3) 등에 확산하게 된다. 그 외의 것은 제1 실시예와 같으므로, 설명을 생략한다.
이 제4 실시예에 의해서도, 제1 실시예와 대략 같은 양호한 특성을 가진 오믹 전극을 용이하게 또한 높은 생산성으로 형성할 수 있다.
다음에, 본 발명의 제5 실시예에 대하여 설명한다.
이 제5 실시예에 따른 오믹 전극의 형성 방법에서는, 제1 실시예에서 사용한 제1도C 에 나타낸 바와 같은 오믹 전극 형성용 적층체 대신에, 제10도에 나타낸 바와 같은 오믹 전극 형성용 적층체를 사용한다. 이 제10도에 나타낸 오믹 전극 형성용 적층체가 제1도C 에 나타낸 오믹 전극 형성용 적층체와 다른 점은 WSi 박막(5)이 형성되어 있지 않고, 그 대신에 비단결정 InAs 층(3) 내에 미리 Si, Ge, Te, Sn 등의 도너가 될 불순물중의 1종 또는 2종 이상이 함유되어 있는 것이다. 이 경우, 오믹 전극 형성용 적층체의 형성 후에 행해지는 열처리 시에는, 이 비단결정 InAs 충(3) 내에 함유되는 도너가 될 불순물이 최종적으로 형성되는 결정성 InxGa1-xAs 층 내에 도너로서 함유되고, n 형의 InxGa1-xAs 층이 형성된다. 그 외의 것은 제1 실시예와 같으므로, 설명을 생략한다.
이 제5 실시예에 의해서도, 제1 실시예와 대략 같은 양호한 특성을 가진 오믹 전극을 용이하게 또한 높은 생산성으로 형성할 수 있다.
다음에, 본 발명의 제6 실시예에 대하여 설명한다. 이 제6 실시예에서는, GaAs MESFET 의 제조 공정에서 오믹 전극을 형성할 때 제2 실시예에 따른 오믹 전극의 형성 방법을 사용하고, 오믹 전극의 형성과 동시에 게이트 전극도 형성하는 경우에 대하여 설명한다.
이 제6 실시예에서는, 먼저 제11도A 에 나타낸 바와 같이, 반절연성 GaAs 기판(9) 내에 도너가 될 불순물을 선택적으로 이온 주입한 후, 열처리를 행함으로써 주입 불순물을 전기적으로 활성화하여 n 형 채널층(10)을 형성한다.
다음에, 제11도B 에 나타낸 바와 같이, 제1 실시예에서 기술한 바와 같은 리프트오프로, 오믹 전극 형성부에 비단결정 InAs 층(3) 및 Ni 박막(4)으로 이루어지는 적층체를 형성한다.
다음에, 예를 들면 스퍼터링으로 전면에 WSi 박막을 형성한 후, 이 WSi 박막 상에, 형성할 게이트 전극 및 오믹 전극에 대응한 형상의 레지스트 패턴(도시하지 않음)을 리소그라피로 형성하고, 이 레지스트 패턴을 마스크로 하여 WSi 박막을 예를 들면 CF4/O2계의 식각 가스를 사용한 반응성 이온 식각(RIE)으로 식각한 후, 레지스트 패턴을 제거한다. 이렇게 함으로써, 제11도C 에 나타낸 바와 같이, 오믹 전극 형성부에 비단결정 InAs 층(3), Ni 박막(4) 및 WSi 박막(5)으로 이루어지는 오믹 전극 형성용 적층체가 형성되는 동시에, WSi 박막으로 이루어지는 게이트 전극 (11)이 형성된다. 그리고 이 WSi 박막을 사용하여 배선을 형성하는 것도 가능하다.
다음에, 이들 게이트 전극(11) 및 오믹 전극 형성용 적층체를 마스크로 하여 n형 채널층(10) 내에 도너가 될 불순물을 고농도로 이온 주입한 후, 오믹 전극의 형성 및 주입 불순물의 전기적 활성화가 가능한 온도, 예를 들면 700~800℃ 의 온도에서 열처리를 행한다. 이렇게 함으로써, 제11도D 에 나타낸 바와 같이, 제1 실시예에서 설명한 바와 같이 하여 소스 전극 또는 드레인 전극으로서 사용되는 오믹 전극(12, 13)이 형성되는 동시에, 이들 오믹 전극(12, 13)과 게이트 전극(11) 사이 부분의 n 형 채널층(10) 내에 n+형층(14, 15)이 게이트 전극(11) 및 오믹 전극(12, 13)에 대하여 자기정합적으로 형성된다. 이 경우, 소스 전극으로서의 오믹 전극 (12)과 게이트 전극(11) 사이 부분의 n 형 채널층(10) 내에 형성된 n+ 형층(14)에 의해, 소스 게이트간의 직렬 저항의 저감을 도모할 수 있다.
이 제6 실시예에 의하면, 소스 전극 또는 드레인 전극으로 사용하기 적합한 양호한 특성을 가진 오믹 전극(12, 13)을 용이하게 형성할 수 있으며, 또한 오믹 전극(12, 13)의 형성에 사용되는 오믹 전극 형성용 적층체의 형성 시에 게이트 전극(11)을 동시에 형성할 수 있다. 이렇게 함으로써, GaAs MESFET의 제조 공정의 간략화를 도모할 수 있다.
이상, 본 발명의 실시예에 대하여 구체적으로 설명하였으나, 본 발명은 전술한 실시예에 한정되는 것은 아니고, 본 발명의 기술적 사상에 의거한 각종의 변형이 가능하다.
예를 들면, 전술한 제1 실시예~제6 실시예에서 사용된 Ni 박막(4)의 대신에, Co 박막을 사용해도 된다.
또, 전술한 제3 실시예에서 사용된 Ge 박막(8)의 대신에, 예를 들면 Si 박막을 사용해도 된다.
또한, 전술한 제1 실시예~제5 실시예에서는, 오믹 전극 형성용 적층체를 리프트오프로 형성하고 있지만, 이 오믹 전극 형성용 적층체는 n+ 형 GaAs 기판(1)의 전면에 오믹 전극 형성용 적층체를 이루는 층을 스퍼터링 등으로 차례로 형성한 후에 이들을 식각하여 오믹 전극의 형상으로 패터닝 함으로써 형성해도 된다.
또한, 전술한 제1 실시예~제5 실시예에서는, n+ 형 GaAs 기판(1)에 대한 오믹 전극의 형성에 본 발명을 적용한 경우에 대하여 설명하였으나, 예를 들면 에피택셜 성장 등으로 형성된 n+ 형 GaAs 층에 대한 오믹 전극의 형성에 본 발명을 적용하는 것도 가능하다.
이상 설명한 바와 같이, 본 발명에 따른 오믹 전극의 형성 방법에 의하면, III-V 족 화합물반도체에 대한 실용적으로 만족할 수 있는 특성을 가진 오믹 전극을 용이하게 또한 높은 생산성으로 형성할 수 있다.
또, 본 발명에 따른 오믹 전극 형성용 적층체에 의하면, III-V 족 화합물반도체에 대한 실용적으로 만족할 수 있는 특성을 가진 오믹 전극을 용이하게 형성할 수 있다.
제1도는 본 발명의 제1 실시예에 따른 오믹 전극의 형성 방법에 대하여 설명하기 위한 단면도.
제2도는 본 발명의 제1 실시예에 따른 오믹 전극의 형성 방법으로 형성된 오믹 전극의 접촉 저항의 열처리 온도 의존성의 측정 결과의 일례를 나타낸 그래프.
제3도는 본 발명의 제1 실시예에 따른 오믹 전극의 형성 방법에서 사용되는 오믹 전극 형성용 적층체의 형성 직후의 상태를 나타낸 광학 현미경사진.
제4도는 본 발명의 제1 실시예에 따른 오믹 전극의 형성 방법에서 오믹 전극 형성용 적층체를 형성하고 나서 300℃ 에서 30분간 열처리를 행한 후의 상태를 나타낸 광학 현미경사진.
제5도는 본 발명의 제1 실시예에 따른 오믹 전극의 형성 방법에서 오믹 전극 형성용 적층체를 형성한 후에 300℃ 에서 30분간 열처리를 행하고, 다시 650℃ 에서 1초간 열처리를 행함으로써 형성된 오믹 전극의 광학 현미경사진.
제6도는 InAs/Ni/W 구조의 오믹 전극 형성용 적층체를 사용하여 형성된 오믹 전극의 광학 현미경사진.
제7도는 본 발명의 제2 실시예에 따른 오믹 전극의 형성 방법에서 사용되는 오믹 전극 형성용 적층체를 나타낸 단면도.
제8도는 본 발명의 제3 실시예에 따른 오믹 전극의 형성 방법에서 사용되는 오믹 전극 형성용 적층체를 나타낸 단면도.
제9도는 본 발명의 제4 실시예에 따른 오믹 전극의 형성 방법에서 사용되는 오믹 전극 형성용 적층체를 나타낸 단면도.
제10도는 본 발명의 제5 실시예에 따른 오믹 전극의 형성 방법에서 사용되는 오믹 전극 형성용 적층체를 나타낸 단면도.
제11도는 본 발명의 제6 실시예에 따른 GaAs MESFET 의 제조방법을 설명하기 위한 단면도.
제12도는 오믹 전극 재료로서 AuGe/Ni을 사용하는 종래의 오믹 전극의 형성 방법을 GaAs JFET의 제조 공정에서의 오믹 전극의 형성에 사용한 경우의 문제점을 설명하기 위한 단면도.
제13도는 이상적인 오믹 전극의 에너지밴드를 나타낸 도면.
제14도는 종래의 오믹 전극의 형성 방법에서 사용되는 InAs/Ni/W 구조의 오믹 전극 형성용 적층체를 나타낸 단면도
* 도면의 주요 부분에 대한 부호의 설명 *
1: n+ 형 GaAs 기판 3: 비단결정 InAs 층
4: Ni 박막 5: WSi 박막
6: W박막 7: 오믹 전극
8: Ge 박막.

Claims (38)

  1. III-V족 화합물 반도체 기체(基體) 위에 비단결정(非單結晶) 반도체층과 금속 또는 금속간 화합물로 이루어지는 박막을 차례로 형성하는 단계, 그리고
    상기 반도체층 및 상기 박막이 형성된 상기 반도체 기체를 열처리하는 단계
    를 포함하며,
    상기 반도체층 및 상기 박막 중 적어도 하나는 적어도 상기 반도체층에 대하여 도너가 될 불순물을 함유하고, 상기 반도체층과 상기 박막 사이의 에너지 장벽의 높이는 상기 반도체 기체와 상기 박막 사이의 에너지 장벽의 높이보다 낮은
    오믹 전극의 형성 방법.
  2. 제1항에서, 상기 반도체층을 스퍼터링으로 형성하는 오믹 전극의 형성 방법.
  3. 제1항에서, 상기 반도체층 및 상기 박막을 스퍼터링으로 형성하는 오믹 전극의 형성 방법.
  4. 제1항 내지 제3항 중 어느 한 항에서, 상기 반도체 기체는 n 형인 오믹 전극의 형성 방법.
  5. 제1항 내지 제3항 중 어느 한 항에서, 상기 반도체 기체 및 상기 반도체층의융점은 900℃ 이상인 오믹 전극의 형성 방법.
  6. 제1항 내지 제3항 중 어느 한 항에서, 상기 반도체 기체는 GaAs, AlGaAs 또는 InGaAs로 이루어지는 오믹 전극의 형성 방법.
  7. 제1항 내지 제3항 중 어느 한 항에서, 상기 반도체층은 비단결정 InAs 층 또는 비단결정 InGaAs 층인 오믹 전극의 형성 방법.
  8. 제1항 내지 제3항 중 어느 한 항에서, 상기 박막은 금속 박막 및 상기 금속 박막 상에 형성된 고융점 금속 실리사이드 박막을 가지는 오믹 전극의 형성 방법.
  9. 제8항에서, 상기 고융점 금속 실리사이드 박막 상에 다시 고융점 금속 박막이 형성되어 있는 오믹 전극의 형성 방법.
  10. 제8항에서, 상기 금속 박막은 Ni 박막 또는 Co 박막이고, 상기 고융점 금속 실리사이드 박막은 WSi 박막인 오믹 전극의 형성 방법.
  11. 제9항에서, 상기 고융점 금속 박막은 W 박막인 오믹 전극의 형성 방법.
  12. 제1항 내지 제3항 중 어느 한 항에서, 상기 박막은 적어도 상기 반도체층에대하여 도너가 될 불순물을 함유하는 금속 박막 및 상기 금속 박막 상에 형성된 고융점 금속 박막을 가지는 오믹 전극의 형성 방법.
  13. 제12항에서, 상기 금속 박막은 Ni 박막 또는 Co 박막이고, 상기 고융점 금속 박막은 W 박막인 오믹 전극의 형성 방법.
  14. 제1항 내지 제3항 중 어느 한 항에서, 상기 박막은 금속 박막, 적어도 상기 반도체층에 대하여 도너가 될 불순물로 이루어지는 박막 및 상기 박막 상에 형성된 고융점 금속 박막을 가지는 오믹 전극의 형성 방법.
  15. 제14항에서, 상기 금속 박막은 Ni 박막 또는 Co 박막이고, 상기 고융점 금속 박막은 W 박막인 오믹 전극의 형성 방법.
  16. 제1항 내지 제3항 중 어느 한 항에서, 상기 반도체층은 적어도 상기 반도체층에 대하여 도너가 될 불순물을 함유하고, 또한 상기 박막은 금속 박막 및 상기 금속 박막 상에 형성된 고융점 금속 박막을 가지는 오믹 전극의 형성 방법.
  17. 제16항에서, 상기 금속 박막은 Ni 박막 또는 Co 박막이고, 상기 고융점 금속 박막은 W 박막인 오믹 전극의 형성 방법.
  18. 제1항 내지 제3항 중 어느 한 항에서, 상기 불순물은 Si, Ge, Te 및 Sn으로 이루어지는 군에서 선정된 적어도 1종의 불순물인 오믹 전극의 형성 방법.
  19. 제1항 내치 제3항 중 어느 한 항에서, 상기 열처리의 온도는 900℃ 이하인 오믹 전극의 형성 방법.
  20. 제1항 내지 제3항 중 어느 한 항에서, 상기 열처리의 공정은 200~ 400℃ 의 온도에서의 제1의 열처리의 공정과 500~900℃ 의 온도에서의 제2의 열처리의 공정으로 이루어지는 오믹 전극의 형성 방법.
  21. III-V족 화합물 반도체 기체 위에 차례로 형성되어 있는 비단결정 반도체층과 금속 또는 금속간 화합물로 이루어지는 박막을 포함하며,
    상기 반도체충 및 상기 박막 중 적어도 하나는 적어도 상기 반도체층에 대하여 도너가 될 불순물을 함유하고, 상기 반도체층과 상기 박막 사이의 에너지 장벽의 높이는 상기 반도체 기체와 상기 박막과의 사이의 에너지 장벽의 높이보다 낮은
    오믹 전극 형성용 적층체.
  22. 제21항에서, 상기 반도체층은 스퍼터링으로 형성된 오믹 전극 형성용 적층체.
  23. 제21항에서, 상기 반도체층 및 상기 박막은 스퍼터링으로 형성된 오믹 전극 형성용 적층체.
  24. 제21항 내지 제23항 중 어느 한 항에서, 상기 반도체 기체는 n 형인 오믹 전극 형성용 적층체.
  25. 제21항 내지 제23항 중 어느 한 항에서, 상기 반도체 기체 및 상기 반도체층의 융점은 900℃ 이상인 오믹 전극 형성용 적층체.
  26. 제21항 내지 제23항 중 어느 한 항에서, 상기 반도체 기체는 GaAs, A1GaAs 또는 InGaAs로 이루어지는 오믹 전극 형성용 적층체.
  27. 제21항 내지 제23항 중 어느 한 항에서, 상기 반도체층은 비단결정 InAs 층 또는 비단결정 InGaAs 층인 오믹 전극 형성용 적층체.
  28. 제21항 내지 제23항 중 어느 한 항에서, 상기 박막은 금속 박막 및 상기 금속 박막 상에 형성된 고융점 금속 실리사이드 박막을 가지는 오믹 전극 형성용 적층체.
  29. 제28항에서, 상기 고융점 금속 실리사이드 박막 상에 다시 고융점 금속 박막이 형성되어 있는 오믹 전극 형성용 적층체.
  30. 제28항 또는 제29항에서, 상기 금속 박막은 Ni 박막 또는 Co 박막이고, 상기 고융점 금속 실리사이드 박막은 WSi 박막인 오믹 전극 형성용 적층체.
  31. 제29항에서, 상기 고융점 금속 박막은 W 박막인 오믹 전극 형성용 적층체.
  32. 제21항 내지 제23항 중 어느 한 항에서, 상기 박막은 적어도 상기 반도체층에 대하여 도너가 될 불순물을 함유하는 금속 박막 및 상기 금속 박막 상에 형성된 고융점 금속 박막을 가지는 오믹 전극 형성용 적층체.
  33. 제32항에서, 상기 금속 박막은 Ni 박막 또는 Co 박막이고, 상기 고융점 금속 박막은 W 박막인 오믹 전극 형성용 적층체.
  34. 제21항 내지 제23항 중 어느 한 항에서, 상기 박막은 금속 박막, 적어도 상기 반도체층에 대하여 도너가 될 불순물로 이루어지는 박막 및 상기 박막 상에 형성된 고융점 금속 박막을 가지는 오믹 전극 형성용 적층체.
  35. 제34항에서, 상기 금속 박막은 Ni 박막 또는 Co 박막이고, 상기 고융점 금속 박막은 W 박막인 오믹 전극 형성용 적층체.
  36. 제21항 내지 제23항 중 어느 한 항에서, 상기 반도체층은 적어도 상기 반도체충에 대하여 도너가 될 불순물을 함유하고, 또한 상기 박막은 금속 박막 및 상기 금속 박막 상에 형성된 고융점 금속 박막을 가지는 오믹 전극 형성용 적층체.
  37. 제34항에서, 상기 금속 박막은 Ni 박막 또는 Co 박막이고, 상기 고융점 금속 박막은 W 박막인 오믹 전극 형성용 적층체.
  38. 제21항 내지 제23항 중 어느 한 항에서, 상기 불순물은 Si, Ge, Te 및 Sn으로 이루어지는 군에서 선정된 적어도 1종의 불순물인 오믹 전극 형성용 적층체.
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