KR100402938B1 - 반도체소자의트렌치형성방법 - Google Patents
반도체소자의트렌치형성방법 Download PDFInfo
- Publication number
- KR100402938B1 KR100402938B1 KR1019960017608A KR19960017608A KR100402938B1 KR 100402938 B1 KR100402938 B1 KR 100402938B1 KR 1019960017608 A KR1019960017608 A KR 1019960017608A KR 19960017608 A KR19960017608 A KR 19960017608A KR 100402938 B1 KR100402938 B1 KR 100402938B1
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- etching
- semiconductor device
- ion implantation
- forming
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 72
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000005530 etching Methods 0.000 claims abstract description 37
- 239000012535 impurity Substances 0.000 claims abstract description 36
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 35
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 35
- 239000010703 silicon Substances 0.000 claims abstract description 35
- 150000002500 ions Chemical class 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 230000003287 optical effect Effects 0.000 claims abstract description 10
- 238000005468 ion implantation Methods 0.000 claims description 31
- 230000002265 prevention Effects 0.000 claims description 19
- 239000006227 byproduct Substances 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 claims description 5
- 238000002513 implantation Methods 0.000 claims description 4
- 229910001423 beryllium ion Inorganic materials 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 239000013078 crystal Substances 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
- H01L22/26—Acting in response to an ongoing measurement without interruption of processing, e.g. endpoint detection, in-situ thickness measurement
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Plasma & Fusion (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
본 발명은 반도체 소자의 트렌치 형성 방법에 관한 것으로, 트렌치(Trench)의 깊이를 정확하고 용이하게 조절할 수 있도록 하기 위하여 불순물 이온 주입을 실시한 후 상기 이온 주입에 의해 결정 구조가 약화된 실리콘 기판을 식각한다. 이때 광학 감지기를 이용하여 주입된 불순물 이온의 파장 또는 반응 부산물의 광량의 변화에 따른 식각 정지점을 감지하므로써 식각 깊이를 정확하고 용이하게 조절할 수 있다. 그리고 공정의 안정화를 이룰 수 있으며, 상기 불순물 이온 주입에 의한 식각 속도의 증가로 생산수율이 증대될 수 있는 반도체 소자의 트렌치 형성 방법에 관한 것이다.
Description
본 발명은 반도체 소자의 트렌치 형성 방법에 관한 것으로, 특히 트렌치(Trench)의 깊이를 정확하고 용이하게 조절할 수 있도록 한 반도체 소자의 트렌치 형성 방법에 관한 것이다.
일반적으로 반도체 소자가 초고집적화됨에 따라 단위 소자 및 소자 분리막의 크기가 급격하게 감소된다. 초고집적 소자의 소자 분리막은 0.4㎛ 이하의 폭을 갖는데, 이에 따라 국부 산화(LOCOS)를 이용한 소자 분리막 형성 방법은 더 이상 적용이 어려워지는 실정이다. 그러므로 근래에는 트렌치를 이용한 소자 분리막 형성 방법이 적용된다. 그런데 실리콘 기판에 트렌치를 형성하기 위한 식각 공정시 종래의 방법을 이용하는 경우 식각 깊이를 정착히 조절하기 어려운 단점이 있다.
종래에는 실리콘 기판상에 식각 방지막을 형성한 후 트렌치가 형성될 부분의 상기 실리콘 기판이 노출되도록 상기 식각 방지막을 패터닝한다. 그리고 상기 노출된 실리콘 기판을 건식 식각하여 소정 깊이를 갖는 트렌치를 형성하는데, 이때 상기 트렌치의 길이는 식각 시간에 의해 조절된다. 그러므로 식각 공정시 상기 트렌치의 깊이를 측정하기 어려우며, 동일한 시간 동안 식각 공정을 진행하더라도 식각 장비에 따라 트렌치의 깊이가 변화되기 때문에 공정의 안정화를 이룰 수 없게 된다.
따라서 본 발명은 불순물 이온 주입을 실시한 후 상기 이온 주입에 의해 결정 구조가 약화된 실리콘 기판을 식각하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 트렌치 형성 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 트렌치 형성 방법은 트렌치가 형성될 부분의 실리콘 기판에 불순물 이온을 주입하여 실리콘 결정 구조를 약화시킨 후 상기 결정 구조가 약화된 실리콘 기판을 식각하는 것을 특징으로 하며, 본 발명에 따른 다른 반도체 소자의 트렌치 형성 방법은 실리콘 기판상에 산화막 및 이온 주입 방지 막을 순차적으로 형성한 후 이온 주입될 부분의 상기 산화막이 노출되도록 상기 이온 주입 방지막을 패터닝하는 단계와, 상기 단계로부터상기 패터닝된 이온 주입 방지막을 마스크로 이용하여 상기 실리콘 기판에 불순물 이온을 주입하는 단계와, 상기 단계로부터 상기 노출된 부분의 산화막을 제거한 후 상기 패터닝된 이온 주입 방지 막을 마스크로 이용하여 노출된 부분의 상기 실리콘 기판을 소정 깊이 1차 식각하는 단계와, 상기 단계로부터 상기 실리콘 기판에 잔류된 상기 불순물 이온을 제거하기 위하여 노출된 부분의 상기 실리콘 기판을 2차 식각하여 트렌치를 형성하는 단계와, 상기 단계로부터 잔류된 상기 이온 주입 방지 막 및 산화막을 순차적으로 제거하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제 1A 내지 제 1D 도는 본 발명에 따른 반도체 소자의 트렌치 형성방법을 설명하기 위한 소자의 단면도로서, 제 2A 및 제 2B 도를 참조하여 설명하면 다음과 같다.
제 1A 도는 열산화 공정을 실시하여 실리콘 기판(1)상에 산화막(2)을 형성한 후 상기 산화막(2)상에 이온 주입 방지막(3)을 형성하고, 이온 주입될 부분의 상기 산화막(2)이 노출되도록 상기 이온 주입 방지막(3)을 패터닝한 상태의 단면도로서, 상기 산화막(2)은 불순물 이온 주입시 터널링(Tunneling) 현상이 발생되지 않도록 하기 위해 100 내지 500 Å 두께로 형성하며, 상기 이온 주입 방지막(3)은 감광막(Photoresist)으로 형성한다.
제 1B 도는 상기 패터닝된 이온 주입 방지막(3)을 마스크(Mask)로 이용하여 상기 실리콘 기판(1)에 Ar, As. BF3등과 같은 불순물 이온(4)을 주입한 상태의 단면도로서, 이때 상기 불순물 이온(4)의 주입에 의해 상기 실리콘 기판(1)의 실리콘 결정 구조가 약화된다. 여기서 상기 불순물 이온의 도즈(Dose) 량은 1E14 내지 5E16 이온/Cm3정도가 되도록 하고, 이온 주입 에너지는 40 내지 100 KeV가 되도록 하며, 설정된 트렌치 깊이의 50 내지 80 % 정도가 되는 깊이의 상기 실리콘 기판(1)에서 상기 불순물 이온(4)의 도즈 량이 최고치를 갖도록 제 2A 도에 도시된 바와 같이 투사 범위(Rp)값을 조절한다. 상기 투사 범위(Rp) 값은 상기 산화막(2)의 두께에 따라 조절된다.
제 1C 도는 상기 노출된 부분의 산화막(2)을 건식 식각하여 제거한 후 상기 패터닝된 이온 주입 방지막(3)을 마스크로 이용한 1차 식각 공정으로 노출된 부분의 상기 실리콘 기판(1)을 식각하여 트렌치(5)를 형성한 상태의 단면도로서, 이때 불순물 이온이 주입된 부분의 상기 실리콘 기판(1)에는 실리콘 격자의 결함이 많기 때문에 불순물 이온이 주입되지 않은 상기 실리콘 기판(1)에 비해 식각 속도가 높아진다. 즉, 상기 불순물 이온(4)의 분포에 의해 식각 속도가 변화된다. 그러므로 이때 상기 트렌치(5)의 깊이를 정확히 조절하기 위하여 광학 감지기(Opitical Emmission Detactor)를 이용하여 식각 깊이를 측정할 수 있다. 상기 식각 깊이를 측정하는 방법으로는, 첫째 상기 주입된 불순물 이온의 파장을 감지하는 방법이 있다. 이는 상기 불순물 이온의 파장이 변화되는 정도를 감지하여 식각 정지점(End Of Point; EOF)을 찾는 방법이다. 참고적으로 상기 Ar 이온의 파장은 811 nm이며, 상기 As 이온의 파장은 234, 242, 267 nm이다. 둘째, 상기 식각 공정시 생성되는반응 부산물의 파장을 감지하는 방법이 있다. 상기 불순물 이온의 분포에 따라 생성되는 반응 부산물(예를들어 SiCl)의 광량이 다르기 때문에 제 2B 도에 도시된 바와 같이 시간의 변화에 따른 광량의 변화를 감지하여 식각 정지점을 찾을 수 있다. 참고적으로 SiCl의 파장은 478, 483 nm이다. 또한, 상기 1차 식각 공정은 Cl2가스를 이용한 건식 식각 방법으로 실시한다.
제 1D 도는 상기 실리콘 기판(1)에 잔류된 상기 불순물 이온(4)을 제거하기 위하여 노출된 부분의 상기 실리콘 기판(1)을 2차 식각하여 트렌치(5)의 형성을 완료한 후 잔류된 상기 이온 주입 방지막(3) 및 산화막(2)을 순차적으로 제거한 상태의 단면도로서, 상기 2차 식각 공정시 상기 실리콘 기판(1)이 식각되는 깊이는 상기 1차 식각 공정시 형성된 트렌치(5) 깊이의 50 내지 150 % 정도가 되도록 한다. 그리고 상기 이온 주입 방지 막(3)은 오존을 이용하여 제거하며, 상기 산화막(2)은 BOE(Buffered Oxide Etchant) 용액을 이용하여 제거한다.
상술한 바와 같이 본 발명에 의하면 불순물 이온 주입을 실시한 후 상기 이온 주입에 의해 결정 구조가 약화된 실리콘 기판을 식각한다. 이때 광학 감지기를 이용하여 주입된 불순물 이온의 파장 또는 반응 부산물의 광량의 변화에 따른 식각 정지점을 감지하므로써 식각 깊이를 정확하고 용이하게 조절할 수 있다. 그리고 공정의 안정화를 이룰 수 있으며, 상기 불순물 이온 주입에 의한 식각 속도의 증가로 생산 수율이 증대될 수 있는 탁월한 효과가 있다.
제 1A 내지 제 1D 도는 본 발명에 따른 반도체 소자와 트렌치 형성방법을 설명하기 위한 소자의 단면도.
제 2A 도는 제 1B 도를 설명하기 위한 그래프도.
제 2B 도는 제 1C 도를 설명하기 위한 그래프도.
* 도면의 주요 부분에 대한 부호의 설명 *
1: 실리콘 기판 2: 산화막
3: 이온 주입 방지막 4: 불순물 이온
5: 트렌치
Claims (22)
- 반도체 소자의 트렌치 형성 방법에 있어서,트렌치가 형성될 부분의 실리콘 기판에 불순물 이온을 주입하되, 상기 불순물 이온 주입 공정은 상기 트렌치가 형성될 예정 깊이보다 얕은 위치에 도즈량이 집중되도록 실시하는 단계;상기 트렌치가 형성될 부분의 상기 실리콘 기판을 1차 식각하되, 상기 1차 식각 공정은 광학 감지기가 상기 도즈량이 집중된 위치를 감지하는 시점까지 실시하는 단계; 및상기 1차 식각 공정으로 식각되지 않은 상기 트렌치가 형성될 부분의 상기 실리콘 기판을 2차 식각하여 상기 예정 깊이의 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트렌치 형성방법.
- 제 1 항에 있어서,상기 불순물 이온으로 Ar, As, BF3중 하나가 사용되는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
- 제 1 항에 있어서,상기 불순물 이온의 도즈 량은 1E14 내지 5E16 이온/㎤인 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
- 제 1 항에 있어서,상기 불순물 이온의 도즈 량은 상기 트렌치 깊이의 50 내지 80%가 되는 깊이에서 최고치를 갖는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
- 제 1 항에 있어서,상기 불순물 이온 주입시 이온 주입 에너지는 40 내지 100 KeV인 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
- 제 1 항에 있어서,상기 1차 식각시 상기 광학 감지기를 이용하여 상기 주입된 불순물 이온의 파장의 변화에 따른 식각 정지점을 감지하는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
- 제 1 항에 있어서,상기 광학 감지기를 이용하여 상기 1차 식각시 생성되는 반응 부산물의 광량에 따른 식각 정지점을 감지하는 것을 특징으로 하는 반도체 소자의 트렌치 형성방법.
- 반도체 소자의 트렌치 형성 방법에 있어서,실리콘 기판상에 산화막 및 이온 주입 방지막을 순차적으로 형성한 후 이온주입될 부분의 상기 산화막이 노출되도록 상기 이온 주입 방지막을 패터닝하는 단계;상기 단계로부터 상기 패터닝된 이온 주입 방지막을 마스크로 이용하여 불순물 이온을 주입하되, 상기 불순물 이온주입 공정은 상기 트렌치가 형성될 예정 깊이보다 얕은 위치에 도즈량이 집중되도록 실시하는 단계;상기 단계로부터 상기 노출된 부분의 산화막을 제거한 후 상기 패터닝된 이온 주입 방지막을 식각 마스크로 이용하고, 광학감지기를 이용하여 상기 불순물 이온 도즈량의 집중점에서 상기 실리콘 기판의 식각을 정지하는 1차 식각을 실시하는 단계;상기 단계로부터 상기 트렌치 형성을 위해 상기 노출된 실리콘 기판을 2차 식각하는 단계; 및상기 단계로부터 잔류된 상기 이온 주입 방지막 및 산화막을 순차적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
- 제 8 항에 있어서,상기 산화막은 열산화 공정에 의해 형성된 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
- 제 8 항에 있어서,상기 산화막은 100 내지 500Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
- 제 8 항에 있어서,상기 이온 주입 방지막은 감광막인 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
- 제 8 항에 있어서,상기 불순물 이온으로 Ar, As, BF3중 하나가 사용되는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
- 제 8 항에 있어서,상기 불순물 이온 주입시 도즈 량은 1E14 내지 5E16 이온/㎤인 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
- 제 8 항에 있어서,상기 불순물 이온의 도즈 량은 상기 트렌치 깊이의 50 내지 80%가 되는 깊이에서 최고치를 갖는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
- 제 8 항에 있어서,상기 불순물 이온 주입시 이온 주입 에너지는 40 내지 100 KeV인 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
- 제 8 항에 있어서,상기 1차 식각 공정시 상기 광학 감지기를 이용하여 상기 주입된 불순물 이온의 파장의 변화에 따른 식각 정지점을 감지하는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
- 제 8 항에 있어서,상기 광학 감지기를 이용하여 상기 1차 식각 공정시 생성되는 반응 부산물의 광량에 따른 식각 정지점을 감지하는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
- 제 8 항에 있어서,상기 1차 식각 공정은 건식 식각 방법으로 실시되는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
- 제 18 항에 있어서,상기 건식 식각시 Cl2가스가 이용되는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
- 제 8 항에 있어서,상기 2차 식각 공정시의 식각 깊이는 상기 1차 식각 공정시 식각 깊이의 50 내지 150 %인 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
- 제 8 항에 있어서,상기 이온 주입 방지막은 오존에 의해 제거되는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
- 제 8 항에 있어서,상기 산화막은 BOE 용액에 의해 제거되는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960017608A KR100402938B1 (ko) | 1996-05-23 | 1996-05-23 | 반도체소자의트렌치형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960017608A KR100402938B1 (ko) | 1996-05-23 | 1996-05-23 | 반도체소자의트렌치형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970077246A KR970077246A (ko) | 1997-12-12 |
| KR100402938B1 true KR100402938B1 (ko) | 2004-01-13 |
Family
ID=37422489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960017608A KR100402938B1 (ko) | 1996-05-23 | 1996-05-23 | 반도체소자의트렌치형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100402938B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100708941B1 (ko) * | 2005-12-22 | 2007-04-17 | 매그나칩 반도체 유한회사 | 반도체 소자의 딥 트렌치 형성 방법 |
| KR20160144542A (ko) * | 2015-06-08 | 2016-12-19 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100826965B1 (ko) * | 2002-06-28 | 2008-05-02 | 매그나칩 반도체 유한회사 | 반도체 소자의 트렌치 형성방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6415916A (en) * | 1987-07-10 | 1989-01-19 | Hitachi Ltd | Manufacture of semiconductor device |
-
1996
- 1996-05-23 KR KR1019960017608A patent/KR100402938B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6415916A (en) * | 1987-07-10 | 1989-01-19 | Hitachi Ltd | Manufacture of semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100708941B1 (ko) * | 2005-12-22 | 2007-04-17 | 매그나칩 반도체 유한회사 | 반도체 소자의 딥 트렌치 형성 방법 |
| KR20160144542A (ko) * | 2015-06-08 | 2016-12-19 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| KR102310081B1 (ko) * | 2015-06-08 | 2021-10-12 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970077246A (ko) | 1997-12-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6716763B2 (en) | Method of controlling striations and CD loss in contact oxide etch | |
| US4869781A (en) | Method for fabricating a semiconductor integrated circuit structure having a submicrometer length device element | |
| JP2004031944A (ja) | 非常に幅の狭いトランジスタ・ゲート素子をフォトリソグラフィにより形成する方法 | |
| KR20010083208A (ko) | 반도체 장치의 제조방법 | |
| KR100666892B1 (ko) | 반도체 장치의 제조방법 | |
| JP3890254B2 (ja) | 半導体装置の製造方法 | |
| JP3548512B2 (ja) | 半導体装置の製造方法 | |
| KR100402938B1 (ko) | 반도체소자의트렌치형성방법 | |
| US7018931B2 (en) | Method of forming an isolation film in a semiconductor device | |
| KR19980026303A (ko) | 반도체 소자의 트렌치 형성 방법 | |
| US20050095824A1 (en) | Method for manufacturing semiconductor device | |
| US6566184B1 (en) | Process to define N/PMOS poly patterns | |
| JP2005050917A (ja) | 半導体装置及びその製造方法 | |
| EP0111097B1 (en) | Method for making semiconductor devices having a thick field dielectric and a self-aligned channel stopper | |
| TWI299884B (en) | Etching method using photoresist etch barrier | |
| KR100257063B1 (ko) | 반도체 장치의 절연막 식각방법 | |
| KR0151014B1 (ko) | 반도체 소자 미세패턴 형성방법 | |
| KR960015848A (ko) | 반도체소자의 소자분리절연막 형성방법 | |
| KR0122316B1 (ko) | 반도체 소자의 트랜지스터 형성방법 | |
| KR930006130B1 (ko) | 반도체 집적회로의 소자격리영역 형성방법 | |
| KR100226750B1 (ko) | 반도체 소자의 콘택홀형성방법 | |
| KR19990036674A (ko) | 반도체 소자의 미세 패턴간극 형성방법 | |
| KR100418120B1 (ko) | 반도체소자의 제조방법 | |
| KR100335776B1 (ko) | 반도체소자의필드산화막형성방법 | |
| KR20000066421A (ko) | 반도체 미세패턴 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |