JP3548512B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 41
- 238000000034 method Methods 0.000 title claims description 35
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 238000002955 isolation Methods 0.000 claims description 67
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 54
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 54
- 238000005530 etching Methods 0.000 claims description 49
- 239000012212 insulator Substances 0.000 claims description 43
- 239000000758 substrate Substances 0.000 claims description 38
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 24
- 229910052710 silicon Inorganic materials 0.000 claims description 24
- 239000010703 silicon Substances 0.000 claims description 24
- 230000003647 oxidation Effects 0.000 claims description 20
- 238000007254 oxidation reaction Methods 0.000 claims description 20
- 230000007935 neutral effect Effects 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 238000005498 polishing Methods 0.000 claims description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 10
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 8
- 238000001312 dry etching Methods 0.000 claims description 8
- 229910052731 fluorine Inorganic materials 0.000 claims description 7
- 239000011737 fluorine Substances 0.000 claims description 7
- 238000005468 ion implantation Methods 0.000 claims description 7
- 239000007795 chemical reaction product Substances 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 238000010030 laminating Methods 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 238000007740 vapor deposition Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 claims 2
- 238000009792 diffusion process Methods 0.000 description 21
- 244000208734 Pisonia aculeata Species 0.000 description 18
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 14
- 238000007796 conventional method Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 9
- 230000005284 excitation Effects 0.000 description 8
- 239000007789 gas Substances 0.000 description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 150000002222 fluorine compounds Chemical class 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000001272 nitrous oxide Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造方法に関し、特に、トレンチ素子分離領域の形成方法に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタ等の半導体素子の構造の微細化及び高密度化は依然として精力的に推し進められている。微細化については、現在では０．１５μｍ程度の寸法で形成される半導体素子が用いられ、この寸法を設計基準にしたメモリデバイスあるいはロジックデバイス等の半導体装置が実用化あるいは開発検討されてきている。
【０００３】
このような微細化は、半導体装置の高集積化、高速化等による高性能化あるいは多機能化にとって最も効果的な手法であり、今後の半導体装置の製造にとって必須となっている。そして、このような半導体素子の微細化に伴い、半導体素子間を電気的に分離する素子分離領域は、トレンチ（溝）に絶縁体物が埋め込まれて形成されるようになってきている。このトレンチ素子分離の技術は古く２０年以上も前から提案され、初めバイポーラトランジスタで実用化され、現在ではＭＯＳトランジスタで構成された半導体装置にも適用されるようになった。
【０００４】
しかし、上記の場合に生ずる特有の問題は、ＭＯＳトランジスタのサブスレッショールド特性においてハンプ現象が生じ易くなることである。これについて図９に基づいて説明する。図９は、ＭＯＳトランジスタのソース−ドレイン電流とゲート電圧の関係を示す。ここでは、いわゆるサブスレッショールド領域とチャネル生成状態（すなわちオン状態）の領域とが示される。図中の異常な特性として破線で示すように、サブスレッショールド領域において、正常なＭＯＳトランジスタの場合（実線で示される）よりソース−ドレイン電流が増加するようになる。そして、この電流は、ＭＯＳトランジスタが完全にオン状態になると正常なＭＯＳトランジスタの場合と同じになる。図９に示すようなソース−ドレイン電流・ゲート電圧特性に現れる破線で示すようなコブをハンプという。
【０００５】
このようなハンプ発生は、トレンチ上端部が鋭い角部となり易いことによる。あるいは、トレンチに埋め込んだ絶縁体物に深い窪みが生じることに起因する。このようなハンプ現象が生じると、ＭＯＳトランジスタのしきい値が設計値より小さくなる。また、ＭＯＳトランジスタのゲート絶縁膜の信頼性が低下するために不良の半導体装置が多発し歩留まりが低下するようになる。
【０００６】
上記の特有の問題を解決する方法として種々のものが提案されている。その中で、一例として特開２０００−０４９２２２号公報に記載された従来技術がある（以下、第１の従来例という）。この第１の従来例について図１０に従って説明する。図１０はトレンチ素子分離の製造工程順の略断面図である。以下、符号の説明は本発明の説明に沿い上記公開公報に記載のものとは変えてある。
【０００７】
図１０（ａ）に示すように、シリコン基板１０１の所定の領域に、パターニングしたパット酸化膜１０２と窒化珪素膜１０３とをエッチングマスクにし、ドライエッチングでトレンチ１０４を形成する。次に、上記パット酸化膜１０２の露出部をエッチングし後退部１０５を形成する。
【０００８】
次に、図１０（ｂ）に示すように、上記工程で露出したトレンチ１０４の表面を等方性エッチング処理し、トレンチ上端部の鋭い角部を丸めた角部１０６にする。そして、熱酸化を行い、トレンチ１０４の内面にライナー酸化膜１０７を形成する。ここで、ライナー酸化膜１０７はパット酸化膜１０２と一体になる。更に、化学気相成長（ＣＶＤ）法で窒化珪素膜１０３を被覆しトレンチ１０４を充填するように全面に埋込み用絶縁膜１０８を堆積する。
【０００９】
次に、公知の化学機械研磨（ＣＭＰ）法で窒化珪素膜１０３を研磨ストッパとして上記の埋込み用絶縁膜１０８を研磨し、図１０（ｃ）に示すように、トレンチ素子分離絶縁物１０９を充填する。
【００１０】
次に、上記窒化珪素膜１０３、および、上記パット酸化膜１０２をエッチング除去する。このようにして、トレンチ１０４の上端部にあった鋭い角部は丸められ、シリコン基板１０１の所定領域のトレンチ１０４にライナー酸化膜１０７とトレンチ素子分離絶縁物１０９とが充填されたトレンチ素子分離領域が形成される。しかし、この場合、トレンチ素子分離絶縁物１０９の端部において窪み１１０，１１０ａが形成され易い。これは、窒化珪素膜１０３がトレンチ１０４の上端部でオーバーハング形状になり、トレンチ素子分離絶縁物１０９が上記オーバーハングとなったところでトレンチ１０４を埋め込めなくなるからである。
【００１１】
以後の工程で（図示せず）ゲート絶縁膜を形成し、上記ゲート絶縁膜を被覆し更にトレンチ素子分離絶縁物１０９表面を跨るようにゲート電極を形成する。このようにして、トレンチ素子分離域で囲われるＭＯＳトランジスタを形成することになる。
【００１２】
そこで、上述したトレンチ素子分離絶縁物の端部に生じる窪みを防止する技術が種々に検討されている。その技術の１つに、上述したようなトレンチ素子分離領域の形成において、ライナー酸化膜の形成工程後に、窒化珪素膜表面を少しエッチングする工程（以下、プルバック工程という）を加えてから埋込み用絶縁膜を形成する手法が米国特許第５，９８１，３５６号に記載されている（以下、第２の従来例と記す）。
【００１３】
次に、この第２の従来例について図１１と図１２に従って説明する。図１１と図１２はトレンチ素子分離の製造工程順の略断面図である。以下、符号の説明は本発明の説明に沿い上記公報に記載のものとは変えてある。
【００１４】
図１１（ａ）に示すように、シリコン基板２０１の所定の領域に、パターニングしたパット酸化膜２０２と窒化珪素膜２０３とをエッチングマスクにし、ドライエッチングでトレンチ２０４を形成する。そして、熱酸化でトレンチ２０４の内面にライナー酸化膜２０５を形成する。ここで、ライナー酸化膜２０５はパット酸化膜２０２と一体になる。
【００１５】
次に、希フッ酸溶液に浸した後、ホット燐酸溶液で上記窒化珪素膜２０３表面をエッチングし（プルバック工程）、図１１（ｂ）に示すような窒化珪素膜２０３ａを形成する。窒化珪素膜の端部２０６は、上記トレンチの上端部から後退する。そして、ライナー酸化膜２０５の形成領域から離れるようになる。
【００１６】
次に、図１１（ｃ）に示すように、窒化珪素膜２０３ａを被覆しトレンチ２０４を充填するように全面に埋込み用絶縁膜２０７を堆積する。
【００１７】
そして、図１２（ａ）に示すように、窒化珪素膜２０３ａを研磨ストッパとして上記の埋込み用絶縁膜２０７をＣＭＰ法で研磨し、トレンチ素子分離絶縁物２０８を充填する。
【００１８】
次に、上記窒化珪素膜２０３ａをエッチング除去する。そして、図１２（ｂ）に示すように、アルゴンのスパッタ等でトレンチ素子分離絶縁物２０８ａの表面を整形して、なだらかなトレンチ素子分離絶縁物２０８ｂを形成する。さらに、希フッ酸によるエッチングを施して、ドーム形状のトレンチ素子分離絶縁物２０８ｃにする。パット酸化膜２０２の膜厚は、上記の処理工程で薄くなりパット酸化膜２０２ａとなる。ここで、ライナー酸化膜２０５はトレンチ素子分離絶縁物２０８ａで保護され、上記の処理工程でエッチングされることはない。この第２の従来例では、窒化珪素膜の端部２０６がトレンチの上端部から後退するのに対応して、トレンチ素子分離絶縁物２０８ｃはトレンチ２０４の上端部からはみ出るようになる。
【００１９】
米国特許第５，９８１，３５６号には記載されていないが、ＭＯＳトランジスタの製造では、図１２（ｃ）に示すように、以後の工程でＭＯＳトランジスタのチャネルドープ層として拡散層２０９を形成する。しかし、拡散層２０９はシリコン基板２０１表面部で不均一な深さになる。これは、パット酸化膜２０２ａとトレンチ素子分離絶縁物２０８ｃの端部との膜厚が異なるために、不純物のイオン注入する工程においてその下のシリコン基板２０１表面への注入深さが不均一になるからである。
【００２０】
このようにして、シリコン基板２０１の所定領域のトレンチ２０４にライナー酸化膜２０５とトレンチ素子分離絶縁物２０８ｃとが充填されたトレンチ素子分離領域が形成される。
【００２１】
以後の工程で（図示せず）ゲート絶縁膜を形成し、上記ゲート絶縁膜を被覆し更にトレンチ素子分離絶縁物２０８ｃ表面を跨るようにゲート電極を形成する。このようにして、トレンチ素子分離域で囲われるＭＯＳトランジスタを形成することになる。
【００２２】
【発明が解決しようとする課題】
上述したように、従来の技術である第１の従来例では、トレンチ素子分離絶縁物の端部に窪みが生じ易い。そして、トレンチ素子分離領域を有する半導体装置の製造工程において上記の窪みの制御は非常に困難である。これは、上述したように窒化珪素膜１０３がトレンチ１０４の上端部でオーバーハング形状になり易く、またその形状の制御が難しいからである。
【００２３】
また、従来の技術である第２の従来例では、ＭＯＳトランジスタのしきい値のバラツキが大きくなる。特にＭＯＳトランジスタのチャネル幅が小さくなるとこのバラツキは顕著になる。これは、上述したようにＭＯＳトランジスタのチャネルドープ層となる拡散層の深さが不均一となり、チャネルドープ層の不純物濃度が不均一になるからである。
【００２４】
そして、この第２の従来例の技術では、上記の窪みの発生を原理的にはなくすることができる。しかし、この第２の従来例の技術を半導体装置の量産工程に適用すると、上記窪みの生じる場合があり、また、その窪みの深さが大きくばらつくようになる。これは、上述したプルバック工程において、窒化珪素膜の端部２０６のトレンチ２０４の上端部から後退する量が制御できないからである。
【００２５】
本発明の目的は、上記の問題を簡便に解決し、高い制御性のもとに形成できるトレンチ素子分離の製造方法を提供することにある。
【００２６】
【課題を解決するための手段】
【００２８】
このために本発明の半導体装置の製造方法は、半導体基板表面にトレンチ素子分離領域を形成する方法であって、前記半導体基板表面に第１の絶縁膜と耐酸化性のある第２の絶縁膜とをこの順に積層しパターニングする工程と、前記第２の絶縁膜パターンをエッチングマスクにして前記半導体基板をドライエッチングし溝を形成する工程と、前記第２の絶縁膜パターンを酸化マスクにして前記半導体基板を熱酸化し前記溝の内壁に酸
化膜を形成する工程と、前記熱酸化工程において前記第２の絶縁膜表面に形成される改質層をフッ素含有の中性ラジカルで除去する工程と、前記改質層を除去した後、前記第２の絶縁膜表面を所定の膜厚量エッチングする工程と、前記第２の絶縁膜表面のエッチング後に前記溝を充填するように全面に埋込み絶縁膜を堆積させ前記第２の絶縁膜を研磨ストッパとして前記埋込み絶縁膜を化学機械研磨し溝埋込み絶縁体物を形成する工程とを含む。
【００２９】
ここで、前記第２の絶縁膜はシリコン窒化膜で構成される。また、前記半導体基板はシリコン基板であり、前記中性ラジカルはフッ素ラジカルである。
【００３０】
そして、前記改質層除去の終点判定を反応生成物ＮＨからの波長３３６ｎｍの発光の強度変化を計測して行う。または、前記改質層除去の終点判定を反応生成物ＣＮからの波長３８８ｎｍの発光の強度変化を計測して行う。
【００３１】
そして、前記溝埋込み絶縁体物の端部位置と前記溝の上端部位置とが一致するように前記第２の絶縁膜を所定の膜厚量エッチングする。
【００３２】
あるいは、本発明の半導体装置の製造方法では、前記溝埋込み絶縁体物を形成してトレンチ素子分離領域を設けた後に、ＭＯＳトランジスタのチャネルドープ層をイオン注入と熱処理とで形成する。
【００３３】
上記の第１の絶縁膜は半導体基板の熱酸化で形成するシリコン酸化膜であり、前記埋込み絶縁膜が気相成長法で堆積するシリコン酸化膜である。
【００３４】
本発明では、上述した第２の絶縁膜表面の改質層除去が安定して行える。そして、上述したプルバック工程において、第２の絶縁膜のエッチング量は高精度に制御される。
【００３５】
このために、素子活性領域とトレンチ素子分離領域との境界部に生成する窪み、すなわちトレンチ素子分離絶縁物の端部に生じる窪みの発生は安定して完全に抑制される。そして、従来の技術で説明したハンプ現象が完全に抑制される。また、ＭＯＳトランジスタのしきい値のバラツキも大幅に低減する。このようにして、トレンチ素子分離領域を有するＭＯＳトランジスタが高い制御性と高い歩留まりのもとで製造できるようになる。
【００３６】
【発明の実施の形態】
次に、本発明の第１の実施の形態を図１乃至図３に基づいて説明する。図１と図２は、本発明のトレンチ素子分離領域の形成工程順の断面図である。そして、図３は、本発明の特徴部を詳細に説明するための、トレンチ素子分離領域の形成における一工程の断面図である。
【００３７】
従来の技術の図１０（ａ）、図１０（ｂ）で説明した製造工程は、本発明の実施の形態でも同様に行われる。すなわち、図１（ａ）に示すように、シリコン基板１の所定の領域に、第１の絶縁膜であるパターニングしたパット酸化膜２と第２の絶縁膜である窒化珪素膜３とをエッチングマスクにし、ドライエッチングでトレンチ４を形成する。ここで、パット酸化膜２は膜厚１０ｎｍ程度のシリコン酸化膜であり、窒化珪素膜３は膜厚１５０ｎｍ程度である。そして、上記パット酸化膜２の露出部にはエッチングで後退部５を形成する。
【００３８】
次に、図１（ｂ）に示すように、上記工程で露出したトレンチ４の表面を所定の条件で熱酸化し、トレンチ４の内面にライナー酸化膜６を形成する。ここで、ライナー酸化膜６は、膜厚２０ｎｍ程度のシリコン酸化膜であり、パット酸化膜２と一体になる。ここで、上記の所定の熱酸化で上述したような鋭い角部は除去され丸めた角部７となる。
【００３９】
上述したライナー酸化膜６を形成するための熱酸化により、窒化珪素膜３の表面は僅かに酸窒化膜に改質される。これが改質層である。そこで、本発明では図３で詳述するような方法で上記の改質層を非常に高い精度で除去する。引き続いて、図１（ｃ）に示すように、窒化珪素膜３表面を高精度にエッチングする。すなわち、高精度のプルバック工程を施す。このプルバック工程では、図１（ｃ）に破線で記した窒化珪素膜３はエッチングで一様に後退し、窒化珪素膜３ａが形成される。ここで、その後退量は所定の値になるように高精度に設定される。なお、上記のエッチング液は公知のホット燐酸溶液である。
【００４０】
次に、バイアスＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）法によるプラズマＣＶＤ法で埋込み用絶縁膜を堆積する。この方法では、モノシラン（ＳｉＨ４ ）ガスおよび亜酸化窒素（Ｎ２ Ｏ）ガスをＥＣＲでプラズマ励起してシリコン酸化膜を堆積する。なお、この場合には、上記プラズマとシリコン基板間に直流バイアスが印加される。このバイアスＥＣＲ法で成膜した埋込み用絶縁膜は、ＣＶＤ法で形成するシリコン酸化膜の中で特に緻密性の高い膜である。
【００４１】
ここで、上記埋込み用絶縁膜に酸素雰囲気で６５０℃程度の熱処理を施してもよい。この熱処理を埋込み用絶縁膜の焼き締め処理という。この埋込み用絶縁膜はこの焼き締め処理で更に緻密化される。
【００４２】
上述した埋込み用絶縁膜の緻密化の方法としては、埋込み用絶縁膜表面にレーザ光を照射する方法がある。このレーザ光の照射で埋め込み用絶縁膜の表面部にエネルギーを与える。ここで、レーザ光として、フッ素（Ｆ２ ）ガスからのエキシマレーザ光を使用するとよい。このレーザ光の波長は１５７ｎｍ程度であり、埋め込み用絶縁膜を構成するシリコン酸化膜を透過しない。このために、レーザ光のエネルギーは埋込み用絶縁膜の表面部にのみ吸収される。この他、レーザ光としては、ＡｒＦガスからのエキシマレーザ光でもよい。この場合の波長は１９３ｎｍであり上記の場合より深い範囲まで緻密化した絶縁層が形成される。ここで、シリコン基板１は室温程度の温度に保たれる。また、この場合の雰囲気は、低圧の酸素雰囲気にするとよい。
【００４３】
上述したように、埋込み用絶縁膜を緻密化すると、半導体装置の製造工程で必要なフッ酸系溶液での処理工程において、後述する溝埋込み絶縁体物のエッチングが抑制されるようになる。
【００４４】
そして、図１（ｄ）に示すように、窒化珪素膜３ａを研磨ストッパとしＣＭＰ法で上記の埋込み用絶縁膜を研磨し、溝埋込み絶縁体物であるトレンチ素子分離絶縁物８をトレンチ４内に埋め込む。
【００４５】
このようにして、上述した窒化珪素膜３ａおよびパット酸化膜２を除去する。そして、シリコン基板１の主表面を露出させる。この工程でトレンチ素子分離絶縁物８の表面もエッチングされる。更に、シリコン基板１の主表面を熱酸化し保護絶縁膜９を形成した後、図２（ａ）に示すように、レジストマスク１０を形成しこれをイオン注入マスクにして、Ｎ型不純物イオン１１をイオン注入する。そして、Ｎ型拡散層１２を形成する。同様に、図２（ｂ）に示すように、レジストマスク１０ａを形成しこれをイオン注入マスクにして、Ｐ型不純物イオン１３をイオン注入しＰ型拡散層１４を形成する。ここで、Ｎ型拡散層１２、Ｐ型拡散層１４はＭＯＳトランジスタのチャネルドープ層となる。
【００４６】
以下、上記保護絶縁層９をフッ酸溶液で除去する。この保護絶縁層９の除去工程で、トレンチ素子分離絶縁物８の表面および端部もエッチングされる。このようにして、シリコン基板１の所定領域のトレンチ４にライナー酸化膜６とトレンチ素子分離絶縁物８とが充填されたトレンチ素子分離領域が形成される。そして、上記トレンチ素子分離絶縁物８で区画されたシリコン基板１の表面にＮ型拡散層１２とＰ型拡散層１４がＭＯＳトランジスタのチャネルドープ層として形成される。
【００４７】
以後の工程では従来の技術と同様に、ゲート絶縁膜を形成し、ゲート絶縁膜を被覆し更にトレンチ素子分離絶縁物８表面を跨るようにゲート電極を形成する。このようにして、トレンチ素子分離域で囲われるＭＯＳトランジスタが形成される。
【００４８】
次に、本発明の特徴的な工程となる改質層すなわち酸窒化膜の除去工程について図３に基づいて説明する。ここで、図１と同じものは同一符号で示す。
【００４９】
図１で説明したように、シリコン基板１の所定の領域に、パット酸化膜２、窒化珪素膜３をドライエッチングのマスクにしてトレンチ４を形成した後、所定の熱酸化でライナー酸化膜６を形成する。この熱酸化工程で、窒化珪素膜３の表面は酸窒化膜１５に改質される。
【００５０】
本発明では、上記の酸窒化膜１５の除去を次のようなドライエッチングで行う。すなわち、フッ素化合物と酸素とをプラズマ励起室でプラズマ励起する。そして、上記プラズマ励起室から離れたチャンバーに図３に示す構造のシリコン基板が載置される。そして、このチャンバーには、プラズマ励起室で生成した活性種のうち寿命の長い中性ラジカルＡ＊ が導入される。そして、本発明ではこの中性ラジカルＡ＊ により改質層である上記酸窒化膜１５を選択的に除去する。このようにしてから、上述したプルバック工程において、窒化珪素膜３の高精度の一様なエッチングがなされる。
【００５１】
具体的には、ＣＨＦ３ とＯ２ とＨｅの混合ガスを１３．５６ＭＨｚの高周波でプラズマ励起する。このプラズマ励起で生じる中性ラジカル１６はフッ素ラジカルである。そして、このフッ素ラジカルにより上記酸窒化膜１５を３０秒程度で除去する。ここで、上記酸窒化膜１５のみを高精度に除去するために、プラズマエッチングにおける終点判定を行う。上述したプラズマエッチングが開始されると酸窒化膜１５とフッ素ラジカルが化学反応し反応生成物ＮＨが生じる。そこで、このＮＨから発光する３３６ｎｍの発光強度変化をモニターする。上記酸窒化膜１５が除去されると窒化珪素膜３が露出する。この時点で、窒化珪素膜３とフッ素ラジカルとが化学反応しＮＨが急増し３３６ｎｍの発光強度が急増する。この発光強度変化あるいは上記強度の微分変化より終点判定をする。
【００５２】
あるいは、中性ラジカル１６をＣＦ４ とＯ２ とＨｅの混合ガスのプラズマ励起で生成する。この場合も、中性ラジカル１６はフッ素ラジカルである。この場合の終点検出は、反応生成物であるＣＮから発光する３８８ｎｍの発光強度変化モニターで行う。
【００５３】
この酸窒化膜１５の除去工程において、ライナー酸化膜６のエッチングが進行しないことが望ましい。これについて、下記の表１に基づいて説明する。
【００５４】
【表１】
【００５５】
従来の技術で説明したプルバック工程を施すトレンチ素子分離領域の形成方法では、上記酸窒化膜の除去は希フッ酸溶液中で行われる。表１では、この希フッ酸溶液での除去を従来の方法として示している。そして、上記ＣＨＦ３ とＯ２ とＨｅの混合ガスのプラズマ励起の場合を本発明（１）とし、ＣＦ４ とＯ２ とＨｅの混合ガスのプラズマ励起の場合を本発明（２）として示す。
【００５６】
表１から判るように、酸窒化膜１５を完全に除去する場合に、従来の方法ではライナー酸化膜６が９ｎｍ程度エッチングされる。これに対して、本発明（１）の場合では、ライナー酸化膜６のエッチング量は３ｎｍ程度で従来の方法を１とするとその場合の１／３と大幅に低減する。更に、本発明（２）の場合では、エッチング量は低減し従来の方法の場合の１／５程度になる。
【００５７】
次に、図４乃至図８で本発明の効果について説明する。図４は、本発明の方法で酸窒化膜１５を除去した後の、上述した窒化珪素膜３表面のエッチング工程、すなわちプルバック工程での窒化珪素膜のエッチング量とエッチング時間の関係を示す。そして、図５は、表１で示した従来の方法の例である。ここで、窒化珪素膜３のエッチング液は公知のホット燐酸溶液である。
【００５８】
図４に示すように、窒化珪素膜のエッチング量はエッチング時間に正比例する。この場合には、後述するエッチング無効時間は全く存在しない。このために、本発明では、プルバック工程で、窒化珪素膜の一様なエッチングが高精度に行えるようになる。
【００５９】
これに対して、従来の方法で酸窒化膜を除去した後、プルバック工程で窒化珪素膜をエッチングする場合には、図５に示すようにエッチング無効時間ｔ１、ｔ２、ｔ３が生じる。このエッチング無効時間では、窒化珪素膜のエッチングが進行しない。これは、従来の方法では、改質層である酸窒化膜が希フッ酸溶液で完全にしかも安定して除去できないためである。しかも、このエッチング無効時間は、ｔ１、ｔ２、ｔ３のように製造工程で大きくばらつく。この従来の方法では、窒化珪素膜の高精度なエッチングはできない。
【００６０】
図４に基づき説明したように、本発明ではプルバック工程で窒化珪素膜のエッチングを高精度に行える。このために、本発明ではトレンチ素子分離領域の形成が高い制御性の下に行えるようになる。図６乃至図８に基づいて上記効果を説明する。図６乃至図７は、図２で説明したＮ型（Ｐ型）拡散層を形成後の断面図である。ここで、図１および図２で説明したものと同じものは同一符号で示す。
【００６１】
図６で説明したように、シリコン基板１の所定の領域にトレンチ４が形成され、その側壁にライナー酸化膜６が形成され、トレンチ素子分離絶縁物８がトレンチ４内に埋め込まれて形成される。そして、破線で示した窒化珪素膜３ａは除去され、拡散層１７（上述したＮ型拡散層１２あるいはＰ型拡散層１４に相当する）が、保護絶縁膜９を通したイオン注入とその後の熱処理とで形成される。この拡散層１７はＭＯＳトランジスタのチャネルドープ層となる。
【００６２】
本発明では、上述したようにプルバック工程で窒化珪素膜３を高精度にエッチングできるために、破線で示した窒化珪素膜３ａの端部（トレンチ素子分離絶縁物８の端部）とトレンチ４の上端部の相対的な位置関係を高精度に制御できる。そして、上記イオン注入する工程において、トレンチ素子分離絶縁物８の端部とトレンチ４の上端部とが同一位置になるように形成される。このようにして、後述するような窪みの無いトレンチ素子分離絶縁物８が形成できる。また、シリコン基板１表面に拡散層１７が一様に形成できるようになる。
【００６３】
これに対して、上述した従来の方法では、プルバック工程においてエッチング無効時間が生じ易く、窒化珪素膜３のエッチング制御が難しい。図７（ａ）に示すように、プルバック工程の上記エッチング後において、窒化珪素膜３のエッチング量が小さく窒化珪素膜３ａがトレンチ４の上端部でオーバーハングになると、トレンチ素子分離絶縁物８に窪み１８が形成されるようになる。この場合には、拡散層１７はシリコン基板１の表面部に一様に形成される。
【００６４】
そして、図７（ｂ）に示すように、プルバック工程の上記エッチング後において、窒化珪素膜３のエッチング量が大きく窒化珪素膜３ａがトレンチ４の上端部から後退する場合には、上述した窪みの発生は無くなるが、シリコン基板１表面部に不均一な拡散層１７ａが形成され易くなる。これは、トレンチ素子分離絶縁物８が上記イオン注入する工程においてマスクとなり、その下に不純物注入ができなくなるからである。この拡散層の不均一性は、ＭＯＳトランジスタを形成した後のそのしきい値に大きな影響を及ぼす。
【００６５】
次に、上記ＭＯＳトランジスタのしきい値の偏差と上記プルバック工程での窒化珪素膜３のエッチング量との関係を示す。このしきい値の偏差は半導体装置製造の１ロット分のＮ型チャネルのＭＯＳトランジスタのものである。プルバック工程での窒化珪素膜エッチング量がある値（図８では２０ｎｍ）までは、しきい値偏差は一定であるが、エッチング量がそれ以上になるとしきい値偏差はエッチング量と共に増加するようになる。上記のある値は、図６で説明したようにイオン注入する工程において、トレンチ素子分離絶縁物８の端部とトレンチ４の上端部とが同一位置になるところである。このような現象は、ＭＯＳトランジスタが微細化しチャネル幅が小さくなることにより顕著に現れる。
【００６６】
以上の実施の形態では、埋込み用絶縁膜をバイアスＥＣＲ法で堆積した。この他の高密度プラズマ励起のＣＶＤ法で埋込み用絶縁膜を堆積させる場合でも、本発明は同様に適用できることに言及しておく。また、上記の実施の形態では、埋込み用絶縁膜がシリコン酸化膜で構成される場合について説明した。この埋込み用絶縁膜がシリコンオキシナイトライド膜で構成されても本発明は同様に適用できることにも言及しておく。
【００６７】
また、本発明では耐酸化性の絶縁膜として窒化珪素膜を用いた場合について説明した。本発明はこれに限定されるものではない。本発明は、その他のアルミナ膜等を用いても同様に適用できる。
【００６８】
また、本発明は、トレンチ素子分離領域を形成する場合に限定されるものでなく、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）形成後に窒化珪素膜のような耐酸化性の絶縁膜をエッチング除去する場合にも適用できるものである。
【００６９】
なお、本発明は上記実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態が適宜変更され得ることは明らかである。
【００７０】
【発明の効果】
以上に説明したように本発明では、半導体基板表面にトレンチ素子分離領域を形成する場合に、半導体基板表面に第１の絶縁膜と耐酸化性のある第２の絶縁膜とをこの順に積層しパターニングし、第２の絶縁膜パターンをエッチングマスクにして半導体基板をドライエッチングして溝を形成し、更に上記第２の絶縁膜パターンを酸化マスクにして半導体基板を熱酸化し、上記熱酸化工程において第２の絶縁膜表面に形成される改質層をフッ素含有の中性ラジカルで除去する。そして、上記改質層を除去した後に上記第２の絶縁膜表面を所定の膜厚量エッチングし、上記第２の絶縁膜表面のエッチング後に溝を充填するように全面に埋込み絶縁膜を堆積させ、上記第２の絶縁膜を研磨ストッパとして埋込み絶縁膜を化学機械研磨してトレンチ素子分離絶縁物を形成する。そして、本発明では、上記トレンチ素子分離領域において、上記溝の上端部と上記トレンチ素子分離絶縁物の端部とが同一線上に位置するように形成される。
【００７１】
このために、溝を充填するトレンチ素子分離絶縁物の端部での窪みの形成は安定して抑えられ、その深さのバラツキはなくなる。そして、トレンチ素子分離領域を有するＭＯＳトランジスタにおいて、上述したハンプの現象は完全に抑制されると共にそのしきい値は高精度に制御でき、そのバラツキも大幅に低減する。このようにして、トレンチ素子分離領域を有するＭＯＳトランジスタが高い制御性と高い歩留まりのもとで形成できるようになる。
【００７２】
更に、トレンチ素子分離域を有するＭＯＳトランジスタの微細化は容易になり、半導体装置の高集積化、高密度化が促進される。また、半導体装置の高信頼性および高歩留まりが確保できる。
【図面の簡単な説明】
【図１】本発明の実施の形態を説明するためのトレンチ素子分離領域の製造工程順の断面図である。
【図２】上記工程の続きを説明するためのトレンチ素子分離領域の製造工程順の断面図である。
【図３】本発明の特徴を説明するためのトレンチ素子分離領域形成の一工程の断面図である。
【図４】本発明の効果を説明するためのグラフである。
【図５】本発明の効果を説明するためのグラフである。
【図６】本発明の構造とその効果を説明するためのトレンチ素子分離領域の一工程後の断面図である。
【図７】本発明の構造とその効果を説明するためのトレンチ素子分離領域の一工程後の断面図である。
【図８】本発明の構造における効果を説明するためのグラフである。
【図９】本発明の効果を説明するＭＯＳトランジスタの特性を示すグラフである。
【図１０】第１の従来例の技術を説明するためのトレンチ素子分離領域の製造工程順の断面図である。
【図１１】第２の従来例の技術を説明するためのトレンチ素子分離領域の製造工程順の断面図である。
【図１２】上記工程の続きを説明するためのトレンチ素子分離領域の製造工程順の断面図である。
【符号の説明】
１，１０１，２０１ シリコン基板
２，１０２，２０２，２０２ａ パット酸化膜
３，１０３，２０３，２０３ａ 窒化珪素膜
４，１０４，２０４ トレンチ
５，１０５ 後退部
６，１０７，２０５ ライナー酸化膜
７，１０６ 丸めた角部
８，１０９，２０８，２０８ａ，２０８ｂ，２０８ｃ トレンチ素子分離絶縁物
９ 保護絶縁膜
１０，１０ａ レジストマスク
１１ Ｎ型不純物イオン
１２ Ｎ型拡散層
１３ Ｐ型不純物イオン
１４ Ｐ型拡散層
１５ 酸窒化膜
１６ 中性ラジカル
１７，１７ａ，２０９ 拡散層
１８，１１０，１１０ａ 窪み
１０８，２０７ 埋込み用絶縁膜
２０６ 窒化珪素膜の端部
【発明の属する技術分野】本発明は、半導体装置の製造方法に関し、特に、トレンチ素子分離領域の形成方法に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタ等の半導体素子の構造の微細化及び高密度化は依然として精力的に推し進められている。微細化については、現在では０．１５μｍ程度の寸法で形成される半導体素子が用いられ、この寸法を設計基準にしたメモリデバイスあるいはロジックデバイス等の半導体装置が実用化あるいは開発検討されてきている。
【０００３】
このような微細化は、半導体装置の高集積化、高速化等による高性能化あるいは多機能化にとって最も効果的な手法であり、今後の半導体装置の製造にとって必須となっている。そして、このような半導体素子の微細化に伴い、半導体素子間を電気的に分離する素子分離領域は、トレンチ（溝）に絶縁体物が埋め込まれて形成されるようになってきている。このトレンチ素子分離の技術は古く２０年以上も前から提案され、初めバイポーラトランジスタで実用化され、現在ではＭＯＳトランジスタで構成された半導体装置にも適用されるようになった。
【０００４】
しかし、上記の場合に生ずる特有の問題は、ＭＯＳトランジスタのサブスレッショールド特性においてハンプ現象が生じ易くなることである。これについて図９に基づいて説明する。図９は、ＭＯＳトランジスタのソース−ドレイン電流とゲート電圧の関係を示す。ここでは、いわゆるサブスレッショールド領域とチャネル生成状態（すなわちオン状態）の領域とが示される。図中の異常な特性として破線で示すように、サブスレッショールド領域において、正常なＭＯＳトランジスタの場合（実線で示される）よりソース−ドレイン電流が増加するようになる。そして、この電流は、ＭＯＳトランジスタが完全にオン状態になると正常なＭＯＳトランジスタの場合と同じになる。図９に示すようなソース−ドレイン電流・ゲート電圧特性に現れる破線で示すようなコブをハンプという。
【０００５】
このようなハンプ発生は、トレンチ上端部が鋭い角部となり易いことによる。あるいは、トレンチに埋め込んだ絶縁体物に深い窪みが生じることに起因する。このようなハンプ現象が生じると、ＭＯＳトランジスタのしきい値が設計値より小さくなる。また、ＭＯＳトランジスタのゲート絶縁膜の信頼性が低下するために不良の半導体装置が多発し歩留まりが低下するようになる。
【０００６】
上記の特有の問題を解決する方法として種々のものが提案されている。その中で、一例として特開２０００−０４９２２２号公報に記載された従来技術がある（以下、第１の従来例という）。この第１の従来例について図１０に従って説明する。図１０はトレンチ素子分離の製造工程順の略断面図である。以下、符号の説明は本発明の説明に沿い上記公開公報に記載のものとは変えてある。
【０００７】
図１０（ａ）に示すように、シリコン基板１０１の所定の領域に、パターニングしたパット酸化膜１０２と窒化珪素膜１０３とをエッチングマスクにし、ドライエッチングでトレンチ１０４を形成する。次に、上記パット酸化膜１０２の露出部をエッチングし後退部１０５を形成する。
【０００８】
次に、図１０（ｂ）に示すように、上記工程で露出したトレンチ１０４の表面を等方性エッチング処理し、トレンチ上端部の鋭い角部を丸めた角部１０６にする。そして、熱酸化を行い、トレンチ１０４の内面にライナー酸化膜１０７を形成する。ここで、ライナー酸化膜１０７はパット酸化膜１０２と一体になる。更に、化学気相成長（ＣＶＤ）法で窒化珪素膜１０３を被覆しトレンチ１０４を充填するように全面に埋込み用絶縁膜１０８を堆積する。
【０００９】
次に、公知の化学機械研磨（ＣＭＰ）法で窒化珪素膜１０３を研磨ストッパとして上記の埋込み用絶縁膜１０８を研磨し、図１０（ｃ）に示すように、トレンチ素子分離絶縁物１０９を充填する。
【００１０】
次に、上記窒化珪素膜１０３、および、上記パット酸化膜１０２をエッチング除去する。このようにして、トレンチ１０４の上端部にあった鋭い角部は丸められ、シリコン基板１０１の所定領域のトレンチ１０４にライナー酸化膜１０７とトレンチ素子分離絶縁物１０９とが充填されたトレンチ素子分離領域が形成される。しかし、この場合、トレンチ素子分離絶縁物１０９の端部において窪み１１０，１１０ａが形成され易い。これは、窒化珪素膜１０３がトレンチ１０４の上端部でオーバーハング形状になり、トレンチ素子分離絶縁物１０９が上記オーバーハングとなったところでトレンチ１０４を埋め込めなくなるからである。
【００１１】
以後の工程で（図示せず）ゲート絶縁膜を形成し、上記ゲート絶縁膜を被覆し更にトレンチ素子分離絶縁物１０９表面を跨るようにゲート電極を形成する。このようにして、トレンチ素子分離域で囲われるＭＯＳトランジスタを形成することになる。
【００１２】
そこで、上述したトレンチ素子分離絶縁物の端部に生じる窪みを防止する技術が種々に検討されている。その技術の１つに、上述したようなトレンチ素子分離領域の形成において、ライナー酸化膜の形成工程後に、窒化珪素膜表面を少しエッチングする工程（以下、プルバック工程という）を加えてから埋込み用絶縁膜を形成する手法が米国特許第５，９８１，３５６号に記載されている（以下、第２の従来例と記す）。
【００１３】
次に、この第２の従来例について図１１と図１２に従って説明する。図１１と図１２はトレンチ素子分離の製造工程順の略断面図である。以下、符号の説明は本発明の説明に沿い上記公報に記載のものとは変えてある。
【００１４】
図１１（ａ）に示すように、シリコン基板２０１の所定の領域に、パターニングしたパット酸化膜２０２と窒化珪素膜２０３とをエッチングマスクにし、ドライエッチングでトレンチ２０４を形成する。そして、熱酸化でトレンチ２０４の内面にライナー酸化膜２０５を形成する。ここで、ライナー酸化膜２０５はパット酸化膜２０２と一体になる。
【００１５】
次に、希フッ酸溶液に浸した後、ホット燐酸溶液で上記窒化珪素膜２０３表面をエッチングし（プルバック工程）、図１１（ｂ）に示すような窒化珪素膜２０３ａを形成する。窒化珪素膜の端部２０６は、上記トレンチの上端部から後退する。そして、ライナー酸化膜２０５の形成領域から離れるようになる。
【００１６】
次に、図１１（ｃ）に示すように、窒化珪素膜２０３ａを被覆しトレンチ２０４を充填するように全面に埋込み用絶縁膜２０７を堆積する。
【００１７】
そして、図１２（ａ）に示すように、窒化珪素膜２０３ａを研磨ストッパとして上記の埋込み用絶縁膜２０７をＣＭＰ法で研磨し、トレンチ素子分離絶縁物２０８を充填する。
【００１８】
次に、上記窒化珪素膜２０３ａをエッチング除去する。そして、図１２（ｂ）に示すように、アルゴンのスパッタ等でトレンチ素子分離絶縁物２０８ａの表面を整形して、なだらかなトレンチ素子分離絶縁物２０８ｂを形成する。さらに、希フッ酸によるエッチングを施して、ドーム形状のトレンチ素子分離絶縁物２０８ｃにする。パット酸化膜２０２の膜厚は、上記の処理工程で薄くなりパット酸化膜２０２ａとなる。ここで、ライナー酸化膜２０５はトレンチ素子分離絶縁物２０８ａで保護され、上記の処理工程でエッチングされることはない。この第２の従来例では、窒化珪素膜の端部２０６がトレンチの上端部から後退するのに対応して、トレンチ素子分離絶縁物２０８ｃはトレンチ２０４の上端部からはみ出るようになる。
【００１９】
米国特許第５，９８１，３５６号には記載されていないが、ＭＯＳトランジスタの製造では、図１２（ｃ）に示すように、以後の工程でＭＯＳトランジスタのチャネルドープ層として拡散層２０９を形成する。しかし、拡散層２０９はシリコン基板２０１表面部で不均一な深さになる。これは、パット酸化膜２０２ａとトレンチ素子分離絶縁物２０８ｃの端部との膜厚が異なるために、不純物のイオン注入する工程においてその下のシリコン基板２０１表面への注入深さが不均一になるからである。
【００２０】
このようにして、シリコン基板２０１の所定領域のトレンチ２０４にライナー酸化膜２０５とトレンチ素子分離絶縁物２０８ｃとが充填されたトレンチ素子分離領域が形成される。
【００２１】
以後の工程で（図示せず）ゲート絶縁膜を形成し、上記ゲート絶縁膜を被覆し更にトレンチ素子分離絶縁物２０８ｃ表面を跨るようにゲート電極を形成する。このようにして、トレンチ素子分離域で囲われるＭＯＳトランジスタを形成することになる。
【００２２】
【発明が解決しようとする課題】
上述したように、従来の技術である第１の従来例では、トレンチ素子分離絶縁物の端部に窪みが生じ易い。そして、トレンチ素子分離領域を有する半導体装置の製造工程において上記の窪みの制御は非常に困難である。これは、上述したように窒化珪素膜１０３がトレンチ１０４の上端部でオーバーハング形状になり易く、またその形状の制御が難しいからである。
【００２３】
また、従来の技術である第２の従来例では、ＭＯＳトランジスタのしきい値のバラツキが大きくなる。特にＭＯＳトランジスタのチャネル幅が小さくなるとこのバラツキは顕著になる。これは、上述したようにＭＯＳトランジスタのチャネルドープ層となる拡散層の深さが不均一となり、チャネルドープ層の不純物濃度が不均一になるからである。
【００２４】
そして、この第２の従来例の技術では、上記の窪みの発生を原理的にはなくすることができる。しかし、この第２の従来例の技術を半導体装置の量産工程に適用すると、上記窪みの生じる場合があり、また、その窪みの深さが大きくばらつくようになる。これは、上述したプルバック工程において、窒化珪素膜の端部２０６のトレンチ２０４の上端部から後退する量が制御できないからである。
【００２５】
本発明の目的は、上記の問題を簡便に解決し、高い制御性のもとに形成できるトレンチ素子分離の製造方法を提供することにある。
【００２６】
【課題を解決するための手段】
【００２８】
このために本発明の半導体装置の製造方法は、半導体基板表面にトレンチ素子分離領域を形成する方法であって、前記半導体基板表面に第１の絶縁膜と耐酸化性のある第２の絶縁膜とをこの順に積層しパターニングする工程と、前記第２の絶縁膜パターンをエッチングマスクにして前記半導体基板をドライエッチングし溝を形成する工程と、前記第２の絶縁膜パターンを酸化マスクにして前記半導体基板を熱酸化し前記溝の内壁に酸
化膜を形成する工程と、前記熱酸化工程において前記第２の絶縁膜表面に形成される改質層をフッ素含有の中性ラジカルで除去する工程と、前記改質層を除去した後、前記第２の絶縁膜表面を所定の膜厚量エッチングする工程と、前記第２の絶縁膜表面のエッチング後に前記溝を充填するように全面に埋込み絶縁膜を堆積させ前記第２の絶縁膜を研磨ストッパとして前記埋込み絶縁膜を化学機械研磨し溝埋込み絶縁体物を形成する工程とを含む。
【００２９】
ここで、前記第２の絶縁膜はシリコン窒化膜で構成される。また、前記半導体基板はシリコン基板であり、前記中性ラジカルはフッ素ラジカルである。
【００３０】
そして、前記改質層除去の終点判定を反応生成物ＮＨからの波長３３６ｎｍの発光の強度変化を計測して行う。または、前記改質層除去の終点判定を反応生成物ＣＮからの波長３８８ｎｍの発光の強度変化を計測して行う。
【００３１】
そして、前記溝埋込み絶縁体物の端部位置と前記溝の上端部位置とが一致するように前記第２の絶縁膜を所定の膜厚量エッチングする。
【００３２】
あるいは、本発明の半導体装置の製造方法では、前記溝埋込み絶縁体物を形成してトレンチ素子分離領域を設けた後に、ＭＯＳトランジスタのチャネルドープ層をイオン注入と熱処理とで形成する。
【００３３】
上記の第１の絶縁膜は半導体基板の熱酸化で形成するシリコン酸化膜であり、前記埋込み絶縁膜が気相成長法で堆積するシリコン酸化膜である。
【００３４】
本発明では、上述した第２の絶縁膜表面の改質層除去が安定して行える。そして、上述したプルバック工程において、第２の絶縁膜のエッチング量は高精度に制御される。
【００３５】
このために、素子活性領域とトレンチ素子分離領域との境界部に生成する窪み、すなわちトレンチ素子分離絶縁物の端部に生じる窪みの発生は安定して完全に抑制される。そして、従来の技術で説明したハンプ現象が完全に抑制される。また、ＭＯＳトランジスタのしきい値のバラツキも大幅に低減する。このようにして、トレンチ素子分離領域を有するＭＯＳトランジスタが高い制御性と高い歩留まりのもとで製造できるようになる。
【００３６】
【発明の実施の形態】
次に、本発明の第１の実施の形態を図１乃至図３に基づいて説明する。図１と図２は、本発明のトレンチ素子分離領域の形成工程順の断面図である。そして、図３は、本発明の特徴部を詳細に説明するための、トレンチ素子分離領域の形成における一工程の断面図である。
【００３７】
従来の技術の図１０（ａ）、図１０（ｂ）で説明した製造工程は、本発明の実施の形態でも同様に行われる。すなわち、図１（ａ）に示すように、シリコン基板１の所定の領域に、第１の絶縁膜であるパターニングしたパット酸化膜２と第２の絶縁膜である窒化珪素膜３とをエッチングマスクにし、ドライエッチングでトレンチ４を形成する。ここで、パット酸化膜２は膜厚１０ｎｍ程度のシリコン酸化膜であり、窒化珪素膜３は膜厚１５０ｎｍ程度である。そして、上記パット酸化膜２の露出部にはエッチングで後退部５を形成する。
【００３８】
次に、図１（ｂ）に示すように、上記工程で露出したトレンチ４の表面を所定の条件で熱酸化し、トレンチ４の内面にライナー酸化膜６を形成する。ここで、ライナー酸化膜６は、膜厚２０ｎｍ程度のシリコン酸化膜であり、パット酸化膜２と一体になる。ここで、上記の所定の熱酸化で上述したような鋭い角部は除去され丸めた角部７となる。
【００３９】
上述したライナー酸化膜６を形成するための熱酸化により、窒化珪素膜３の表面は僅かに酸窒化膜に改質される。これが改質層である。そこで、本発明では図３で詳述するような方法で上記の改質層を非常に高い精度で除去する。引き続いて、図１（ｃ）に示すように、窒化珪素膜３表面を高精度にエッチングする。すなわち、高精度のプルバック工程を施す。このプルバック工程では、図１（ｃ）に破線で記した窒化珪素膜３はエッチングで一様に後退し、窒化珪素膜３ａが形成される。ここで、その後退量は所定の値になるように高精度に設定される。なお、上記のエッチング液は公知のホット燐酸溶液である。
【００４０】
次に、バイアスＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）法によるプラズマＣＶＤ法で埋込み用絶縁膜を堆積する。この方法では、モノシラン（ＳｉＨ４ ）ガスおよび亜酸化窒素（Ｎ２ Ｏ）ガスをＥＣＲでプラズマ励起してシリコン酸化膜を堆積する。なお、この場合には、上記プラズマとシリコン基板間に直流バイアスが印加される。このバイアスＥＣＲ法で成膜した埋込み用絶縁膜は、ＣＶＤ法で形成するシリコン酸化膜の中で特に緻密性の高い膜である。
【００４１】
ここで、上記埋込み用絶縁膜に酸素雰囲気で６５０℃程度の熱処理を施してもよい。この熱処理を埋込み用絶縁膜の焼き締め処理という。この埋込み用絶縁膜はこの焼き締め処理で更に緻密化される。
【００４２】
上述した埋込み用絶縁膜の緻密化の方法としては、埋込み用絶縁膜表面にレーザ光を照射する方法がある。このレーザ光の照射で埋め込み用絶縁膜の表面部にエネルギーを与える。ここで、レーザ光として、フッ素（Ｆ２ ）ガスからのエキシマレーザ光を使用するとよい。このレーザ光の波長は１５７ｎｍ程度であり、埋め込み用絶縁膜を構成するシリコン酸化膜を透過しない。このために、レーザ光のエネルギーは埋込み用絶縁膜の表面部にのみ吸収される。この他、レーザ光としては、ＡｒＦガスからのエキシマレーザ光でもよい。この場合の波長は１９３ｎｍであり上記の場合より深い範囲まで緻密化した絶縁層が形成される。ここで、シリコン基板１は室温程度の温度に保たれる。また、この場合の雰囲気は、低圧の酸素雰囲気にするとよい。
【００４３】
上述したように、埋込み用絶縁膜を緻密化すると、半導体装置の製造工程で必要なフッ酸系溶液での処理工程において、後述する溝埋込み絶縁体物のエッチングが抑制されるようになる。
【００４４】
そして、図１（ｄ）に示すように、窒化珪素膜３ａを研磨ストッパとしＣＭＰ法で上記の埋込み用絶縁膜を研磨し、溝埋込み絶縁体物であるトレンチ素子分離絶縁物８をトレンチ４内に埋め込む。
【００４５】
このようにして、上述した窒化珪素膜３ａおよびパット酸化膜２を除去する。そして、シリコン基板１の主表面を露出させる。この工程でトレンチ素子分離絶縁物８の表面もエッチングされる。更に、シリコン基板１の主表面を熱酸化し保護絶縁膜９を形成した後、図２（ａ）に示すように、レジストマスク１０を形成しこれをイオン注入マスクにして、Ｎ型不純物イオン１１をイオン注入する。そして、Ｎ型拡散層１２を形成する。同様に、図２（ｂ）に示すように、レジストマスク１０ａを形成しこれをイオン注入マスクにして、Ｐ型不純物イオン１３をイオン注入しＰ型拡散層１４を形成する。ここで、Ｎ型拡散層１２、Ｐ型拡散層１４はＭＯＳトランジスタのチャネルドープ層となる。
【００４６】
以下、上記保護絶縁層９をフッ酸溶液で除去する。この保護絶縁層９の除去工程で、トレンチ素子分離絶縁物８の表面および端部もエッチングされる。このようにして、シリコン基板１の所定領域のトレンチ４にライナー酸化膜６とトレンチ素子分離絶縁物８とが充填されたトレンチ素子分離領域が形成される。そして、上記トレンチ素子分離絶縁物８で区画されたシリコン基板１の表面にＮ型拡散層１２とＰ型拡散層１４がＭＯＳトランジスタのチャネルドープ層として形成される。
【００４７】
以後の工程では従来の技術と同様に、ゲート絶縁膜を形成し、ゲート絶縁膜を被覆し更にトレンチ素子分離絶縁物８表面を跨るようにゲート電極を形成する。このようにして、トレンチ素子分離域で囲われるＭＯＳトランジスタが形成される。
【００４８】
次に、本発明の特徴的な工程となる改質層すなわち酸窒化膜の除去工程について図３に基づいて説明する。ここで、図１と同じものは同一符号で示す。
【００４９】
図１で説明したように、シリコン基板１の所定の領域に、パット酸化膜２、窒化珪素膜３をドライエッチングのマスクにしてトレンチ４を形成した後、所定の熱酸化でライナー酸化膜６を形成する。この熱酸化工程で、窒化珪素膜３の表面は酸窒化膜１５に改質される。
【００５０】
本発明では、上記の酸窒化膜１５の除去を次のようなドライエッチングで行う。すなわち、フッ素化合物と酸素とをプラズマ励起室でプラズマ励起する。そして、上記プラズマ励起室から離れたチャンバーに図３に示す構造のシリコン基板が載置される。そして、このチャンバーには、プラズマ励起室で生成した活性種のうち寿命の長い中性ラジカルＡ＊ が導入される。そして、本発明ではこの中性ラジカルＡ＊ により改質層である上記酸窒化膜１５を選択的に除去する。このようにしてから、上述したプルバック工程において、窒化珪素膜３の高精度の一様なエッチングがなされる。
【００５１】
具体的には、ＣＨＦ３ とＯ２ とＨｅの混合ガスを１３．５６ＭＨｚの高周波でプラズマ励起する。このプラズマ励起で生じる中性ラジカル１６はフッ素ラジカルである。そして、このフッ素ラジカルにより上記酸窒化膜１５を３０秒程度で除去する。ここで、上記酸窒化膜１５のみを高精度に除去するために、プラズマエッチングにおける終点判定を行う。上述したプラズマエッチングが開始されると酸窒化膜１５とフッ素ラジカルが化学反応し反応生成物ＮＨが生じる。そこで、このＮＨから発光する３３６ｎｍの発光強度変化をモニターする。上記酸窒化膜１５が除去されると窒化珪素膜３が露出する。この時点で、窒化珪素膜３とフッ素ラジカルとが化学反応しＮＨが急増し３３６ｎｍの発光強度が急増する。この発光強度変化あるいは上記強度の微分変化より終点判定をする。
【００５２】
あるいは、中性ラジカル１６をＣＦ４ とＯ２ とＨｅの混合ガスのプラズマ励起で生成する。この場合も、中性ラジカル１６はフッ素ラジカルである。この場合の終点検出は、反応生成物であるＣＮから発光する３８８ｎｍの発光強度変化モニターで行う。
【００５３】
この酸窒化膜１５の除去工程において、ライナー酸化膜６のエッチングが進行しないことが望ましい。これについて、下記の表１に基づいて説明する。
【００５４】
【表１】
従来の技術で説明したプルバック工程を施すトレンチ素子分離領域の形成方法では、上記酸窒化膜の除去は希フッ酸溶液中で行われる。表１では、この希フッ酸溶液での除去を従来の方法として示している。そして、上記ＣＨＦ３ とＯ２ とＨｅの混合ガスのプラズマ励起の場合を本発明（１）とし、ＣＦ４ とＯ２ とＨｅの混合ガスのプラズマ励起の場合を本発明（２）として示す。
【００５６】
表１から判るように、酸窒化膜１５を完全に除去する場合に、従来の方法ではライナー酸化膜６が９ｎｍ程度エッチングされる。これに対して、本発明（１）の場合では、ライナー酸化膜６のエッチング量は３ｎｍ程度で従来の方法を１とするとその場合の１／３と大幅に低減する。更に、本発明（２）の場合では、エッチング量は低減し従来の方法の場合の１／５程度になる。
【００５７】
次に、図４乃至図８で本発明の効果について説明する。図４は、本発明の方法で酸窒化膜１５を除去した後の、上述した窒化珪素膜３表面のエッチング工程、すなわちプルバック工程での窒化珪素膜のエッチング量とエッチング時間の関係を示す。そして、図５は、表１で示した従来の方法の例である。ここで、窒化珪素膜３のエッチング液は公知のホット燐酸溶液である。
【００５８】
図４に示すように、窒化珪素膜のエッチング量はエッチング時間に正比例する。この場合には、後述するエッチング無効時間は全く存在しない。このために、本発明では、プルバック工程で、窒化珪素膜の一様なエッチングが高精度に行えるようになる。
【００５９】
これに対して、従来の方法で酸窒化膜を除去した後、プルバック工程で窒化珪素膜をエッチングする場合には、図５に示すようにエッチング無効時間ｔ１、ｔ２、ｔ３が生じる。このエッチング無効時間では、窒化珪素膜のエッチングが進行しない。これは、従来の方法では、改質層である酸窒化膜が希フッ酸溶液で完全にしかも安定して除去できないためである。しかも、このエッチング無効時間は、ｔ１、ｔ２、ｔ３のように製造工程で大きくばらつく。この従来の方法では、窒化珪素膜の高精度なエッチングはできない。
【００６０】
図４に基づき説明したように、本発明ではプルバック工程で窒化珪素膜のエッチングを高精度に行える。このために、本発明ではトレンチ素子分離領域の形成が高い制御性の下に行えるようになる。図６乃至図８に基づいて上記効果を説明する。図６乃至図７は、図２で説明したＮ型（Ｐ型）拡散層を形成後の断面図である。ここで、図１および図２で説明したものと同じものは同一符号で示す。
【００６１】
図６で説明したように、シリコン基板１の所定の領域にトレンチ４が形成され、その側壁にライナー酸化膜６が形成され、トレンチ素子分離絶縁物８がトレンチ４内に埋め込まれて形成される。そして、破線で示した窒化珪素膜３ａは除去され、拡散層１７（上述したＮ型拡散層１２あるいはＰ型拡散層１４に相当する）が、保護絶縁膜９を通したイオン注入とその後の熱処理とで形成される。この拡散層１７はＭＯＳトランジスタのチャネルドープ層となる。
【００６２】
本発明では、上述したようにプルバック工程で窒化珪素膜３を高精度にエッチングできるために、破線で示した窒化珪素膜３ａの端部（トレンチ素子分離絶縁物８の端部）とトレンチ４の上端部の相対的な位置関係を高精度に制御できる。そして、上記イオン注入する工程において、トレンチ素子分離絶縁物８の端部とトレンチ４の上端部とが同一位置になるように形成される。このようにして、後述するような窪みの無いトレンチ素子分離絶縁物８が形成できる。また、シリコン基板１表面に拡散層１７が一様に形成できるようになる。
【００６３】
これに対して、上述した従来の方法では、プルバック工程においてエッチング無効時間が生じ易く、窒化珪素膜３のエッチング制御が難しい。図７（ａ）に示すように、プルバック工程の上記エッチング後において、窒化珪素膜３のエッチング量が小さく窒化珪素膜３ａがトレンチ４の上端部でオーバーハングになると、トレンチ素子分離絶縁物８に窪み１８が形成されるようになる。この場合には、拡散層１７はシリコン基板１の表面部に一様に形成される。
【００６４】
そして、図７（ｂ）に示すように、プルバック工程の上記エッチング後において、窒化珪素膜３のエッチング量が大きく窒化珪素膜３ａがトレンチ４の上端部から後退する場合には、上述した窪みの発生は無くなるが、シリコン基板１表面部に不均一な拡散層１７ａが形成され易くなる。これは、トレンチ素子分離絶縁物８が上記イオン注入する工程においてマスクとなり、その下に不純物注入ができなくなるからである。この拡散層の不均一性は、ＭＯＳトランジスタを形成した後のそのしきい値に大きな影響を及ぼす。
【００６５】
次に、上記ＭＯＳトランジスタのしきい値の偏差と上記プルバック工程での窒化珪素膜３のエッチング量との関係を示す。このしきい値の偏差は半導体装置製造の１ロット分のＮ型チャネルのＭＯＳトランジスタのものである。プルバック工程での窒化珪素膜エッチング量がある値（図８では２０ｎｍ）までは、しきい値偏差は一定であるが、エッチング量がそれ以上になるとしきい値偏差はエッチング量と共に増加するようになる。上記のある値は、図６で説明したようにイオン注入する工程において、トレンチ素子分離絶縁物８の端部とトレンチ４の上端部とが同一位置になるところである。このような現象は、ＭＯＳトランジスタが微細化しチャネル幅が小さくなることにより顕著に現れる。
【００６６】
以上の実施の形態では、埋込み用絶縁膜をバイアスＥＣＲ法で堆積した。この他の高密度プラズマ励起のＣＶＤ法で埋込み用絶縁膜を堆積させる場合でも、本発明は同様に適用できることに言及しておく。また、上記の実施の形態では、埋込み用絶縁膜がシリコン酸化膜で構成される場合について説明した。この埋込み用絶縁膜がシリコンオキシナイトライド膜で構成されても本発明は同様に適用できることにも言及しておく。
【００６７】
また、本発明では耐酸化性の絶縁膜として窒化珪素膜を用いた場合について説明した。本発明はこれに限定されるものではない。本発明は、その他のアルミナ膜等を用いても同様に適用できる。
【００６８】
また、本発明は、トレンチ素子分離領域を形成する場合に限定されるものでなく、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）形成後に窒化珪素膜のような耐酸化性の絶縁膜をエッチング除去する場合にも適用できるものである。
【００６９】
なお、本発明は上記実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態が適宜変更され得ることは明らかである。
【００７０】
【発明の効果】
以上に説明したように本発明では、半導体基板表面にトレンチ素子分離領域を形成する場合に、半導体基板表面に第１の絶縁膜と耐酸化性のある第２の絶縁膜とをこの順に積層しパターニングし、第２の絶縁膜パターンをエッチングマスクにして半導体基板をドライエッチングして溝を形成し、更に上記第２の絶縁膜パターンを酸化マスクにして半導体基板を熱酸化し、上記熱酸化工程において第２の絶縁膜表面に形成される改質層をフッ素含有の中性ラジカルで除去する。そして、上記改質層を除去した後に上記第２の絶縁膜表面を所定の膜厚量エッチングし、上記第２の絶縁膜表面のエッチング後に溝を充填するように全面に埋込み絶縁膜を堆積させ、上記第２の絶縁膜を研磨ストッパとして埋込み絶縁膜を化学機械研磨してトレンチ素子分離絶縁物を形成する。そして、本発明では、上記トレンチ素子分離領域において、上記溝の上端部と上記トレンチ素子分離絶縁物の端部とが同一線上に位置するように形成される。
【００７１】
このために、溝を充填するトレンチ素子分離絶縁物の端部での窪みの形成は安定して抑えられ、その深さのバラツキはなくなる。そして、トレンチ素子分離領域を有するＭＯＳトランジスタにおいて、上述したハンプの現象は完全に抑制されると共にそのしきい値は高精度に制御でき、そのバラツキも大幅に低減する。このようにして、トレンチ素子分離領域を有するＭＯＳトランジスタが高い制御性と高い歩留まりのもとで形成できるようになる。
【００７２】
更に、トレンチ素子分離域を有するＭＯＳトランジスタの微細化は容易になり、半導体装置の高集積化、高密度化が促進される。また、半導体装置の高信頼性および高歩留まりが確保できる。
【図面の簡単な説明】
【図１】本発明の実施の形態を説明するためのトレンチ素子分離領域の製造工程順の断面図である。
【図２】上記工程の続きを説明するためのトレンチ素子分離領域の製造工程順の断面図である。
【図３】本発明の特徴を説明するためのトレンチ素子分離領域形成の一工程の断面図である。
【図４】本発明の効果を説明するためのグラフである。
【図５】本発明の効果を説明するためのグラフである。
【図６】本発明の構造とその効果を説明するためのトレンチ素子分離領域の一工程後の断面図である。
【図７】本発明の構造とその効果を説明するためのトレンチ素子分離領域の一工程後の断面図である。
【図８】本発明の構造における効果を説明するためのグラフである。
【図９】本発明の効果を説明するＭＯＳトランジスタの特性を示すグラフである。
【図１０】第１の従来例の技術を説明するためのトレンチ素子分離領域の製造工程順の断面図である。
【図１１】第２の従来例の技術を説明するためのトレンチ素子分離領域の製造工程順の断面図である。
【図１２】上記工程の続きを説明するためのトレンチ素子分離領域の製造工程順の断面図である。
【符号の説明】
１，１０１，２０１ シリコン基板
２，１０２，２０２，２０２ａ パット酸化膜
３，１０３，２０３，２０３ａ 窒化珪素膜
４，１０４，２０４ トレンチ
５，１０５ 後退部
６，１０７，２０５ ライナー酸化膜
７，１０６ 丸めた角部
８，１０９，２０８，２０８ａ，２０８ｂ，２０８ｃ トレンチ素子分離絶縁物
９ 保護絶縁膜
１０，１０ａ レジストマスク
１１ Ｎ型不純物イオン
１２ Ｎ型拡散層
１３ Ｐ型不純物イオン
１４ Ｐ型拡散層
１５ 酸窒化膜
１６ 中性ラジカル
１７，１７ａ，２０９ 拡散層
１８，１１０，１１０ａ 窪み
１０８，２０７ 埋込み用絶縁膜
２０６ 窒化珪素膜の端部
Claims (8)
- 半導体基板表面にトレンチ素子分離領域を形成する方法であって、前記半導体基板表面に第１の絶縁膜と耐酸化性のある第２の絶縁膜とをこの順に積層しパターニングする工程と、前記第２の絶縁膜パターンをエッチングマスクにして前記半導体基板をドライエッチングし溝を形成する工程と、前記第２の絶縁膜パターンを酸化マスクにして前記半導体基板を熱酸化し前記溝の内壁に酸化膜を形成する工程と、前記熱酸化工程において前記第２の絶縁膜表面に形成される改質層をフッ素含有の中性ラジカルで除去する工程と、前記改質層を除去した後、前記第２の絶縁膜表面を所定の膜厚量エッチングする工程と前記第２の絶縁膜表面のエッチング後に前記溝を充填するように全面に埋込み絶縁膜を堆積させ前記第２の絶縁膜を研磨ストッパとして前記埋込み絶縁膜を化学機械研磨し溝埋込み絶縁体物を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
- 前記第２の絶縁膜がシリコン窒化膜で構成されることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記半導体基板がシリコン基板であり前記中性ラジカルがフッ素ラジカルであることを特徴とする請求項２記載の半導体装置の製造方法。
- 前記改質層除去の終点判定を反応生成物ＮＨからの波長３３６ｎｍの発光の強度変化を計測して行うことを特徴とする請求項３記載の半導体装置の製造方法。
- 前記改質層除去の終点判定を反応生成物ＣＮからの波長３８８ｎｍの発光の強度変化を計測して行うことを特徴とする請求項３記載の半導体装置の製造方法。
- 前記溝埋込み絶縁体物の端部と前記溝の上端部とが同一線上に位置するように前記第２の絶縁膜の膜厚量エッチング調整することを特徴とする請求項１から請求項５のうち１つの請求項に記載の半導体装置の製造方法。
- 前記溝埋込み絶縁体物を形成してトレンチ素子分離領域を設けた後に、ＭＯＳトランジスタのチャネルドープ層をイオン注入と熱処理とで形成することを特徴とする請求項６記載の半導体装置の製造方法。
- 前記第１の絶縁膜が半導体基板の熱酸化で形成するシリコン酸化膜であり、前記埋込み絶縁膜が気相成長法で堆積するシリコン酸化膜であることを特徴とする請求項１から請求項７のうち１つの請求項に記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000297485A JP3548512B2 (ja) | 2000-09-28 | 2000-09-28 | 半導体装置の製造方法 |
| KR10-2001-0055837A KR100427782B1 (ko) | 2000-09-28 | 2001-09-11 | 반도체장치 및 그 제조방법 |
| TW090123444A TW508728B (en) | 2000-09-28 | 2001-09-24 | Semiconductor device and manufacturing method therefor |
| US09/964,995 US20020056881A1 (en) | 2000-09-28 | 2001-09-27 | Semiconductor device and manufacturing method therefor |
| US11/038,927 US7273795B2 (en) | 2000-09-28 | 2005-01-19 | Method for forming a trench element separation region in a semiconductor substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000297485A JP3548512B2 (ja) | 2000-09-28 | 2000-09-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002110782A JP2002110782A (ja) | 2002-04-12 |
| JP3548512B2 true JP3548512B2 (ja) | 2004-07-28 |
Family
ID=18779597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000297485A Expired - Fee Related JP3548512B2 (ja) | 2000-09-28 | 2000-09-28 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US20020056881A1 (ja) |
| JP (1) | JP3548512B2 (ja) |
| KR (1) | KR100427782B1 (ja) |
| TW (1) | TW508728B (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006108423A (ja) * | 2004-10-06 | 2006-04-20 | Oki Electric Ind Co Ltd | 素子分離構造部の製造方法 |
| US7666735B1 (en) | 2005-02-10 | 2010-02-23 | Advanced Micro Devices, Inc. | Method for forming semiconductor devices with active silicon height variation |
| KR100643468B1 (ko) * | 2005-12-01 | 2006-11-10 | 동부일렉트로닉스 주식회사 | 절연막 스페이서가 형성된 비휘발성 메모리 소자 및 그제조 방법 |
| WO2014194049A1 (en) | 2013-05-31 | 2014-12-04 | The Regents Of The University Of California | Through silicon vias and thermocompression bonding using inkjet-printed nanoparticles |
| US10020185B2 (en) | 2014-10-07 | 2018-07-10 | Samsung Sdi Co., Ltd. | Composition for forming silica layer, silica layer, and electronic device |
| KR101833800B1 (ko) | 2014-12-19 | 2018-03-02 | 삼성에스디아이 주식회사 | 실리카계 막 형성용 조성물, 실리카계 막의 제조방법 및 상기 실리카계 막을 포함하는 전자 소자 |
| KR101837971B1 (ko) | 2014-12-19 | 2018-03-13 | 삼성에스디아이 주식회사 | 실리카계 막 형성용 조성물, 실리카계 막, 및 전자 디바이스 |
| KR20170014946A (ko) | 2015-07-31 | 2017-02-08 | 삼성에스디아이 주식회사 | 실리카 막 형성용 조성물, 실리카 막의 제조방법 및 실리카 막 |
| KR101867462B1 (ko) * | 2016-08-19 | 2018-06-15 | 뱅가드 인터내셔널 세미컨덕터 코포레이션 | 트렌치 분리 구조의 제조 방법 |
| JP7114554B2 (ja) * | 2019-11-22 | 2022-08-08 | 株式会社Kokusai Electric | 基板処理方法、半導体装置の製造方法、基板処理装置、およびプログラム |
| CN117750754A (zh) * | 2022-09-13 | 2024-03-22 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100292614B1 (ko) * | 1998-04-27 | 2001-07-12 | 윤종용 | 트렌치 격리 형성 방법 |
| JP2000223564A (ja) * | 1999-01-29 | 2000-08-11 | Sony Corp | 半導体装置の製造方法 |
| US6258697B1 (en) * | 2000-02-11 | 2001-07-10 | Advanced Micro Devices, Inc. | Method of etching contacts with reduced oxide stress |
-
2000
- 2000-09-28 JP JP2000297485A patent/JP3548512B2/ja not_active Expired - Fee Related
-
2001
- 2001-09-11 KR KR10-2001-0055837A patent/KR100427782B1/ko not_active IP Right Cessation
- 2001-09-24 TW TW090123444A patent/TW508728B/zh not_active IP Right Cessation
- 2001-09-27 US US09/964,995 patent/US20020056881A1/en not_active Abandoned
-
2005
- 2005-01-19 US US11/038,927 patent/US7273795B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020025680A (ko) | 2002-04-04 |
| US20050148154A1 (en) | 2005-07-07 |
| JP2002110782A (ja) | 2002-04-12 |
| US20020056881A1 (en) | 2002-05-16 |
| US7273795B2 (en) | 2007-09-25 |
| TW508728B (en) | 2002-11-01 |
| KR100427782B1 (ko) | 2004-04-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20031226 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040106 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040216 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040225 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040323 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040416 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080423 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090423 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100423 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110423 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120423 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130423 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130423 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140423 Year of fee payment: 10 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
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| R250 | Receipt of annual fees |
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