KR100397230B1

KR100397230B1 - 전기 이중층 커패시터

Info

Publication number: KR100397230B1
Application number: KR10-2001-0009896A
Authority: KR
Inventors: 오야마사코; 미무라카즈야; 나카자와유타카; 아베사토시; 아라이사토시; 야스다타카시; 나가사와토시히사; 사카타코지; 오가와미츠루
Original assignee: 엔이씨 도낀 가부시끼가이샤
Priority date: 2000-02-28
Filing date: 2001-02-27
Publication date: 2003-09-13
Also published as: JP3422745B2; JP2001244155A; US20010021097A1; TWI242785B; KR20010085649A; US6392868B2

Abstract

전기 이중층 커패시터는 적층된 셀 쌍을 스러스트하기 위한 한 쌍의 스러스트 플레이트(5a)와 상기 스러스트 플레이트(5a)와 함께 상기 적층된 셀 쌍을 밀봉하기 위한 개스킷(4)을 구비한다. 스러스트 플레이트(5a)는 패킹 오버코트(8)와의 밀착을 달성하기 위한 경사 측면을 구비한다. 스러스트 플레이트(5a)와 장착 개스킷(4)은 서로 맞물린 관계로 결합된다.

Description

전기 이중층 커패시터{Electric Double Layer Capacitor}

발명의 배경

발명의 분야

본 발명은 전기 이중층 커패시터(electric double layer capacitor; EDLC)에 관한 것으로, 특히, 작은 크기로 큰 용량과 우수한 특성을 갖는 EDLC의 장착 개스킷(mounting gasket)과 스러스트 플레이트(thrust plate)의 구조에 관한 것이다.

관련 기술의 설명

EDLCs는 다양한 분야에서 사용되어 왔으며, 납전지(lead battery)와 연계하여 자동차의 셀 모터(cell motor)를 구동하기 위한 전원, 및 태양 전지와 연계한 보조 전원과 같은 새로운 응용 분야에도 사용될 것으로 기대되고 있다. EDLC는 작은 두께를 갖는 EDLC의 구조의 이점을 취함으로써 더 작은 크기로 더 큰 저장 용량을 갖도록 발전되고 있다.

도 1a 및 도 1b는 종래의 EDLCs의 단면도를 도시한다. EDLC는 한 쌍의 분극 전극(polarizing electrodes; 30)과, 다공성 격리판(porous separator; 40)과, 도전성 시트로 이루어진 한 쌍의 전류 집전기(current collectors; 20), 및 개스킷(50)을 각각 포함하며 서로 적층된 다수의 단위 커패시터 또는 단위 셀을 포함한다. 각각의 단위 셀은 다공성 격리판(40)을 사이에 끼우고 있으며 한 쌍의 전류 집전기(20) 사이에 끼인 분극 전극(30)을 둘러싸는 원통형 장착 개스킷(50)에 의해 지지된다. 적층된 단위 셀의 가장 바깥쪽에 배치된 전류 집전기(20)는 외부 리드 단자를 각각 구비하는 한 쌍의 금속 단자(도시되지 않음)와 전기적으로 접촉하고 있다.

분극 전극(30)은 수용액 또는 유기 용액인 전해액이 주입되며, 도면에는 도시되지 않은 패킹 오버코트(packing overcoat)에 의해 밀봉된다.

EDLC의 내전압(withstand voltage)은 일반적으로 전해액의 전기 분해 전압에 의해 제한되며, 따라서 단위 셀의 전류 집전기의 하나가 인접한 단위 셀과 공유되거나, 또는 인접한 단위 셀의 전류 집전기의 하나와 접촉된 상태에서, 소정의 내전압에 따라 소정 수의 단위 셀이 직렬로 적층된다.

일본 특허 공개 공보 JP-A-55-107225호, JP-A-5-299295호, JP-A-8-83596호 및 JP-A-11-135382호는 낮은 내부 저항과 기계적 충격에 대한 우수한 내성을 갖는 EDLCs를 개시하고 있다. 이들 EDLCs에 있어서, 전해 액이 주입되고 다공성 격리판을 사이에 끼우고 있는 한 쌍의 탄소 전극을 갖는 각각의 단위 셀은 진공 분위기 하에서 코어 부재로서 금속막을 구비하는 유기 폴리머로 이루어진 적층된 패킹 오버코트에 의해 밀봉된다.

일본 특허 공개 공보 JP-A-5-299295호는 인벨럽 내에 수용된 커패시터 소자를 한 쌍의 스러스터 플레이트 사이에 스러스트하고(thrusting), 그 다음 나사로 조임으로써 단위 셀이 형성되는 EDLC를 상술한다.

EDLCs에 대해서, 작은 크기로 더 큰 저장 용량을 얻기 위한 경향에 비추어, 적층된 단위 셀뿐만 아니라 단위 셀에서 접촉 저항을 감소시키기 위해 상기 언급된 공보와 같은 여러 문헌에서 EDLC가 개시되거나 제안되었다.

제안된 EDLC에 있어서, 접촉 저항은 한 쌍의 스러스트 플레이트를 사용함으로써 감소되는데, 예를 들면, 접촉 저항을 감소시키기 위해서 실제로 균일하게 밀착시켜 접촉하는 것이 어렵다는 문제점이 있다. 또한, 적층된 단위 셀은 진공하에서의 스러스트 동작(thrusting operation) 동안 그들 접면에서 어긋나기 쉽다.

따라서, 종래의 EDLC에 있어서, 전극층의 분열, 뒤틀림, 또는 불균일한 접촉과 같은 손상과, 패키지의 손상 또는 균열이 발생한다. 요컨대, 종래의 EDLC에서는 완제품의 소정의 신뢰성뿐만 아니라 그 소정의 등가 직렬 저항(equivalent serial resistance; ESR) 특성 또는 안정성이 달성되지 않는다.

본 발명은 종래의 EDLCs에서의 상기 문제점을 감안하여 이루어진 것으로, 그 목적은 더 작은 크기와 더 큰 저장 용량을 가질 수 있으며, EDLC의 ESR 등의 특성을 감소하고 안정화시킬 수 있는 EDLC용 구조를 제공하는 것이다.

본 발명의 한 양상에 따르면, 본 발명은 전기 이중층 커패시터(EDLC)를 제공하는데, 상기 전기 이중층 커패시터(EDLC)는 전해액이 주입된 한 쌍의 분극 전극, 및 상기 분극 전극 사이에 끼인 다공성 격리판을 구비하는 적어도 하나의 단위 셀과, 상기 단위 셀을 사이에 끼우는 한 쌍의 전류 집전기, 및 상기 전류 집전기와 전기적으로 접촉하는 한 쌍의 리드 단자를 포함하는 셀 어셈블리와; 상기 전류 집전기 중 대응하는 집전기에 각각 배치되어 상기 셀 어셈블리를 사이에 스러스트하기 위한 한 쌍의 스러스트 플레이트와; 상기 스러스트 플레이트와 함께 상기 셀 어셈블리를 수용하기 위한 장착 개스킷; 및 상기 어셈블리와, 스러스트 플레이트 및 장착 개스킷을 밀봉하기 위한 패킹 오버코트를 포함하며, 상기 스퍼스트 플레이트 각각은 상기 패킹 오버코트와 접촉하는 경사 측면을 구비한다.

본 발명의 다른 양상은 전기 이중층 커패시터(EDLC)를 제공하는데, 상기 전기 이중층 커패시터(EDLC)는 전해액이 주입된 한 쌍의 분극 전극, 및 상기 분극 전극 사이에 끼인 다공성 격리판을 구비하는 적어도 하나의 단위 셀과, 상기 단위 셀을 사이에 끼우는 한 쌍의 전류 집전기, 및 상기 전류 집전기와 전기적으로 접촉하는 한 쌍의 리드 단자를 포함하는 셀 어셈블리와; 상기 전류 집전기 중 대응하는 집전기에 각각 배치되어 상기 셀 어셈블리를 사이에 스러스트하기 위한 한 쌍의 스러스트 플레이트와; 상기 스러스트 플레이트와 함께 상기 셀 어셈블리를 수용하기 위한 장착 개스킷; 및 상기 어셈블리와, 스러스트 플레이트 및 장착 개스킷을 밀봉하기 위한 패킹 오버코트를 포함하며, 상기 스러스트 플레이트 각각은 전류 집전기의 유효 면적과 동등하거나 또는 더 작은 유효 스러스트 면적을 갖는다.

본 발명에 따르면, 스러스트 플레이트의 구성은 우수한 ESR 특성과 같은 우수한 장치 특성을 EDLC에 제공한다.

본 발명의 상기 및 다른 목적과, 특징 및 이점은 첨부된 도면과 연계한 하기의 설명으로부터 명확해질 것이다.

도 1a 및 도 1b는 종래의 EDLCs의 단면도.

도 2a 내지 도 2c는 각각 본 발명의 실시예에 따른 EDLC의 단면도, 평면도, 및 단면도로서, 도 2a 및 도 2c는 각각 도 2b의 A-A' 라인 및 C-C' 라인을 따른 단면도.

도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 EDLC의 단면도 및 평면도.

도 4a 내지 도 4c는 스러스트 플레이트의 측면도.

도 4d 및 도 4e는 스러스트 플레이트의 경사면 부근의 상세 단면도.

도 5a 내지 도 5c는 스러스트 플레이트와 리드 단자의 측면 구성도.

도 6a 내지 도 6e는 리드 단자 또는 스러스트 플레이트의 상세한 구성을 각각 도시하는 측면 상세도 또는 투시도.

도 7a 및 도 7b는 본 발명의 다른 실시예에 따른 EDLCs의 단면도.

도 8은 본 발명의 다른 실시예에 따른 EDLC의 단면도.

도 9a 및 도 9b는 각각 본 발명의 다른 실시예에 따른 EDLC의 단면도 및 평면도.

♠도면의 주요 부분에 대한 부호의 설명♠

1 : 전류 집전기 2 : 분극 전극

3 : 다공성 격리판 4 : 장착 개스킷

5a : 스러스트 플레이트 7a, 7b : 리드 단자

8 : 패킹 오버코트

이제, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다. 도면에서, 유사한 소자에는 유사한 도면 부호를 병기하였다.

도 2a 내지 도 2c를 참조하면, 본 발명의 제 1의 실시예에 따른 EDLC는 한 쌍의 단위 셀을 포함하여 셀 어셈블리를 형성하는데, 각각의 단위 셀은 전류 집전기(1), 분극 전극(2), 다공성 격리판(3), 분극 전극(2), 및 전류 집전기(1)를 연속적으로 포함하는 일괄 적층 구조를 갖는데, 이들은 원통형 장착 개스킷 내에 수용된다. 이들 단위 셀은 서로 적층되어 적층된 셀 쌍을 형성하는데, 한 단위 셀의 전류 집전기(1)의 하나는 나머지 단위 셀의 전류 집전기(1)의 하나와 접촉한다. 한 쌍의 스러스트 플레이트(5a)가 상기 적층된 셀 쌍의 바닥면과 상부면 둘 다에 제공된다. 스러스트 플레이트(5a)는 패킹 오버코트(8)와 접촉하는 네 개의 경사진 면과 위쪽의 편평한 면, 및 적층된 셀 쌍의 전류 집전기와 접촉하는 바닥의 편평한 면을 구비한다.

도 3a 및 도 3b를 참조하면, 본 발명의 제 2의 실시예에 따른 EDLC는 스러스트 플레이트의 구조를 제외하면 제 1의 실시예와 유사한데, 제 2의 실시예에서 5b로 도시된 스러스트 플레이트는 둥글게 경사진 면을 포함한다.

제 1의 실시예의 스러스트 플레이트(5a)는 도 4a에 도시되는데, 피라미드의 바닥부와 유사한 형태를 갖는다. 즉 중앙 위쪽의 편평한 면과 각각이 경사진 면인 네 개의 주변부(11a)를 갖는다.

제 2의 실시예의 스러스트 플레이트(5b)는 도 3b에 도시되는데, 경사면 각각이 EDLC의 바깥쪽으로 볼록한 곡면 또는 둥근 표면(11b)을 갖는다는 점을 제외하면 도 3a의 스러스트 플레이트와 유사하다. 스러스트 플레이트(5b)는 적층된 셀 쌍을 사이에 끼우고 외력에 의해 스러스트되어 EDLC의 제조 동안 서로 밀착되어 단위 셀을 적층하게 된다.

적층된 셀 쌍은 진공하에서 스러스트 압력에 의해 패킹 오버코트(8) 내에 밀봉된다. 도 4a 또는 도 4b에 도시된 스러스트 플레이트(5a 또는 5b)의 경사면(11a 또는 11b)은 진공 패킹하에서 스러스트 압력에 의해 적층된 셀 쌍이 균일하게 스러스트되도록 한다. 경사면은 도 4c에 도시된 바와 같이 안쪽으로 오목한 오목 표면(11b1)일 수도 있다. 경사면의 이들 구성에 있어서, 적층된 셀 쌍의 단위 셀 사이에서 그리고 전류 집전기와 스러스트 플레이트 사이에서 균일한 밀착이 달성될 수 있다. 안정한 ESR 특성은 스러스트 플레이트에 의한 밀착에 의해 달성될 수 있다.

또한, 스러스트 플레이트(5a 또는 5b)의 상부 편평한 면에 의해 EDLC의 핸들링하는 동안 EDLC는 안정한 자세로 작업 테이블 위에 위치될 수 있다.

각각의 스러스트 플레이트(5a)는 도 2b에 도시된 리드 단자(7a 또는 7b)에 접속된다. 다르게는, 도 5a에 도시된 바와 같이, 스러스트 플레이트(5e)는 일괄 리드 단자(7a 또는 7b)를 구비할 수도 있다. 도 5a에 도시된 리드 단자(7a 또는 7b)의 두께는 일괄 구성으로 인해 스러스트 플레이트(5e)의 두께와 동일하다.

도 5b에 도시된 다른 구성에 있어서, 리드 단자(7a 또는 7b)는 스러스트 플레이트(5e)의 두께보다 작은 두께를 갖는다. 다르게는, 도 5c에 도시된 바와 같이, 리드 단자(7a 또는 7b)는 적층된 셀 쌍의 전류 집전기(1)와 스러스트 플레이트(5f) 사이에 끼인 단자 플레이트부(terminal plate section; 6a)를 구비한다. 이러한 구성에 있어서, 스러스트 플레이트(5f)는 세라믹과 같은 절연체로 만들어질 것이다.도 5c에 도시된 바와 같은 절연체 스러스트 플레이트는, 도 6b에 도시된 바와 같이, 스러스트 부재 어셈블리로서 형성될 수도 있는데, 적층된 셀 쌍의 한 면에서 스러스트 플레이트(6a 및 6b)의 쌍을 연결하기 위한 브리지(6c)를 구비한다. 스러스트 부재 어셈블리에 의해 적층된 셀 쌍은 안정한 자세로 쉽게 스러스트 플레이트(6a 및 6b) 사이에 끼이게 된다.

도 6a를 참조하면, 도 5c에 도시된 바와 같은 단자 플레이트(6a 또는 6b)는 벤드(bends)를 구비하는 일괄 리드 단자(7a 또는 7b)를 구비한다. 리드 단자(7a 및 7b)는 적층된 셀 쌍의 동일 면에서 각각의 단자 플레이트(6a 및 6b)로부터 개스킷 바깥쪽으로 연장하고 적층된 셀 쌍의 중심을 향해 두 번 휘어, 도 6a의 A-A' 라인으로 도시한 바와 같은 공통 평면을 형성한다. 리드 단자(7a 및 7b)의 공통 평면에 의해 오버코트 패키지가 쉽게 밀봉된다.

전류 집전기와 리드 단자 또는 리드 단자와 대향 단자 플레이트 사이에서 단락을 방지하기 위해서는 리드 단자의 벤드의 모따기부(chamfer)는 리드 단자의 벤드와 개스킷의 에지 사이에 작은 공간이 배치되도록 되는 것이 바람직하다.

리드 단자(7a 또는 7b)의 벤드의 모따기부는 벤드의 내부 코너각(A)이, 도 6d 또는 도 6e에 도시된 바와 같이, 90도 이상이 되도록 되는 것이 바람직하다. 이것은 EDLC의 ESR 특성을 향상시킨다. 도 6e에 있어서, 리드 단자(7a 또는 7b)의 모따기부의 각(A)은 다소 과장되어 도시되었다.

90도 이상인 벤드의 내부 코너각(A)은 리드 단자(7a 또는 7b)가 장착 개스킷의 에지로부터 노출된 전류 집전기(1)와 접촉하는 것을 방지하여, 단락을 방지하고 장치의 신뢰성 저하를 방지한다.

도 7a를 참조하면, 장착 개스킷(4a)의 내부 에지는 모서리가 깍아 내어지거나 절단되어, 장착 개스킷의 L자 형상의 에지가 스러스트 플레이트의 가장 하부 에지를 도면에서 K1으로 도시된 절단부에 수용하게 된다. 따라서, 스러스트 플레이트(5c)의 바깥쪽 에지와 장착 개스킷(4a)의 내부 에지는 서로 맞물리거나 또는 서로 결합하게 된다.

절단부에서의 맞물림 또는 결합은 장착 개스킷(4a)과 스러스트 플레이트(5c) 사이의 올바른 위치 정렬을 가능하게 한다. 이것은 안정한 스러스트 동작이 가해지는 것을 가능하게 하여, 적층된 셀 쌍의 층 사이의 올바른 위치 정렬을 가능하게 하여 위치 어긋남을 방지하고, EDLC의 ESR 특성을 향상시킨다. 따라서, 전극 또는 집전기에 대한 스러스트 플레이트의 위치 어긋남으로 인한 전극 플레이트 또는 전류 집전기의 분열 또는 파손이 방지될 수 있다. 또한, 이에 의한 단락의 방지는 EDLC의 동작을 안정하게 한다.

장착 개스킷(4c)은, 도 8에 도시된 바와 같이, 장착 개스킷(4c)이 패킹 오버코트(8)와 접촉하는 위치에서, 그 외부 코너 에지에 모따기부 또는 둥근 코너(12)를 갖는다. 이것은 특히 막으로 이루어진 패킹 오버코트(8)의 경우에 패킹 오버코트(8)의 균열 또는 분열을 방지한다.

다르게는, 도 7b에 도시된 바와 같이, 장착 개스킷(4b)의 에지는 스러스트 플레이트(5d)의 에지 부근에 형성된 스트라이프 그루브(stripe groove)에 수용되며, 장착 개스킷(4b)과 스러스트 플레이트(5d)를 서로 맞물리게 하기 위한 스트라이프 돌출부를 구비한다.

도 8에 도시된 바와 같이, 장착 개스킷(4c)은 장착 개스킷(4c)의 바깥쪽 에지의 다수의 절단부에 수용된 다수의 위치 정렬 개스킷(9)을 구비할 수도 있다. 이것은 적층된 셀 쌍의 층에 대해서 스러스트 플레이트(5g)의 위치 어긋남을 효과적으로 방지한다.

위치 정렬 개스킷(9)은 스러스트 플레이트(5g)의 두께 이하의 두께를 갖는 것이 바람직하다. 이에 의해 스러스트 플레이트(5g)는 적층된 셀 쌍에 균일한 스러스트력(thrusting force)을 가할 수 있다.

적층된 셀 쌍을 스러스트하기 위해 적층된 셀 쌍과 접촉하는 스러스트 플레이트(5)의 면적은 분극 전극(2)의 면적 이상이다. 이에 의해 전류 집전기(1)의 파손이 방지되어, 전해액의 누출이 방지되고, 분극 전극(2)의 분열 또는 파손이 방지된다.

도 4d 및 도 4e를 참조하면, 경사면이 둥근면(도 4d)이든지 평면(도 4e)이든지 그리고 패킹 오버코트(8)가 수지 패키지이든지 또는 막 패키지이든지에 상관 없이, 스러스트 플레이트(5b, 5a, 5c, 또는 5d)의 바깥쪽 경사면과 밀착하고 있다.

패킹 오버코트(8)는 특히 진공 패키지 동작에서 알루미늄 코어층과 상기 알루미늄 코어층을 사이에 끼우는 한 쌍의 수지층을 포함하는 적층막(laminated film)일 수도 있다.

적층막에 대한 수지층은 폴리에틸렌 또는 폴리프로필렌으로 이루어진 폴리올레핀계 막, 폴리아미드계 막, 폴리에틸렌 테레프탈레이트로 이루어진 폴리에스테르계 막, 또는 이들 막의 조합일 것이다.

도 9a에 도시된 바와 같이, EDLC는 장착 개스킷(4)과 패킹 오버코트(8) 사이에 소프트 수지 또는 탄성 고무로 이루어지며 적층된 셀 쌍을 둘러싸는 프레임 부재(10)를 구비할 수도 있다. 상기 프레임 부재(10)는 패킹 오버코트(8)에 대해서 장착 개스킷(4)이 적층된 셀 쌍을 지지하는 것을 보조한다. 상기 프레임 부재(10)는 둥근 에지(12)를 갖도록 모서리가 깎인(chamfered) 바깥쪽 에지를 갖는 것이 바람직하다. 이 구성에 의해 진공 패키지 동작 동안 적층된 셀 쌍의 위치 어긋남과 패킹 오버코트(8)의 손상이 방지되며, 또한 외부 충격에 대한 버퍼 부재로서 기능하게 된다.

프레임 부재(10)는 폴리스티렌계 열가소성 엘라스토머, 폴리올레핀계 열가소성 엘라스토머, 폴리디엔계 열가소성 엘라스토머, 염소계 열가소성 엘라스토머, 및 엔지니어링 플라스틱 열가소성 엘라스토머와 같은 합성 고무 엘라스토머로 이루어질 수도 있다.

전류 집전기, 전해액, 분극 전극, 다공성 격리판 및 개스킷 부재는 본원에서 예시된 재료와는 다른 재료로 이루어질 수도 있다.

전류 집전기는 도전성 탄소 분말을 부틸 고무 또는 플라스틱과 반죽함으로써얻어지는 플라스틱 시트 또는 직사각형 고무, 또는 금속 박(metallic foil)으로 이루어질 수도 있다. 전해액은 희석 황산 수용액일 수도 있고, 또는 프로필렌 카보네이트, 디에틸 카보네이트, 에틸 카보네이트, 및 에틸-메틸 카보네이트와 같은 비수용성 분극 용매에 테트라에틸암모늄 테트라플루오로보레이트 등이 용해된 비수용성 전해액일 수도 있다.

분극 전극은 활성 탄소 분말을 페놀 수지 접착제와 같은 접착제에 의해 성형하고, 그 다음 이것을 소결함으로써 얻어지는 활성 탄소 시트 또는 활성 탄소 블록인 것이 바람직하다. 다공성 격리판은 유리 섬유로 이루어진 직조된 천 또는 직조되지 않은 천, 또는 폴리프로필렌 폴리테트라플루오로에틸렌(PTFE), 폴리비닐리딘 플루오라이드(PVDF)로 이루어진 다공성 수지막인 것이 바람직하다.

실시예

상기 실시예에 따른 EDLC의 샘플을 제조하고, 그 수정예 또는 비교예와 비교하여 테스트를 수행하였다. 테스트는 제조 후 초기 단계에서의 자기 방전(self discharge; SD)과 MTTF를 포함하는 후속의 신뢰성 테스트를 포함한다.

실온에서 24시간 동안 3볼트를 인가한 후, 전압 인가를 종료한 직후 초기 전압에 대한 전압 인가 중지 후 24시간이 흐른 시점에서의 잔여 전압의 전압 비율을 측정함으로써, 자기 방전 테스트(SD)가 측정되었다. 잔여 전압 비율은 %율로 표현되었다.

ESR 특성은 1㎑의 주파수를 갖는 테스트 신호를 사용하는 교류-4단자 방법(alternate-current-four-terminal method)에 의해 측정된 임피던스의 실수부로서 표현된다.

신뢰성 테스트에서의 평균 고장 시간(mean time to failure; MTTF)은 70℃의 고온에서 1000시간 동안 8볼트를 인가하여 측정하였다. MTTF는 테스트 시작 시간에서 샘플이 고장나는 시점까지의 시간을 측정하고, 위블 확률표(Wible probability sheet) 상에 시간을 도시하여, 실시예 1의 MTTF를 단위로 하여 샘플에 대해 얻어진 MTTF의 레벨을 평가함으로써 얻어졌다.

샘플의 수는 각 레벨에 대해 50이며, 이들 샘플의 MTTF를 평균하였다. 각 샘플은 적층된 셀 구조에 10 개의 직렬 단위 셀을 갖는 적층 셀 구조를 갖는다.

실시예 1의 샘플은 리드 단자를 각각 구비하는 0.3㎜ 두께의 스러스트 플레이트 쌍을 구비한다. 스러스트 플레이트의 유효 면적은 적층된 셀의 접촉 면적과 동일하며, 도 6e에 도시된 모따기부 각(A)은 90도이다. 실시예 1을 수정한 수정예 1의 샘플은 60도, 75도, 105도 및 135도의 모따기부 각(A)을 갖는다. 또한, 실시예 1을 수정한 수정예 2는 75도, 90도, 105도, 및 135도의 모따기부 각(A)을 갖는다. 60도 또는 75도의 모따기부 각을 갖는 샘플은 비교예이다.

실시예 2의 두 샘플의 각각은 리드 단자를 각각 구비하는 한 쌍의 두꺼운 스러스트 플레이트를 구비한다. 스러스트 플레이트의 유효 면적은 적층된 셀의 접촉 면적과 동일하고, 스러스트 플레이트의 경사면은 0.05㎜ 또는 0.1㎜의 곡률 반경을 갖는 도 4b에 도시된 바와 같은 둥근면(11b)이다. 실시예 2를 수정한 수정예 3의 샘플은 도 4a에 도시된 바와 같은 경사면(11a)을 갖는다. 수정예의 에지의 모따기부는 0.05 또는 0.1㎜를 갖는다.

실시예 3의 각 샘플은 높이 L을 갖는 도 9a에 도시된 프레임 부재(10)를 구비하며, 여기서 L은 적층된 셀의 두께를 B라 할 때 L>B, L=B 또는 L<B이다.

실시예 3을 수정한 수정예 4의 샘플은 높이 L(여기서 L=B)의 프레임 부재를 가지며, 프레임 부재의 에지의 모따기부는 0.1㎜의 곡률 반경을 갖는다.

실시예 4의 샘플은 도 8에 도시된 위치 정렬 개스킷(9)을 구비하며, 개스킷(9)의 두께는 스러스트 플레이트의 두께보다 작다.

측정 결과는 하기의 표 1에 도시한다.

	레벨	ESR	SD	MTTF	CF
실시예 1	A-90°	1	1	1	본 발명
수정예 1	A-60°	4.0	0.75	0.57	비교예
수정예 1	A-75°	2.5	0.80	0.73	비교예
수정예 1	A-105°	0.95	1.2	1.23	본 발명
수정예 1	A-135°	0.94	1.34	1.53	본 발명
수정예 2	A-75°	1.7	0.9	0.92	비교예
수정예 2	A-90°	0.96	1.2	1.31	본 발명
수정예 2	A-105°	0.88	1.3	2.1	본 발명
수정예 2	A-135°	0.85	1.35	2.38	본 발명
실시예 2	R-0.05	0.88	1.2	1.9	본 발명
실시예 2	R-0.1	0.82	1.3	2.4	본 발명
수정예 3	C-0.05	0.89	1.35	1.7	본 발명
수정예 3	C-0.1	0.81	1.23	2.3	본 발명
수정예 3	L<B	0.92	1.1	1.63	본 발명
수정예 3	L=B	0.98	0.98	1.32	본 발명
수정예 3	L>B	3.9	0.97	0.39	본 발명
수정예 4	L=B	0.95	0.98	2.04	본 발명
실시예 4		1.03	1.07	1.53	본 발명

표 1에서 알 수 있는 바와 같이, 실시예와 수정예의 샘플은 종래의 EDLC와 비교하여 우수한 특성을 갖는다. 특히, 전류 집전기의 면적보다 작은 스러스트 플레이트의 면적, 90도 이상인 리드 단자의 모따기부 각, 또는 소정 구조의 장착 개스킷을 갖는, 경사면 또는 경사진 둥근면을 갖는 본 발명의 샘플은 우수한 ESR 및 SD 특성을 나타낸다.

본 발명에 따르면, 더 작은 크기와 더 큰 저장 용량을 가질 수 있으며, EDLC의 ESR 등의 특성을 감소하고 안정화시킬 수 있는 EDLC용 구조를 제공한다.

상기 실시예가 단지 예증적인 것이기 때문에, 본 발명은 상기 실시예에 제한되지 않으며, 당업자에 의해 여러 수정예 또는 변형예가 본 발명의 취지를 벗어나지 않으면서 쉽게 행해질 수 있을 것이다.

Claims

전기 이중층 커패시터(EDLC)에 있어서,

전해액이 주입된 한 쌍의 분극 전극(2), 및 상기 분극 전극(2) 사이에 끼인 다공성 격리판(3)을 구비하는 적어도 하나의 단위 셀과, 상기 단위 셀을 사이에 끼우는 한 쌍의 전류 집전기(1), 및 상기 전류 집전기(1)와 전기적으로 접촉하는 한 쌍의 리드 단자(7a, 7b)를 포함하는 셀 어셈블리와; 상기 전류 집전기(1) 중 대응하는 집전기에 각각 배치되어 상기 셀 어셈블리를 사이에 스러스트하기 위한 한 쌍의 스러스트 플레이트(5a)와; 상기 스러스트 플레이트(5a)와 함께 상기 셀 어셈블리를 수용하기 위한 장착 개스킷(4); 및 상기 어셈블리와, 스러스트 플레이트(5a) 및 장착 개스킷(4)을 밀봉하기 위한 패킹 오버코트(8)를 포함하며,

상기 스퍼스트 플레이트(5a) 각각은 상기 패킹 오버코트(8)와 접촉하는 경사 측면을 구비하는 것을 특징으로 하는 전기 이중층 커패시터.
제 1항에 있어서,

상기 리드 단자(7a, 7b)의 각각은 도전성 물질로 이루어진 상기 스러스트 플레이트(5e) 중 대응하는 플레이트로부터 연장하는 것을 특징으로 하는 전기 이중층 커패시터.
제 1항에 있어서,

상기 리드 단자(7a, 7b)의 각각은 상기 스러스트 플레이트(5f)의 하나와 상기 전류 집전기(1) 중 대응하는 집전기 사이에 끼인 베이스 플레이트(6a, 6b)를 구비하는 것을 특징으로 하는 전기 이중층 커패시터.
제 3항에 있어서,

상기 베이스 플레이트(6a, 6b)의 쌍은 절연체로 이루어지고 브리지(6c)에 의해 서로 결합되는 것을 특징으로 하는 전기 이중층 커패시터.
제 1항에 있어서,

상기 장착 개스킷(4a)의 에지와 상기 스러스트 플레이트(5c)의 에지는 서로 맞물린 관계로 결합되는 것을 특징으로 하는 전기 이중층 커패시터.
제 5항에 있어서,

상기 장착 개스킷(4a)의 에지는 상기 서로 맞물린 관계를 달성하기 위한 스트라이프 절단부를 구비하는 것을 특징으로 하는 전기 이중층 커패시터.
제 5항에 있어서,

상기 패킹 오버코트(8)와 접촉하고 있는 상기 장착 개스킷(4c)의 에지 부분은 둥근 표면을 갖도록 모서리가 깎이는 것을 특징으로 하는 전기 이중층 커패시터.
제 5항에 있어서, 상기 장착 개스킷(4b)의 에지는 적어도 두 개의 돌출부를 구비하고 상기 스러스트 플레이트(5d)의 에지는 상기 돌출부에 대응하는 적어도 두 개의 오목부를 구비하는 것을 특징으로 하는 전기 이중층 커패시터.
제 1항에 있어서,

상기 장착 개스킷(4)은 상기 스러스트 플레이트(5a)의 두께와 동일한 또는 더 작은 두께를 갖는 것을 특징으로 하는 전기 이중층 커패시터.
제 1항에 있어서,

상기 스러스트 플레이트(5b, 5b1, 5a)의 상기 경사면은 상기 패킹 오버코트(8)를 향해 볼록하든지, 상기 셀 어셈블리를 향해 볼록하든지 또는 평면인 것을 특징으로 하는 전기 이중층 커패시터.
제 2항에 있어서,

상기 스러스트 플레이트(5e)는 상기 전류 집전기(1)의 유효 접촉 면적과 동일한 또는 더 작은 유효 스러스트 면적을 갖는 것을 특징으로 하는 전기 이중층 커패시터.
전기 이중층 커패시터(EDLC)에 있어서,

전해액이 주입된 한 쌍의 분극 전극(2), 및 상기 분극 전극(2) 사이에 끼인 다공성 격리판(3)을 구비하는 적어도 하나의 단위 셀과, 상기 단위 셀을 사이에 끼우는 한 쌍의 전류 집전기(1), 및 상기 전류 집전기(1)와 전기적으로 접촉하는 한 쌍의 리드 단자(7a, 7b)를 포함하는 셀 어셈블리와; 상기 전류 집전기(1) 중 대응하는 집전기에 각각 배치되어 상기 셀 어셈블리를 사이에 스러스트하기 위한 한 쌍의 스러스트 플레이트(5e)와; 상기 스러스트 플레이트(5e)와 함께 상기 셀 어셈블리를 수용하기 위한 장착 개스킷(4); 및 상기 어셈블리와, 스러스트 플레이트(5e) 및 장착 개스킷(4)을 밀봉하기 위한 패킹 오버코트(8)를 포함하며,

상기 스러스트 플레이트(5e) 각각은 상기 전류 집전기(1)의 유효 접촉 면적과 동일한 또는 더 작은 유효 스러스트 면적을 갖는 것을 특징으로 하는 전기 이중층 커패시터.
제 12항에 있어서,

상기 장착 개스킷(4a)의 에지와 상기 스러스트 플레이트(5c)의 에지는 서로 맞물린 관계로 결합되는 것을 특징으로 하는 전기 이중층 커패시터.
제 12항에 있어서,

상기 리드 단자 각각은 상기 스러스트 플레이트(5f)의 하나와 상기 전류 집전기(1)의 대응하는 하나 사이에 끼인 베이스 플레이트(6a)를 구비하는 것을 특징으로 하는 전기 이중층 커패시터.
제 14항에 있어서,

상기 베이스 플레이트(6a, 6b)의 쌍은 절연체로 이루어지고 브리지(6c)에 의해 서로 결합되는 것을 특징으로 하는 전기 이중층 커패시터.
제 12항에 있어서,

상기 스러스트 플레이트(5a)는 실질적으로 피라미드의 바닥부(base portion)의 형상을 구비하는 것을 특징으로 하는 전기 이중층 커패시터.
제 12항에 있어서,

상기 스러스트 플레이트(5e)는 상기 전류 집전기(1)의 유효 접촉 면적과 동일하거나 또는 더 작은 유효 스러스트 면적을 갖는 것을 특징으로 하는 전기 이중층 커패시터.
제 1항 또는 제 12항에 있어서,

상기 리드 단자(7a, 7b)는 두 벤드부(bend poortions)에서 구부려져서 공통 평면(A-A')을 형성하는 것을 특징으로 하는 전기 이중층 커패시터.
제 18항에 있어서,

상기 벤드부 각각은 90도 이상인 모따기부 각(chamfer angle)을 갖는 것을특징으로 하는 전기 이중층 커패시터.
제 1항 또는 제 12항에 있어서,

상기 개스킷(4)과 상기 패킹 오버코트(8) 사이에 프레임 부재(10)를 더 포함하는 것을 특징으로 하는 전기 이중층 커패시터.