KR100393361B1 - 반도체 소자 제조 방법, 반도체 소자, 및 자이로스코프 - Google Patents

반도체 소자 제조 방법, 반도체 소자, 및 자이로스코프

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Abstract

기판 상에 돌출 영역을 갖는 반도체 소자 부재를 준비하는 단계와, 기판의 상면과 돌출 영역의 상면 및 측면을 포팅 재료로 매립하는 매립 단계와, 돌출 영역의 상면을 노출시키는 노출 단계와, 돌출 영역의 상면에 전극 재료를 퇴적하는 퇴적 단계와, 포팅 재료를 제거시키는 단계를 포함하는 반도체 소자의 제조 방법이 개시된다.

Description

반도체 소자 제조 방법, 반도체 소자, 및 자이로스코프{METHOD OF PRODUCING SEMICONDUCTOR ELEMENT, SEMICONDUCTOR ELEMENT, AND GYROSCOPE}
본 발명은 반도체 소자 제조 방법에 관한 것이다. 특히, 본 발명은 광 통신, 및 광 정보 처리 등에 사용되는 릿지형 반도체 레이저(ridge type semiconductor laser) 또는 수직 공진형 표면 방출 레이저(vertical cavity surface emitting laser) 등에서처럼, 초미세 돌출부의 상면에 전극이 형성된 구조를 갖는 반도체 소자를 제조하는 방법에 관한 것이다. 또한, 본 발명은 상기 방법을 사용하여 제조된 자이로스코프(gyroscope)에 관한 것이다.
최근 몇 년간, 광 통신과 광 정보 처리분야에서 저 전력의 소모 및 고밀도의 집적을 달성할 수 있다는 점에서, 표면 방출 레이저에 대한 연구가 활발히 수행되어지고 있다. 면내(in-plane)의 방향에서, 이러한 소자의 일반적인 크기는 지름이 수 ㎛ ~ 수십 ㎛이다. 이러한 반도체 소자의 종래의 제조 방법이 일본 특허 출원 공개 번호 8-250817을 참조하여, 도 20a 내지 도 20c에 도시되는 바와 같이 아래에서 설명될 것이다.
도 20a에 도시된 바와 같이, 하부 다층 반사경(Distributed Bragg Reflector; DBR)(403), 하부 스페이서층(405), 활성층(404), 상부 스페이서층(406), 및 상부 다층 반사경(402)이 유기 금속 화학 기상 성장(MOCVD) 또는 분자 빔 에피택시(MBE)등의 성장법에 의해 기판(407) 상에 성장된다. 또한, 상부 다층 반사경(402) 상에 CVD에 의해 이산화 실리콘(SiO2)막(409)이 형성된다.
그 후, 도 20b에 도시된 바와 같이, 포토리소그래피 또는 전자 빔 리소그래피 등과 같이 공지된 기술에 의해 SiO2막(409) 상에 원형 레지스트 패턴이 형성되고, 이 레지스트 패턴을 에칭 마스크로서 사용하여 반응성 이온 에칭(RIE)이 수행되어, 이에 따라 SiO2막 상에 레지스트 패턴이 전사될 수 있다.
그 후, 산소 플라즈마로 레지스트가 제거되고, 에칭 마스크로써 SiO2막을 사용하여 반응성 이온 빔 에칭(RIBE)이 수행되어, 기판(407)쪽의 아래로 층들을 에칭하고 이에 따라 원통 구조가 형성된다. 다음에, 습식 에칭을 수행하여 RIBE로 인한 가공 유기 손상을 해소한 후, 이 원통 구조의 기판을 오황화인(diphosphorus pentasulfide, P2S5)이 용해된 황화 암모늄 용액에 침지하여, 측면에 패시베이션막을 형성한다. 그 후, MOCVD등에 의해 반도체 박막(도시되지 않음)이 측벽에 선택적으로 성장된다.
그 후, 도 20c에 도시된 바와 같이 원통 구조가 폴리이미드(408) 내에 매립되고, 폴리이미드 층이 산소 플라즈마로 에칭되어 원통 구조의 상부를 노출시킨다. 그 후, SiO2막(409)이 제거되고 포토리소그래피에 의해 전극(410)이 형성된다. 마지막으로, 이면을 연마하고 광 출력부를 제외한 위치 상에 이면 전극(도시 생략)이 형성된다.
그러나, 상술된 종래의 기술에서는, 원통 구조의 상부에 전극(410)을 형성하기 위해 포토리소그래피 처리를 사용하기 때문에 원통의 상부와 전극 간의 얼라인먼트를 필요로 한다. 면내(in-plane) 방향에서의 이들 소자의 크기는 상술된 바와 같이 지름이 수 ㎛이하로 매우 작아서, 종래의 기술에서는 돌출부의 상면에만 전극을 형성하기 위하여 고도로 정밀한 얼라인먼트를 요구했다.
특히, 평평한 기저상에 복수의 소자를 집적하기 위해 극히 고도로 정밀한 얼라인먼트를 필요로 하기 때문에, 수율(yield) 감소 및 제조 비용 증가 등의 문제가 있었다.
한편, 반도체 소자의 측면의 산화를 방지하기 위해 패시베이션막을 형성하는 것이 널리 행하여지고 있었다. 반도체 소자와의 전기적 연결을 위해 전극의 상면의 패시베이션막이 제거되었다.
릿지 모양이나 메사(mesa) 모양으로 반도체 소자가 제조되는 경우에 있어서, 전극의 상면의 패시베이션막을 제거하기 위해 통상 포토리소그래피가 도입되었다.
그러나, 종래의 포토리소그래피 방법은 포토마스크와, 릿지 또는 메사 모양 간의 얼라인먼트를 필요로 했었다. 릿지 또는 메사 모양의 폭이 마이크로미터 단위(order) 이하로 점점 더 좁아져가기 때문에, 상대적인 위치 편차는 무시할 수 없게 되어, 전극의 상면의 패시베이션막을 선택적으로 제거하는 것이 어렵게 되는 문제가 나타났다.
본 발명의 목적은 초미세 돌출부의 상면에 전극을 용이하게 형성할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 기판 상에 돌출부 영역을 갖는 반도체 소자 부재(member)의 측면에 패시베이션막이 용이하게 형성될 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
또한, 본 발명의 목적은 상기 방법에 의해 제조된 반도체 소자를 제공하는 것이다.
본 발명에 따른 반도체 소자의 제조 방법에 있어서,
기판상에 돌출부 영역을 포함하는 반도체 소자 부재를 준비하는 단계와,
기판의 상면과, 돌출부 영역의 상면 및 측면을 포팅(potting) 재료 내에 매립시키는 단계와,
돌출부 영역의 상면을 노출시키는 노출 단계와,
돌출부 영역의 상면에 전극 재료를 퇴적하는 퇴적 단계와,
포팅 재료를 제거하는 단계를 포함하는 방법이다.
본 발명에 따른 반도체 소자의 다른 제조 방법에 있어서,
기판상에 돌출부 영역을 포함하는 반도체 소자 부재를 준비하는 단계와,
기판의 상면과, 돌출부 영역의 상부 및 측면에 제1 패시베이션막을 형성하는 단계와,
제1 패시베이션막상에 제2 패시베이션막을 형성하는 단계와,
제1 패시베이션막을 노출시키기 위해 돌출부 영역의 상면상의 제2 패시베이션막을 제거하는 노출 단계와,
돌출부 영역의 상면 상의 제1 패시베이션막을 제거하는 단계와,
기판의 상면에 잔존하는 제2 패시베이션막을 제거하는 단계를 포함하는 방법이다.
또한, 본 발명에 따른 반도체 소자의 다른 제조 방법에 있어서,
기판상에 돌출부 영역을 포함하는 반도체 소자 부재를 준비하는 단계와,
기판의 상면과, 돌출부 영역의 상부 및 측면에 패시베이션막을 형성하는 단계와,
기판의 상면과, 돌출부 영역의 상부 및 측면을 포팅 재료에 매립시키는 단계와,
돌출부 영역의 상면상의 패시베이션막을 노출시키는 노출 단계와,
돌출부 영역의 상면상의 패시베이션막을 제거하는 단계와,
돌출부 영역의 상면에 전극 재료를 퇴적하는 퇴적 단계와,
포팅 재료를 제거하는 단계를 포함하는 방법이다.
도 1a, 1b, 1c, 1d, 1e, 1f, 1g, 및 1h는 본 발명의 실시 형태 1을 설명하기 위한 개략적인 단면도.
도 2a, 2b, 2c, 2d, 2e, 및 2f는 본 발명의 실시 형태 2를 설명하기 위한 개략적인 단면도.
도 3a, 3b, 3c, 3d, 3e, 3f, 및 3g는 본 발명의 실시 형태 3을 설명하기 위한 개략적인 단면도.
도 4a 및 4b는 본 발명에 따른 반도체 소자 부재를 설명하기 위한 도면.
도 5a, 5b, 5c, 5d, 5e, 및 5f는 본 발명에 따른 반도체 소자 부재를 설명하기 위한 도면.
도 6a, 6b, 6c, 6d, 6e, 6f, 6g, 및 6h는 제1 실시예를 설명하기 위한 도면.
도 7a, 7b, 7c, 7d, 및 7e는 제2 실시예를 설명하기 위한 도면.
도 8a, 8b, 8c, 8d, 8e, 및 8f는 제3 실시예를 설명하기 위한 도면.
도 9는 본 발명에 따른 반도체 링(ring) 레이저 모양의 예를 나타내기 위한 도면.
도 10a, 10b, 10c, 10d, 10e, 10f, 및 10g는 제4 실시예를 설명하기 위한 도면.
도 11a, 11b, 11c, 11d, 11e, 11f, 및 11g는 제5 실시예를 설명하기 위한 도면.
도 12는 본 발명에 따른 반도체 소자 부재의 전압 변화를 검출하기 위한 회로를 나타내기 위한 회로도.
도 13은 본 발명에 따른 반도체 소자 부재의 전압 변화를 검출하기 위한 다른 회로를 나타내는 회로도.
도 14는 본 발명에 따른 반도체 소자 부재의 전압 변화를 검출하기 위한 회로내의 주파수-전압 컨버터(converter)의 예를 나타내는 회로도.
도 15는 본 발명에 따른 반도체 소자 부재의 전류 변화를 검출하기 위한 회로를 나타내는 회로도.
도 16은 본 발명에 따른 반도체 소자 부재의 전류 변화를 검출하기 위한 다른 회로를 나타내는 회로도.
도 17은 본 발명에 따른 반도체 소자 부재의 전압 변화를 검출하기 위한 다른 회로를 나타내는 회로도.
도 18은 본 발명에 따른 반도체 소자 부재의 전압 변화를 검출하기 위한 다른 회로를 나타내는 회로도.
도 19는 본 발명에 따른 반도체 소자 부재의 임피던스 변화를 검출하기 위한 회로를 나타내는 회로도.
도 20a, 20b, 및 20c는 종래 기술 예를 설명하기 위한 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 소자 부재
100 : 기판
101 : 돌출부의 상면
102 : 돌출부
104 : 포팅 재료
106 : 전극 재료
111 : 제1 패시베이션막
112 : 제2 패시베이션막
202 : n-InP 클래딩층
214 : 에칭 마스크
212 : 캡층
320 : 네거티브 포토레지스트
422 : 버퍼층
423 : 가이딩 층
424 : 활성층
426 : 클래딩층
427 : 캡층
428 : 전극
430 : 패시베이션막
431 : 수지
본 발명은 첨부된 도면을 참조하여 아래에서 자세하게 설명될 것이다.
본 발명은 메사 모양 또는 릿지 모양의 돌출부를 갖는 임의의 구조에 적용될 수 있다.
(실시 형태 1) 돌출부의 상면에 전극을 형성하는 방법
제1 단계는 도 1a에 도시된 바와 같이, 기판(100)상에 원하는 높이의 돌출부(102)를 갖는 부재를 준비하는 것이다. 참조 번호 101은 돌출부(102)의 상면을 지정한다.
그 후, 도 1b에 도시된 바와 같이 돌출부가 포팅 재료(104)에 매립되어져서, 돌출부의 상면상의 포팅 재료는 다른 부분보다 더 얇아진다. 구체적으로, 합성 수지 등의 스핀 코팅에 의해 매립이 수행된다. 이 경우에, 평평한 부분상의 포팅 재료 코팅 두께가 돌출부의 높이보다 더 클 필요는 없으며, 돌출부의 상면상의 포팅 재료의 두께는 다른 평평한 부분상의 유기 합성물의 두께보다 충분히 더 작고, 평평한 부분상의 포팅 재료의 두께는 전극 재료를 리프트-오프(lift-off)하는 후속 단계를 실시하기에 충분할 정도만이 필요하다.
다음으로, 포팅 재료층은 도 1c에 도시된 바와 같이, 돌출부의 상면(101)을 노출시키기 위해 위에서부터 균일하게 에칭된다.
그 후, 도 1d에 도시된 바와 같이, 노출될 돌출부의 상면(101)과 함께 기판의 전면에 걸쳐 전극 재료(106)가 퇴적된다. 전극 재료의 퇴적용 기술은 스퍼터링(sputtering) 및 증착(evaporation) 등을 포함하며, 가능한 작은 쓰로윙(throwing) 전력을 갖는 퇴적 기술을 선택하는 것이 바람직하다.
전극 재료의 퇴적 후, 도 1e에 도시된 바와 같이 돌출부의 상면 이외의 부분에 퇴적된 전극 재료를 포팅 재료와 함께 제거하기 위해, 그 후 소위 리프트-오프 과정이 수행된다. 특히, 예를 들어, 유기 용매 등에서의 초음파 세정 등에 의한 포팅 재료의 용해 제거에 의해 이 과정이 수행된다.
상기 단계는 고도의 정밀 얼라인먼트를 필요로 하지 않으면서도, 소위 셀프-얼라인먼트(self-alignment) 과정에 의해 돌출부의 상면에 전극을 갖는 구조를 형성하는 것이 가능하게 한다.
돌출부(102)를 매립하기 위한 바람직한 포팅 재료로서는 스핀 코팅에 적합한 재료를 포함한다. 포토레지스트 등과 같이 스핀 코팅에 적합한 포팅 재료를 사용한 스핀 코팅에 의해 돌출부가 매립될 때, 돌출부의 상면상의 포팅 재료의 두께는 다른 영역상의 포팅 재료의 두께보다 더 작아진다.
도 1c에 도시된 바와 같이 돌출부의 상면을 노출하기 위한 기술로써 플라즈마 에칭이 도입될 때, 단순히 에칭 시간만을 제어함으로써 돌출부의 상면이 노출될 수 있다. 도 1f, 1g, 및 1h는 도 1c, 1d, 및 1e에서의 동그라미 내의 영역을 각각 확대한 사진이다.
본 발명에서, 돌출부를 매립하기 위한 포팅 재료는 유기 화합물일 수 있음을 유의해야 한다. 포팅 재료의 에칭은 상술한 스핀 코팅이 용이한 포팅 재료와 같은 포토레지스트 등의 유기 화합물을 사용하고, 포토레지스트 등과 같은 유기 화합물을 애쉬(ash)하여 제거하기 위해 플라즈마를 사용하는 에칭 방법으로서 산소 플라즈마를 사용하는 소위 애싱 공정을 채택하여 안전하고 용이하게 수행될 수 있다.
본 발명은 포토레지스트들, 및 산소 플라즈마를 사용한 애싱 등과 같이 통상적으로 사용되는 재료, 시스템 및 기술을 사용하여 상기 공정들이 구현되도록 해주므로, 새로운 설비 투자 등이 필요하지 않다.
돌출부를 형성하기 위해 이용 가능한 방법들로는 예를 들면, 반응성 이온 에칭(RIE)이나 반응성 이온 빔 에칭(RIBE) 등과 같은 고 비등방성의 건식 에칭이 포함된다. 돌출부가 릿지 레이저와 같은 스트라이프 모양으로 형성될 때, 기판에 대한 스트라이프의 적당한 방향과 적당한 에쳔트(etchant)를 선택함으로써, 습식 에칭에 의해서도 형성될 수 있다.
(실시 형태 2) 돌출부 측면에 패시베이션막(passivation film)을 형성하는 방법
우선 돌출부(102)의 상면에 전극(106)을 갖는 반도체 소자 부재(1)가 준비된다(도 2a). 참조 번호 100은 반도체 기판을 나타낸다. 본 발명은 전극(106)이 형성되지 않는 반도체 소자 부재들에도 또한 적용될 수 있다는 것은 당연하다.
그런 다음, 제1 패시베이션막(111)은 반도체 소자 부재의 상면과 측면에 형성된다(도 2b). 제1 패시베이션막으로서, 바람직하게는 유전체막(SiO2, MgO, SiNx, 등)이 사용될 수 있다. 반도체 소자 부재(1)가 기판인 웨이퍼의 전면에 형성되는 경우, 제1 패시베이션막(111) 또한 웨이퍼의 전면에 형성될 수 있다.
그런 다음, 제2 패시베이션막(112)이 도 2c에 도시된 바와 같이 제1 패시베이션막(111)상에 형성된다.
이 때, 반도체 소자 부재의 상면의 제2 패시베이션막이 다른 영역들상의 제2 패시베이션막보다 더 얇게 만들어지는 것이 바람직하다. 예를 들어, 제2 패시베이션막(112)이 스핀 코팅에 의해 형성된다. 제2 패시베이션막을 위한 재료로서는, 예를 들어, 포토레지스트와 같은 수지를 포함하지만, 결과의 막이 반도체 부재를 충분히 보호할 수 있는 한, 재료에 대한 제한은 없다. 예를 들어, 이 재료들은 포토레지스트들로부터 감광제(photosensitizer)를 제거하여 얻은 수지들일 수 있다.
그런 다음, 도 2d에 도시된 바와 같이, 반도체 소자 부재의 상면상의 제1 패시베이션막(111)을 선택적으로 노출하도록 제2 패시베이션막(112)이 제거된다.
상기의 제거가 에칭에 의해 수행되는 경우, 전극(106)의 상면 영역과 다른 영역 사이에서 제2 패시베이션막(112)의 두께가 다른 점을 이용하여, 제2 패시베이션막 전체를 에칭함으로써, 전극(106) 위의 제2 패시베이션막(112)이 선택적으로 제거될 수 있다.
그 후, 이러한 노출된 제1 패시베이션막(111)은 도 2e에 도시된 바와 같이 제거된다. 그 다음, 기판(100)의 상면상과 돌출부 영역의 측면에 잔존하는 제2 패시베이션막(112)이 필요에 따라 제거된다.
이러한 방법으로, 패시베이션막은 도 2f에 도시된 바와 같이 반도체 소자 부재의 측면에 선택적으로 형성될 수 있다.
반도체 소자 부재의 모양은 도 4a 및 도 4b에 도시된 바와 같은 링-모양의 릿지 구조일 수 있다. 도 4b는 도 4a의 라인 4B-4B에 따른 단면도이다.
반도체 소자 부재가 도 4a 및 도 4b에 도시된 바와 같이 링 모양의 릿지 구조인 경우, 패시베이션막은 본 실시예에서 설명된 것과 유사한 패시베이션막 형성 공정 방법(도 5a 내지 도 5f에 도시된 단계들)을 통해 형성된다.
상술한 바와 같이, 스핀 코팅에 의한 제2 패시베이션막(112)의 형성으로 발생되는 두께 분포를 활용함으로써, 제1 패시베이션막(111)은 노광이나 현상 단계들 없이 선택적으로 형성될 수 있다. 즉, 본 실시예의 방법은 노광 단계에서 나타나는 포토마스크와, 메사 또는 릿지 간의 얼라인먼트를 필요로 하는 문제를 피할 수 있다.
또한, 도 2f에서, 전극층은 제1 패시베이션막(111)상과 돌출부의 상면에 더 형성될 수 있다 (전극(106)이 형성되지 않는 경우를 포함함).
이상, (1) 실시예 1에 따른 돌출부의 상면상의 전극 형성 방법과, (2) 제2 실시예에 따른 돌출부의 측면상의 패시베이션막 형성 방법에 대해 설명하였으나, (1) 공정과 (2) 공정 모두 반도체 소자 제조 방법에 적용될 수 있음은 물론이다.
그 다음으로, 제3 실시예에 따른 돌출부 상면상의 전극 및 돌출부 측면상의 패시베이션막 형성 방법을 설명한다.
(실시 형태 3)
제1 단계에서는 도 3a에 도시된 바와 같이, 기판(100) 상에 원하는 높이의 돌출부(102)를 갖는 부재를 준비한다.
그런 다음, 도 3b에 도시된 바와 같이, 돌출부(102)의 전면을 도포하도록 패시베이션막(111)이 형성된다. 패시베이션막(111)으로서는, 예를 들어 SiO2, 및 SiNx등이 사용될 수 있다.
그런 다음, 도 3c에 도시된 바와 같이, 돌출부가 매립되는데, 돌출부의 상면(101)상의 막이 다른 부분들상의 막보다 더 얇게 형성된다. 참조 번호 104는 포팅 재료를 나타낸다.
그런 다음, 도 3d에 도시된 바와 같이, 포팅 재료(104)는 돌출부의 상면상의 패시베이션막(111)을 노출시키도록 위에서부터 균일하게 에칭된다. 에칭 방법으로서는, 예를 들어, RIE 등과 같은 방법이 사용될 수 있다.
그 다음, 이 노출된 패시베이션막(111)이 에칭되어, 도 3e에 도시된 바와 같이, 돌출부의 상면(101)의 반도체층이 노출된다. RIE 역시 패시베이션막(111)의 상기 에칭 공정에 적용될 수 있다.
그런 다음, 도 3f에 도시된 바와 같이, 돌출부의 상면에서 노출된 반도체층을 포함한 전면 위에 전극 재료(106)가 퇴적된다. 퇴적 방법으로서, 증착이 스퍼터링이 사용될 수 있다.
전극 재료의 퇴적이 완료된 후, 도 3g에 도시된 바와 같이, 소위 리프트-오프 공정이 수행되어 돌출부의 상면이 아닌 다른 영역에 퇴적된 전극 재료와 포팅 재료(104)를 함께 제거한다.
부수적으로, 필요에 따라 전극층이 전극 재료(106)와 패시베이션막(111) 상에 형성될 수 있다.
상기 단계들은 포팅 재료를 스핀 코팅함으로 발생되는 두께 분포를 활용함으로써, 노광 및 현상 단계들을 배제하기 때문에, 본 실시예의 방법은 매우 정밀한 얼라인먼트가 필요없이도 소위 셀프-얼라인먼트 공정에 의해, 상면에 전극이 있으며 패시베이션막(111)이 반도체층의 측면을 보호하는, 초미세한 돌출 구조를 형성하는 것을 가능하게 해준다.
본 실시예에서는 돌출부를 도포하는 패시베이션막이 화학적 증기 퇴적이나 스퍼터링에 의해서도 형성될 수 있다.
도포가 양호한 CVD나 스퍼터링 등과 같은 막 형성 방법에 의해, 패시베이션막을 보호막으로서 형성함으로써, 그 측면을 포함한 돌출부를 완전히 도포하는 것이 가능하다.
RIE 등과 같은 플라즈마를 활용하는 기술이 도 3d에서와 같이 돌출부의 상면상의 패시베이션막을 노출시키기 위한 기술로 채택된다면, 도 3d에 도시된 상태는 에칭 시간만을 제어함으로써 얻어질 수 있다.
유사하게, RIE 등과 같은 플라즈마를 활용하는 기술이 사용될 때, 도 3e에 도시된 바와 같이, 돌출부의 상면에서만 노출된 반도체층의 상태는 에칭 시간만을 간단히 제어하여, 노출된 패시베이션막만을 선택적으로 제거함으로써 얻어질 수 있다.
상술한 바와 같이, 유기 화합물의 스핀 코팅, RIE 등과 같은 통상적으로 이용 가능한 기술들만을 활용하여, 셀프-얼라인먼트에 의해 초미세 돌출부의 상면에 전극이 형성될 수 있다.
[실시예]
다음의 실시예들은 설명상 제시되는 것으로서 본 발명을 제한하려는 것은 아니다.
[제1 실시예]
하기의 본 발명의 제1 예는 릿지 레이저가 InP 및 InGaAsP 층의 스택을 갖는 반도체 레이저 기판을 사용하여 제작되는 예이다.
n-InP 클래딩층(cladding layer)(202), InGaAsP 가이딩층(guiding layer)(204), InGaAsP 및 InGaAs로 구성된 비-도핑된 다중 퀀텀 웰(MQW) 활성층(206), p-InGaAsP 가이딩층(208), p-InP 클래딩층(210), 및 p-InGaAsP 캡층(212)이 상기 순서대로 n-InP 기판(200)상에 준비된다. 반도체 기판은, 예를 들어, 금속 유기 증기상 에피택시(Metal Organic Vapor Phase Epitaxy; MOVPE)를 사용하여 상기 층 각각을 에피택셜 성장시킴으로써 제조될 수 있다. 주성분으로서 노볼락 수지(novolak resin)를 함유한 포지티브 포토레지스트는 스핀 코팅에 의해 반도체 기판상에 도포되고, 폭이 5㎛이고 높이가 1.5㎛인 스트라이프 모양의 레지스트 마스크(214)는 포토리소그래피에 의해 형성된다(도 6).
그런 다음, 상기 에칭 마스크(214)를 사용하여 건식 에칭이 수행되어, 도 6a에 도시된 바와 같이 반도체 소자 부재(220)를 형성한다. 본 예에서, 에칭은 에칭 시스템으로는 전자 사이클로트론 공진(Electron Cyclotron Resonance, ECR) 플라즈마를 이용한 반응성 이온 빔 에칭(Reactive Ion Beam Etching, RIBE) 시스템을 사용하고 에칭 가스로는 염소 가스를 사용하여 수행된다. ECR-RIBE 시스템의 에칭 챔버(chamber)가 터보 분자 펌프에 의해 3×10-6Pa의 진공으로 배기된 후, 염소 가스 플로우 3sccm, 챔버 내의 압력 1×10-2Pa, ECR 플라즈마 파워 200W, 기판 온도 280℃, 및 가속 전압 650V의 조건에서 에칭이 수행된다.
상기 에칭 조건들은 수직도가 높은 에칭 모양의 InP계 화합물 반도체들을 얻을 수 있는 조건들로서 선택된 것이다.
이러한 조건에서, n-InP 클래딩층(202)을 포함하는 층들의 에칭이 수행되어, 릿지를 형성한다. 이 때, 릿지의 높이는 약 2㎛이다. 부수적으로, 건식 에칭의 방법, 조건 등은 본 예에서 설명된 것들로만 제한될 필요가 없고, 에칭될 재료들, 제조될 장치 등에 따라 적당하게 선택될 수 있다.
그 다음, 도 6b에 도시된 바와 같이, 건식 에칭용 레지스트 마스크(214)가 산소 플라즈마를 사용한 애싱에 의해 제거된 후, 폴리비닐페놀 수지와 비스 아지도 화합물(bis azido compound)로 구성된 네거티브 레지스트(222)가 3000rpm의 스피너(spinner)를 사용한 스핀 코팅에 의해 전면상에 도포되고, 핫 플레이트(hot plate)를 사용하여 80℃에서 5분동안 열처리되어 포토레지스트의 용매가 증발됨으로써, 돌출부를 매립한다.
그런 다음, 도 6c에 도시된 바와 같이, 포토레지스트는 산소 플라즈마를 사용한 애싱에 의해 돌출부의 상면만을 노출시키도록 제거되는데, 애싱 조건은 에칭 압력이 3Pa이며 3분 동안의 RF 파워는 130W이다. 샘플의 표면은 광학 현미경으로 관찰되고, 릿지의 상면이 거의 완전히 노출된 것이 확인된다.
도 6f는 이 상태에서 릿지의 상부 근방의 결과를 주사형 전자 현미경(SEM)으로 관찰한 것이다. 이로써, 릿지의 상면만이 노출되고 다른 부분들은 레지스트 내에 매립됐음을 확실히 알 수 있다.
그런 다음, 도 6d에 도시된 바와 같이, 전자 빔 퇴적에 의해 전극 재료(224)로서 티타늄과 금이 전면에 상기 순서대로 각각 두께 10nm와 100nm로 퇴적된다. 도 6g는 이 상태의 결과를 스캐닝 전자 현미경(SEM)으로 관찰한 것을 나타낸다.
그런 다음, 이 시료는 아세톤에 침지되고 5분 동안 초음파 세척을 받는데, 이 때, 릿지를 도포하는 포토레지스트(222)는 완전히 벗겨져서, 도 6e에 도시된 바와 같이, 전극 재료는 상기 릿지 위의 영역이 아닌 모든 부분들에서 제거된다.
도 6h는 이 상태의 결과를 스캐닝 전자 현미경(SEM)으로 관찰한 것이다. 이로써, 전극이 릿지의 상면에만 형성된 것이 확인될 수 있다. 또한, 이 때 릿지 측면에 전극의 연장 부분들은 500nm 이하이며 릿지의 측면에 어떠한 누설 경로도 만들어지지 않은 것이 확인될 수 있다.
최종 단계에서, 두께가 50nm인 티타늄막과 두께가 500nm인 금(Au)막이 전자 비임 퇴적에 의해 후면상의 전극으로서 형성되어서 소자가 완성된다.
[제2 실시예]
도 7a 내지 도 7e는 본 발명의 제2 실시예로서 표면 방출형 레이저가 제조되는 예를 나타낸다.
제1 단계에서는, 도 7a에 도시된 바와 같이, 직경이 10㎛인 원통 구조를 갖는 반도체 소자 부재(220)가 공지된 방법으로 형성된다. 이 구조체에서 참조 번호 307은 기판을, 303은 하부 다중 반사경을, 305는 스페이서층을, 304는 활성층을, 306은 스페이서층을, 302는 상부 다중 반사경을 나타낸다. 이 때, 원통의 높이는 약 4㎛이다.
도 7b에 도시된 바와 같이, 원통 구조를 갖는 반도체 소자 부재(220)를 형성한 후, 폴리비닐페놀 수지 및 비스 아지도 화합물로 구성된 네거티브 포토레지스트(320)를 스피너를 사용하여 2000 rpm의 회전 속도로 스핀 코팅에 의해 전면에 도포하고 핫 플레이트에서 5 분간 80 ℃로 그것을 가열하여 포토레지스트 용매를 증발시킴으로써, 원통 구조가 제1 실시예에서와 유사한 방식으로 매립되었다.
그 후, 도 7c에 도시된 바와 같이, 산소 플라즈마로 애싱함으로써 돌출부의 상면만이 노출되도록 포토레지스트가 부분적으로 제거된다. 3 Pa의 에칭 압력 및 130 W의 RF 전력 조건에서 5 분간 애싱이 수행되어 원통의 윗부분을 노출시킨다.
그 후, 도 7d에 도시된 바와 같이, 전극 재료(322)로서 Cr 및 Au가 각각 50 nm의 두께 및 500 nm 두께로 전자 빔 증착법으로 전면에 퇴적된다.
그 후, 도 7e에 도시된 바와 같이 이러한 샘플은 아세톤에 침지되어 십분 동안 초음파 세정될 때, 원통의 상부 이외의 부분으로부터 전극 재료가 모두 제거된다.
최종 단계에서, 광 출력부를 제외한 후면 상에 전극이 형성되어 소자가 완성된다.
[제3 실시예]
도 8a 내지 8f는 릿지 모양 또는 메사 모양으로 가공된 반도체 광학 소자의 패시베이션막을 제조하는 방법을 설명하는 도면이다. 도면에서, 참조 번호 400은 반도체 기판을 나타내며, 참조 번호 422는 버퍼층을 나타내며, 참조 번호 423은 가이딩 층을 나타내며, 참조 번호 424는 활성층을 나타내며, 참조 번호 425는 가이딩 층을 나타내며, 참조 번호 426은 클래딩층을 나타내며, 참조 번호 427은 캡층을 나타내며, 참조 번호 428은 전극을 나타내며, 참조 번호 430은 제1 패시베이션막을 나타내며, 참조 번호 431은 제2 패시베이션막으로서의 수지를 나타낸다.
이하, 도 8a 내지 8f를 참조하여, 본 발명에 따른 패시베이션막 제조 방법을 설명하기로 한다.
먼저, 도 8a에 도시된 바와 같이, 릿지 또는 메사 모양으로 가공된 반도체 레이저용의 웨이퍼가 준비된다. 반도체 층은 InP 버퍼층(422)(0.05 ㎛ 두께), 1.3 ㎛ 조성의 도핑되지 않은 InGaAsP 가이딩 층(423)(0.15 ㎛ 두께), 1.55 ㎛ 조성의 도핑되지 않은 InGaAsP 활성층(424)(0.1 ㎛ 두께), 1.3 ㎛ 조성의 도핑되지 않은 InGaAsP 가이딩 층(425)(0.15 ㎛ 두께) 및 1.4 ㎛ 조성의 p-InGaAsP 캡층(427)(0.3 ㎛ 두께)으로 구성되며, 이들은 금속 유기 증기 퇴적법에 의해 n-InP 기판(400)(350 ㎛ 두께) 상에 성장된다.
그 후, 캡층(427) 상에 전극(428)이 형성된다.
그 후, 도 8b에 도시된 바와 같이, 웨이퍼의 전면에 패시베이션막(430)으로서 실리콘 질화물막이 형성된다. 그 후, 스핀 코팅법으로 패시베이션막(430)의 전체를 도포하도록 수지(431)가 배치된다. 이 때, 수지(431)는 낮은 부분을 채워 표면을 보다 평탄화시키는 특성을 갖는다. 이러한 상태가 도 8c에 도시되어 있다.
즉, 메사 또는 릿지 상의 수지(431)의 두께는 낮은 부분의 수지(431)의 두께보다 얇다. 본 예에서, 사용된 수지(431)는 포토레지스트 RD-2000N(Hitachi Chemical Co., Ltd. 제조)이다. 도 8d에 도시된 바와 같이, 수지(431)는 30분 동안 베이크(bake)된 후, 전극(428) 상의 패시베이션막(430)만을 노출시키도록 산소 플라즈마로 애싱에 의해 부분적으로 제거된다. 그 후, 이렇게 노출된 패시베이션막(430)만을 에칭으로 제거한다. 이러한 상태가 도 8e에 도시되어 있다. 본 예에서, 패시베이션막(430)으로서 실리콘 질화물막을 제거하기 위해 완충 HF(불화 수소산)가 사용된다.
마지막으로, 잔여 수지(431)가 제거되어, 패시베이션막(430)의 선택적인 형성을 완성할 수 있다. 도 8f는 수지(431) 제거 후의 웨이퍼의 단면도이다. 본 예에서, 수지(431)는 산소를 사용한 플라즈마 애싱에 의해 제거되었지만, 포토레지스트 박리액(remover)으로 제거될 수도 있다.
부수적으로, 소자를 반도체 광학 소자로서 동작하도록 하기 위해, 기판측에도 전극이 형성될 필요가 있다. 그러나, 본 예는 패시베이션막만을 형성하는 방법에 관한 것이므로, 기판측 상에 전극을 형성하는 것에 대한 설명은 하지 않겠다. 반도체 광학 소자의 한 예로는 반도체 레이저를 사용하는 광 자이로스코프가 있다. 특히, 이는 일본 특허 공개 공보 제4-174317호에 상세히 기술되어 있다.
도 9에 도시된 바와 같이, 도파로(waveguide)(410)를 갖는 링 모양의 릿지 구조에서 반도체 레이저를 형성하고, 그 후면에는 전극이 제공되고, 장치의 회전에 따라 시계 방향으로 회전하는 광(light) 및 반시계 방향으로 회전하는 광 간의 발진 주파수의 차에 의해 발생되는 비트(beat) 신호의 전압, 전류 또는 임피던스의 변화가 전극(428)에서 검출될 때, 각속도가 측정될 수 있다. 즉, 자이로스코프가 제조될 수 있다.
반도체 층, 전극, 패시베이션막, 및 수지의 재료로는 상기 재료들에 한정되지 않으며 각 기능을 나타낼 수 있는 어떠한 재료도 가능하다.
임계치 이상이면, 레이저 내측에는 (파장 λ1, λ2의) 시계 방향 및 반시계 방향으로 회전하는 빔(401, 402)이 나타난다.
반도체 링 레이저가 휴지 상태로 유지되는 한, λ1= λ2이다. 그러나, 레이저가 구비된 자이로스코프가 시계 방향 또는 반시계 방향의 각속도로 노출되면, 양 방향의 파장은 서로 상이해진다. 발진 파장들간의 차에 대응하는 주파수간의 차는 비트 신호의 전압 변동으로부터 검출될 수 있다.
물론, 비트 신호는 또한 전류 또는 임피던스의 변화로서 검출될 수 있다.
또한, 도 9에 도시된 바와 같이 반도체 링 레이저의 도파관(410)이 비대칭 테이퍼(taper) 영역(411)을 갖는 구조로 형성되면, 휴지 상태에서도 발진 파장간의 차가 발생하고 그 차에 대응하는 비트 주파수가 존재할 것이다. 그러므로, 장치가 각속도 이하로 배치되면, 휴지 상태에서의 비트 주파수로부터의 편차를 계산하여 각속도 뿐만 아니라 회전이 시계 방향인지 또는 반시계 방향인지를 검출할 수 있다. 도 9에서, 참조 번호 401 및 402는 각각 시계 방향 및 반시계 방향으로 회전하는 빔을 나타낸다. 참조 번호 400는 기판을 나타낸다.
본 예에서, 반도체 재료는 InGaAsP계 재료이지만, GaAs계, ZnSe계, InGaN계, 및 Al-GaN계 등에서 선택될 수 있다. 광 경로는 또한 도 4a 또는 도 9에 도시된 바와 같이 사각형뿐 아니라 6각형 또는 삼각형 등과 같은 다각형, 또는 원형 등의 임의의 형태를 둘러싸도록 형성될 수 있다.
이하, 레이저 장치의 전압 신호 등의 변화를 검출하는 수단에 대해 기술하기로 한다. 도 12에 도시된 바와 같이, 정전류원(3102)이 준비되며 레이저 장치로서 반도체 레이저(3100)가 저항(3101)을 통해 전류 공급원에 접속된다. 그 후, 반도체 레이저(3100)의 전기 신호(이 경우에는 전압 신호)가 전압 검출 회로(3106)에 의해 판독된다. 바람직하게는, 필요 요구에 따라 도 12에 도시된 바와 같이 보호 회로로서 전압 팔로워(follower)(3105)가 제공된다.
도 13은 정전류에서 레이저를 구동시키고 회전을 검출하기 위해 반도체 레이저(3100)의 애노드(anode) 전위 변화를 판독하기 위한 회로의 예를 도시하고 있다. 반도체 레이저(3100)의 애노드는 보호 저항(3202)를 통해 연산 증폭기(3203)의 출력 단자에 연결되는 반면, 반도체 레이저(3100)의 캐소드는 연산 증폭기(3203)의 반전(inverting) 입력 단자에 연결된다. 연산 증폭기(3203)는 마이크로 컴퓨터로부터의 입력 전위 Vin에 따라 신호 Vout을 출력한다. 신호 Vout은 각속도와 비례하는 비트 주파수를 가지기 때문에, 공지된 주파수-전압 컨버터(F-V 컨버팅 회로) 등에 의해 이러한 신호를 전압으로 변환함으로써 회전이 검출될 수 있다.
도 14는 주파수-전압 컨버터(F-V 컨버팅 회로)의 한 예를 도시한다. 이러한 회로는 트랜지스터, 다이오드, 캐패시터, 및 저항으로 구성되며, 회로의 출력 전압Vc2는 다음 수학식으로 표현된다.
Vc2= (EiCiR0f)/[1+{1/(1-exp(-1/R0C2f))}]
상기 수학식에서, Ei는 입력 전압의 피크-피크치를 나타내며, f는 비트 주파수를 나타낸다. 회로 파라미터가 C2≫ C1및 R0C2f < 1 를 만족하도록 설계될 때, 다음 수학식으로 표현되는 출력 전압 Vc2가 얻어져서, 전압 출력이 비트 주파수에 비례하게 될 수 있다.
Vc2= (EiCiR0f)/2
이하, 레이저 장치의 전류 변화에 의해 회전을 검출하는 예가 설명될 것이다. 전력원으로서 정전압원을 사용하여, 반도체 레이저에 흐르는 전류 변화로서 회전 각속도가 측정될 수 있다. 도 15 또는 도 16에 도시된 바와 같이, 정전압원으로서 배터리의 사용은 구동 시스템의 크기 및 중량 감소에 기여할 수 있다. 도 15에서, 저항(3401)이 반도체 레이저(3400)에 직렬로 연결되며, 반도체 레이저에 흐르는 전류는 저항 양단의 전압 변화로서 측정된다. 참조 번호 3402는 배터리를 나타내며, 참조 번호 3406은 전압계를 나타낸다. 반면에, 도 16에서 전류계(3506)는 반도체 레이저(3506)에 직렬로 연결되어, 반도체 레이저에 흐르는 전류를 직접 측정한다. 참조 번호 3501는 저항을 나타낸다.
이하, 비트 신호를 검출하기 위한 다른 회로 구성을 설명하기로 한다. 도 17은 정전압에서 반도체 레이저를 구동하고 반도체 레이저(3600)의 애노드 전위 변화를 판독함으로써 회전을 검출하는 회로의 한 예를 나타낸다. 반도체 레이저(3600)의 애노드는 저항(3603)을 통해 연산 증폭기(3601)의 출력 단자에 연결되는반면, 레이저(3600)의 캐소드는 기준 전위에 접지된다. 마이크로 컴퓨터 등으로부터 연산 증폭기(3610)의 반전 입력 단자에 정전압(Vin)이 인가될 때, 저항(3603) 및 레이저(3600) 상에도 항상 전위가 인가되어, 정전압 구동 구성을 형성한다. 저항(3603)은 전압 팔로워(3611)에 연결된다.
전압 팔로워(3611)는 신호 Vout을 출력한다. 이러한 신호 Vout은 각속도에 비례하는 비트 주파수 신호이기 때문에, 공지된 주파수-전압 컨버터(F-V 컨버팅 회로) 등에 의해 이러한 신호를 전압으로 변환함으로써 회전이 검출된다. 저항(3603)의 전위와 동일한 전위의 신호가 전압 팔로워(3611)의 간섭(intervention) 없이 F-V 컨버터에 직접 공급되어, 회전을 검출하게 된다. 주파수 카운터는 비트 신호 검출기로서 사용될 수도 있다.
도 18은 신호 전위의 기준이 도 17에 도시된 것과 동일한 정전압 구동 회로에 감산기(3715)를 부가하며 기판(3715)을 사용하여 접지가 되는 예를 도시한다. 마이크로 컴퓨터 등으로부터 연산 증폭기(3710)의 반전 입력 단자에 정전위 V1가 인가된다. 참조 번호 3700은 레이저를 나타내며, 참조 번호 3711 및 3712는 전압 팔로워로 동작하며, 참조 번호 3703, 3716, 및 3719는 저항을 나타내며, 저항(3716 및 3717)은 동일한 저항을 가지며, 저항(3718 및 3719)은 동일한 저항을 갖는다.
저항(3703)의 양 단의 전위 V1및 V2는 각각의 전압 팔로워(3711 및 3712)를통해 연산 증폭기(3720)의 반전 입력 단자 및 비반전(non-inverting) 입력 단자에 결합된다. 이러한 구성으로 인해 기준 전위가 접지로 설정될 수 있으며, 회로가 저항(3703) 상에 인가된 전압(V2- V1= V0) 변화를 검출할 수 있게 된다. 즉, 레이저(3700)에 흐르는 전류 변화를 측정할 수 있다. F-V 컨버터 등을 사용하여 얻어진 신호를 전압으로 변환함으로써 회전이 검출된다.
전력원의 종류와 무관하게, 임피던스 측정기(3809)에 의해 반도체 레이저(3800)의 임피던스 변화를 직접 측정할 수 있다. 참조 번호 3801은 저항를 나타내며, 참조 번호 3802는 전력원을 나타낸다. 이 경우에, 장치를 흐르는 단자 전압 또는 전류를 측정하는 경우와는 달리, 구동 전력원의 잡음으로부터 거의 영향을 받지 않는다. 본 실시예는 도 19에 나타나 있다.
[실시예 4]
도 10a 내지 10g를 참조하여 제4 실시예를 설명하기로 한다. 여기에서는, InP 및 InGaAsP 층의 적층 구조를 갖는 반도체 레이저 기판을 사용하여 릿지 레이저가 제조되는 한 예가 설명된다. n-InP 클래딩층(502), InGaAsP 가이딩 층(504), InGaAsP 및 InGaAs로 구성된 도핑되지 않은 복합 양자 웰(MQW) 활성층(506), p-InGaAsP 가이딩 층(508), p-InP 클래딩 층(510), 및 p-InGaAsP 캡층(512)의 적층 구조를 갖는 반도체 기판이 준비되며, 이들 층은 n-InP 기판(500) 상에 상기 순서대로 퇴적된다. 노보락 수지를 주성분으로 함유하는 포지티브 포토레지스트가 스핀 코팅법에 의해 반도체 기판 상에 도포되며, 포토리소그래피법에 의해 레지스트 마스크(514)가 5 ㎛의 폭 및 1.5 ㎛의 높이를 갖는 스트라이프 모양으로 형성된다.
그 후, 도 10a에 도시된 바와 같이 이러한 에칭 마스크(514)를 사용하여 건식 에칭이 수행되어 릿지부(520)가 형성된다.
본 예에서 사용된 에칭 시스템은 전자 사이클로트론 공전(ECR) 플라즈마를 사용하는 반응성 이온 빔 에칭(RIBE) 시스템이며 에칭 가스는 염소 가스이다. ECR-RIBE 시스템의 에칭 챔버가 터보 분자 펌프에 의해 3×10-6Pa의 진공도 이하로 배기된 후, 3 sccm의 염소 가스 흐름 및 1×10-2Pa의 챔버 내압, 200 W의 ECR 플라즈마 전력, 280 ℃의 기판 온도 및 650 V의 가속 전압의 조건하에서 에칭이 수행된다. 이들 에칭 조건을 InP형 화합물 반도체에 대해 고 수직성의 에칭 모양을 얻기 위한 조건으로서 선택하였다. 이들 조건 하에서, n-InP 클래딩층(502)을 포함한 층들을 에칭함으로써 릿지가 생성되었다. 이 때, 릿지의 높이는 약 2㎛이었다. 건식 에칭의 방법, 조건 등은 본 예에서 기술된 것에만 한하지 않고 에칭해야 할 재료, 제조해야 할 장치 등에 따라 적절히 선택할 수 있다.
다음에는, 도 10b에서 도시된 바와 같이 건식 에칭용 레지스트 마스크(514)를 산소 플라즈마로 애싱함으로써 제거시켰다. 그 후에, 플라즈마 CVD에 의해 실리콘 질화물층을 두께 194㎚의 패시베이션막(516)으로서 퇴적시켰다.
그 후에, 도 10c에서 도시된 바와 같이, 폴리비닐페놀 수지와 비스 아지도 화합물로 이루어진 네거티브 포토레지스트(522)를 스피너에 의해 3000rpm으로 스핀 코팅하여 표면 전체에 도포하고, 샘플을 5분간 80℃에서 핫 플레이트에 의해 가열시켜 네거티브 포토레지스트(522)의 용매를 휘발시킴으로써 릿지를 매립시켰다. 이 때, 평평한 부분에서의 포토레지스트의 두께는 1.2㎛이었다.
다음에, 도 10d에서 도시된 바와 같이, 돌출부의 상면만을 노출시키기 위해 3분간 3Pa의 에칭 압력과 130W의 RF 전력의 애싱 조건 하에서 산소 플라즈마로 애싱을 행하였다. 그 후, 표면을 광학 현미경으로 관찰한 바, 릿지의 상면상의 패시베이션막(516)은 거의 완전히 노출된 것을 알았다.
그 후에, 도 10e에서 도시된 바와 같이, 노출된 패시베이션막(516)을 제거시키기 위해 3분간 CF4의 에칭 가스와 130W의 RF 전력으로 에칭을 행한 바, 릿지의 상면상의 패시베이션막이 제거되어 그곳의 반도체 층이 노출된 것을 확인하였다. 본 예에서는, 패시베이션막을 에칭 가스로서 CF4를 사용하여 RIE에 의해 제거하였지만, 패시베이션막은 불화수소산 등을 이용한 습식 에칭으로 제거시킬 수도 있다.
다음에, 릿지의 상면에서 반도체 층이 노출된 상태에서, 도 10f에서 도시된 바와 같이, 표면 전체에 전자 빔 증착에 의해 전극 재료(524)로서의 티타늄과 금을 두께 10㎚와 두께 100㎚로 각각 순차로 퇴적시켰다.
다음에는, 이 샘플을 아세톤에 침지시켜 초음파 세정을 5분간 행하면, 릿지를 도포하고 있는 포토레지스트(522)가 과잉 전극 재료와 함께 완전히 제거됨으로써, 도 10g에서 도시된 바와 같이 릿지 상의 영역을 제외한 부분들 상의 모든 전극 재료를 제거시킬 수 있다.
최종적으로, 후면에 전극으로서 50㎚ 두께의 티탄층과 500㎚ 두께의 금층을 전자 빔 증착에 의해 퇴적시킴으로써 소자를 완성한다.
[제5 실시예]
지금부터, 도 11a 내지 도 11g를 참조하면서 표면 방출 레이저의 제조 예를 본 발명의 제5 예로서 기술하기로 한다.
도 11a에서 도시된 바와 같이, 직경이 10㎛인 원통 구조를 공지된 기술로 생성하였다. 이 도면에서, 참조 번호 307은 기판을 나타내고, 참조 번호 303은 하부 다층 반사판을 나타내고, 참조 번호 305는 스페이서 층을 나타내고, 참조 번호 304는 활성층을 나타내고, 참조 번호 306은 스페이서 층을 나타내고, 참조 번호 302는 상부 다층 반사경을 나타낸다. 이 때, 원통의 높이는 약 4㎛이었다.
다음에는, 도 11b에서 도시된 바와 같이, 보호층인 패시베이션막(316)으로서의 실리콘 질화물층을 플라즈마 CVD에 의해 두께 200㎚로 퇴적하였다.
다음에는, 도 11c에서 도시된 바와 같이, 폴리비닐페놀 수지와 비스 아지도 화합물로 이루어진 네거티브 포토레지스트(320)를 스피너에 의해 2000rpm의 회전 속도로 스핀 코팅하여 표면 전체에 도포하고 샘플을 5분간 80℃에서 핫 플레이트에 의해 가열시켜 네거티브 포토레지스트의 용매를 휘발시킴으로써 원통를 매립시켰다.
다음에, 돌출부 상면의 패시베이션막(316)으로서의 실리콘 질화물막만을 노출시키기 위해 산소 플라즈마로 애싱을 행함으로써, 도 11d에서 도시된 바와 같이, 포토레지스트를 균일하게 에칭할 수 있다. 3Pa의 에칭 압력과 130W의 RF 전력 하에 5분간 애싱함으로써, 원통의 윗 부분으로부터 실리콘 질화물막이 노출되었다.
그 후에, 도 11e에서 도시된 바와 같이, 에칭 가스로서 CF4를 사용하여 노출된 실리콘 질화물막에 대해 RIE를 행하였다. 에칭은 4분간 4Pa의 에칭 압력과 130W의 RF 전력 하에 행함으로써, 원통의 윗 부분은 실리콘 질화물막을 제거시켰다. 본 예에서는, 실리콘 질화물막을 에칭 가스로서 CF4를 사용하여 RIE에 의해 제거하였지만, 불화수소산 등을 이용한 습식 에칭으로 제거시킬 수도 있다.
다음에, 도 11f에서 도시된 바와 같이, 전면에 전자 빔 증착에 의해 전극 재료(322)로서의 Cr 층과 Au 층을 두께 50㎚와 두께 500㎚로 각각 순차로 퇴적시켰다.
다음에는, 이 샘플을 아세톤에 침지시켜 초음파 세정을 10분간 행하면, 포토레지스트(320)가 완전히 제거됨으로써, 도 11g에서 도시된 바와 같이 원통의 상부를 제외한 모든 부분들로부터 전극 재료를 제거시킬 수 있다.
최종적으로, 광 출력부를 제외한 후면상에 전극을 형성함으로써 소자를 완성한다.
상술된 바와 같이, 본 발명에 따르면, 얼라인먼트를 필요로 하는 포토리소그래피 공정을 사용하지 않고서 셀프얼라인으로 초미세 돌출부의 상면에 전극 및 패시베이션막을 형성시킬 수 있으며, 또한 초미세 돌출부 상에 형성된 전극을 갖는 구조의 반도체 소자들을 고 수율로 제조할 수 있다.
또한, 본 발명에 따르면 고도의 정확한 얼라인먼트를 필요로 하지 않고도 돌출된 영역을 갖는 반도체 소자 부재의 측면에 패시베이션막을 선택적으로 형성시킬 수 있다.

Claims (24)

  1. 반도체 소자의 제조 방법에 있어서,
    기판 상에 돌출 영역을 갖는 반도체 소자 부재를 준비하는 단계와,
    상기 기판의 상면과, 상기 돌출 영역의 상면 및 측면을 포팅 재료(potting material)로 매립하되, 상기 돌출 영역의 상면에 형성된 포팅 재료의 두께가 상기 기판의 상면에 형성된 포팅 재료의 두께보다도 작게 되도록 매립하는 매립 단계와,
    상기 돌출 영역의 상면을 노출시키는 노출 단계와,
    상기 돌출 영역의 상면에 전극 재료를 퇴적하되, 상기 전극 재료가 상기 돌출 영역의 상면과 접촉하도록 퇴적하는 퇴적 단계와,
    상기 포팅 재료를 제거하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 매립 단계는 상기 기판 상에 상기 포팅 재료를 스핀 코팅함으로써 수행되는 반도체 소자의 제조 방법.
  3. 제1항에 있어서, 상기 돌출 영역의 상면에 형성된 상기 포팅 재료의 두께는 상기 기판의 상면에 형성된 상기 포팅 재료의 두께보다 작은 반도체 소자의 제조 방법.
  4. 제1항에 있어서, 상기 노출 단계는 상기 돌출 영역의 상면상의 상기 포팅 재료를 플라즈마 에칭에 의해 제거시키는 단계인 반도체 소자의 제조 방법.
  5. 제1항에 있어서, 상기 반도체 소자 부재는 메사 모양 또는 릿지 모양으로 되어 있는 반도체 소자의 제조 방법.
  6. 제1항에 있어서, 상기 반도체 소자 부재는 활성층과 상기 활성층을 사이에 두고 있는 클래딩층들을 포함하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상면에 전극 재료가 형성되는 돌출 영역을 기판 상에 포함하는 반도체 소자 부재를 준비하는 단계와,
    상기 기판의 상면과 상기 돌출 영역의 상면 및 측면에 제1 패시베이션막을 형성하는 단계와,
    상기 제1 패시베이션막 상에 제2 패시베이션막을 형성하는 단계와,
    상기 돌출 영역의 상면 상의 상기 제2 패시베이션막을 제거하여 상기 제1 패시베이션막을 노출시키는 노출 단계와,
    상기 돌출 영역의 상면 상의 상기 제1 패시베이션막을 제거하는 단계와,
    상기 기판의 상면에 잔존하는 상기 제2 패시베이션막을 제거하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서, 상기 기판의 상면에 잔존하는 상기 제2 패시베이션막은 상기 돌출 영역의 측면에 잔존하는 상기 제2 패시베이션막을 제거시키면서 제거되는 반도체 소자의 제조 방법.
  9. 제7항에 있어서, 상기 반도체 소자 부재는 그 상면에 전극층을 포함하는 반도체 소자의 제조 방법.
  10. 제7항에 있어서, 상기 제1 패시베이션막은 SiO2, MgO, 및 SiNx를 포함하는 그룹에서 선택된 재료로 이루어지는 반도체 소자의 제조 방법.
  11. 제7항에 있어서, 상기 제2 패시베이션막은 수지로 이루어지는 반도체 소자의 제조 방법.
  12. 제7항에 있어서, 상기 제2 패시베이션막을 형성하는 상기 단계는 상기 기판 상에 포팅 재료를 스핀 코팅함으로써 수행되는 반도체 소자의 제조 방법.
  13. 제7항에 있어서, 상기 노출 단계는 상기 돌출 영역의 상면 상의 상기 제2 패시베이션막을 플라즈마 에칭에 의해 제거시킴으로써 수행되는 반도체 소자의 제조 방법.
  14. 제7항에 있어서, 상기 돌출 영역의 상면에 형성된 상기 제2 패시베이션막의 두께는 상기 기판의 상면에 형성된 상기 제2 패시베이션막의 두께보다 작은 반도체 소자의 제조 방법.
  15. 제7항에 있어서, 상기 반도체 소자 부재는 메사 모양 또는 릿지 모양으로 되어 있는 반도체 소자의 제조 방법.
  16. 제7항에 있어서, 상기 반도체 소자 부재는 활성층과 상기 활성층을 사이에 두고 있는 클래딩층들을 포함하는 반도체 소자의 제조 방법.
  17. 반도체 소자의 제조 방법에 있어서,
    기판 상에 돌출 영역을 포함하는 반도체 소자 부재를 준비하는 단계와,
    상기 기판의 상면과, 상기 돌출 영역의 상면 및 측면에 패시베이션막을 형성하는 단계와,
    상기 기판의 상면과, 상기 돌출 영역의 상면 및 측면을 포팅 재료로 매립하되, 상기 돌출 영역의 상면에 형성된 포팅 재료의 두께가 상기 기판의 상면에 형성된 포팅 재료의 두께보다도 작게 되도록 매립하는 매립 단계와,
    상기 돌출 영역의 상면 상의 상기 패시베이션막을 노출시키는 노출 단계와,
    상기 돌출 영역의 상면 상의 상기 패시베이션막을 제거하는 단계와,
    상기 돌출 영역의 상면에 전극 재료를 퇴적하되, 상기 전극 재료가 상기 돌출 영역의 상면과 접촉하도록 퇴적하는 퇴적 단계와,
    상기 포팅 재료를 제거하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  18. 제17항에 있어서, 상기 패시베이션막은 SiO2, MgO, 및 SiNx를 포함하는 그룹에서 선택된 재료로 이루어지는 반도체 소자의 제조 방법.
  19. 삭제
  20. 제1항, 제7항 또는 제17항 중 어느 한 항에 따른 방법으로 제조되며,
    링 모양의 릿지 도파관과, 비트(beat) 신호를 전압, 전류 또는 임피던스의 주파수 변화로서 검출하기 위한 수단을 포함하는 자이로스코프.
  21. 삭제
  22. 제20항에 있어서, 링 모양의 릿지 도파관을 포함하고, 상기 도파관은 비대칭 테이퍼 영역을 포함하는 자이로스코프.
  23. 반도체 소자의 제조 방법에 있어서,
    상면에 전극 재료가 형성되는 돌출 영역을 기판 상에 구비하는 반도체 소자 부재를 준비하는 단계와,
    상기 기판의 상면과 상기 돌출 영역의 상면 및 측면에 제1 패시베이션막을 형성하는 단계와,
    상기 제1 패시베이션막 상에 제2 패시베이션막을 형성하는 단계와,
    상기 돌출 영역의 상면 상의 상기 제2 패시베이션막을 제거하여 상기 제1 패시베이션막을 노출시키고, 잔존하는 제2 패시베이션막의 일부는 경사면을 갖도록 하는 단계와,
    상기 돌출 영역의 상면 상의 상기 제1 패시베이션막을 제거하는 단계와,
    상기 제1 패시베이션막 상의 잔존하는 제2 패시베이션막을 제거하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  24. 반도체 소자의 제조 방법에 있어서,
    상면에 전극 재료가 형성되는 돌출 영역을 기판 상에 구비하는 반도체 소자 부재를 준비하는 단계와,
    상기 기판의 상면과 상기 돌출 영역의 상면 및 측면에 제1 패시베이션막을 형성하는 단계와,
    상기 제1 패시베이션막 상에 제2 패시베이션막을 형성하고, 제2 패시베이션막의 일부는 경사면을 갖도록 하는 단계와,
    상기 돌출 영역의 상면 상의 상기 제2 패시베이션막을 제거하여 상기 제1 패시베이션막을 노출시키는 노출 단계와,
    상기 돌출 영역의 상면 상의 상기 제1 패시베이션막을 제거하는 단계와,
    상기 제1 패시베이션막 상의 잔존하는 제2 패시베이션막을 제거하는 단계
    를 포함하는 반도체 소자의 제조 방법.
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