KR100366633B1 - 반도체 소자의 듀얼 다마신 배선을 위한 컨택 홀 형성 방법 - Google Patents

반도체 소자의 듀얼 다마신 배선을 위한 컨택 홀 형성 방법 Download PDF

Info

Publication number
KR100366633B1
KR100366633B1 KR10-2000-0061987A KR20000061987A KR100366633B1 KR 100366633 B1 KR100366633 B1 KR 100366633B1 KR 20000061987 A KR20000061987 A KR 20000061987A KR 100366633 B1 KR100366633 B1 KR 100366633B1
Authority
KR
South Korea
Prior art keywords
photoresist film
width
contact hole
pattern
groove
Prior art date
Application number
KR10-2000-0061987A
Other languages
English (en)
Other versions
KR20020031492A (ko
Inventor
이석주
양희홍
남정림
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR10-2000-0061987A priority Critical patent/KR100366633B1/ko
Priority to TW090123556A priority patent/TW541656B/zh
Priority to US09/969,993 priority patent/US20020047209A1/en
Priority to JP2001321858A priority patent/JP3859482B2/ja
Publication of KR20020031492A publication Critical patent/KR20020031492A/ko
Application granted granted Critical
Publication of KR100366633B1 publication Critical patent/KR100366633B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

본 발명의 반도체 소자의 듀얼 다마신 배선을 위한 컨택 홀 형성 방법은, 반도체 기판 위의 절연막상에 제1 폭을 갖는 제1 포토레지스트막 패턴을 형성하는 단계와, 제1 포토레지스트막 패턴을 식각 마스크로 이용한 식각 공정을 수행하여 제1 폭을 가지면서 절연막의 일정 깊이까지 파인 홈을 형성하는 단계와, 홈을 갖는 절연막 위의 제1 포토레지스트막 패턴을 제거하는 단계와, 홈을 갖는 절연막 위에 포토레지스트막을 형성하는 단계와, 포토레지스트막을 노광 및 현상하여 제2 포토레지스트막 패턴을 형성하되, 포토레지스트막에 광이 조사되는 영역의 폭이 홈의 제1 폭보다 같거나 크도록 하는 단계와, 제2 포토레지스트막 패턴을 식각 마스크로 이용한 식각 공정을 수행하여 홈과 연결되고 적어도 제1 폭을 가지면서 반도체 기판의 표면을 노출시키는 컨택 홀을 형성하는 단계, 및 제2 포토레지스트막 패턴을 제거하는 단계를 포함한다.

Description

반도체 소자의 듀얼 다마신 배선을 위한 컨택 홀 형성 방법{Method for forming contact hole for dual damascene interconnection of semiconductor device}
본 발명은 반도체 소자의 컨택 홀 형성 방법에 관한 것으로서, 특히 반도체 소자의 듀얼 다마신 배선을 위한 컨택 홀 형성 방법에 관한 것이다.
최근 들어 반도체 집적 회로 소자의 금속 배선을 형성함에 있어서, 듀얼 다마신 공정이 널리 사용되고 있다. 이 듀얼 다마신 공정은 절연막 위의 배선 영역과 절연막 위에 형성된 배선 영역을 절연막 하부의 전도성 영역과 연결하기 위한 컨택 홀을 형성하는 단계와, 물리적 증착 공정을 실시하여 상기 배선 영역과 컨택 홀에 도전성 물질막을 한번의 물리적 증착 공정으로 동시에 채움으로써 듀얼 다마신 배선을 완성하는 단계를 포함하는 것이 일반적이다.
도 1은 종래의 반도체 소자의 듀얼 다마신 배선을 위한 컨택 홀을 나타내 보인 레이아웃도이다. 그리고 도 2a 내지 도 2c는 종래의 반도체 소자의 듀얼 다마신 배선을 위한 컨택 홀 형성 방법을 설명하기 위하여 도 1의 선 Ⅱ-Ⅱ'를 따라 도시한 단면도들이다.
먼저 도 2a에 도시된 바와 같이, 반도체 기판(100) 위에 절연막, 예컨대 산화막(110)을 형성하고, 이 산화막(110) 위에 포토레지스트막 패턴(120)을 형성한다. 이 포토레지스트막 패턴(120)은 폭이 "M"인 개구부를 갖는다. 다음에 이 포토레지스트막 패턴(120)을 식각 마스크로 하여 식각 공정을 수행하면, 도 2b에 도시된 바와 같이, 폭이 "M"인 홈(150)을 갖는 산화막 패턴(111)이 형성된다. 이어서 산화막 패턴(111) 위에 포토레지스트막 패턴(130)을 형성한다. 이 포토레지스트막 패턴(130)은 산화막 패턴(111)의 홈(150)의 일부 바닥을 노출시키는 폭 "C"의 개구부를 갖는다. 다음에 이 포토레지스트막 패턴(130)을 식각 마스크로 하여 식각 공정을 수행하면, 도 2c에 도시된 바와 같이, 폭인 "M"인 홈(150)과 이 홈(150) 내에서 폭이 "C"인 컨택 홀(160)을 갖는 산화막 패턴(112)이 형성된다. 다음에 상기 포토레지스트막 패턴(130)을 제거한 후에, 컨택 홀(160) 및 홈(150) 내에 금속막(140)을 채운다. 한편 컨택 홀(160)의 가장자리에서부터 홈(150)의 가장자리까지의 폭은 "O"이다.
그런데 이와 같은 다마신 배선 공정을 수행하는데 있어서, 상기 컨택 홀(160)을 형성하기 위해서는, 도 2b에 도시된 바와 같이, 홈(150)이 형성된 산화막 패턴(111) 위에 폭이 "C"인 포토레지스트막 패턴(130)을 형성하여야 한다. 그런데 이 포토레지스트막 패턴(130)이 가져야 할 개구부 위치에 따라서 산화막 패턴(111)의 표면을 완전히 노출시키지 못하는 경우가 발생되기도 한다. 이를 보다 상세히 설명하면 다음과 같다.
도 3 및 도 4는 종래의 듀얼 다마신 배선을 위한 컨택 홀 형성 방법에서의 상기와 같은 문제점을 설명하기 위하여 나타낸 도면이다. 도 3 및 도 4에서 도 2a 내지 도 2c와 동일한 참조 부호는 동일한 요소를 나타낸다.
먼저 도 3을 참조하면, 도 2b에 나타낸 포토레지스트막 패턴(130)을 형성하기 위하여 포토레지스트막(130')을 산화막 패턴(111) 위에 형성한다. 다음에 마스크 패턴(300)을 이용하여 광(310)을 포토레지스트막(130')의 일부 표면에 조사한다. 여기서 상기 마스크 패턴(300)은 산화막 패턴(111) 측벽과는 일정 간격 이격된 제1 컨택 홀(301)과 산화막 패턴(111) 측벽으로부터 근접한 제2 컨택 홀(302)을 형성하기 위한 각각의 개구부들을 갖는 경우이다. 그런데 산화막 패턴(111)의 홈(150) 내에 형성된 포토레지스트막(130')의 두께(d)는 산화막 패턴(111)의 표면 위의 포토레지스트막(130') 두께보다 상대적으로 두꺼우며, 이로 인하여 다른 부분에 비하여 홈(150) 내의 포토레지스트막(130') 내부로 갈수록 입사되는 광의 세기는 점점 약해진다. 즉 포토레지스트막(130')의 표면 부분에서의 광의 세기(321)가 가장 강하며, 포토레지스트막(130')의 중간 깊이에서의 광의 세기(322)는 표면 부분에서의 광의 세기(321)보다 더 약하며, 포토레지스트막(130')의 바닥 깊이에서의 광의 세기(323)는 가장 약하다. 따라서 이와 같은 노광을 수행한 후에 현상을 수행하여 포토레지스트막 패턴을 형성하게 되면, 광의 세기가 약한 부분, 즉 포토레지스트막(130')의 바닥 부분이 현상되지 않아 산화막 패턴(111)의 표면을 완전히 노출시키지 않는 제1 컨택 홀이 형성되는데, 도 4에는 이와 같이 오픈 되지 않은 제1 컨택 홀(301')이 나타나 있다.
한편, 산화막 패턴(111) 측벽으로부터 근접한 제2 컨택 홀(302)은 산화막 패턴(111)의 표면을 일부 노출시키도록 형성되는데, 그 이유는 산화막 패턴(111) 측벽으로부터 반사된 광(330)이 포토레지스트막(130')의 바닥 부분에서의 광 세기를 보상해주기 때문이다.
도 4에는 상기와 같이 오픈되지 않은 제1 컨택 홀(301')과 오픈된 제2 컨택홀(302')이 형성된 포토레지스트막 패턴(135)이 나타나 있다.
본 발명이 이루고자 하는 기술적 과제는 포토레지스트막의 두께 때문에 약해진 광 세기로 인하여 오픈 되지 않은 컨택 홀이 발생되는 문제점이 해결되도록 하는 반도체 소자의 듀얼 다마신 배선을 위한 컨택 홀 형성 방법을 제공하는 것이다.
도 1은 종래의 반도체 소자의 듀얼 다마신 배선을 위한 컨택 홀을 나타내 보인 레이아웃도이다.
도 2a 내지 도 2c는 종래의 반도체 소자의 듀얼 다마신 배선을 위한 컨택 홀 형성 방법을 설명하기 위하여 도 1의 선 Ⅱ-Ⅱ'를 따라 도시한 단면도들이다.
도 3은 종래의 듀얼 다마신 배선을 위한 컨택 홀 형성 방법의 문제점을 설명하기 위하여 나타낸 도면이다.
도 4는 종래의 듀얼 다마신 배선을 위한 컨택 홀 형성 방법에 의해 형성된 컨택 홀들을 나타내 보인 단면도이다.
도 5는 본 발명의 제1 실시예에 따른 반도체 소자의 듀얼 다마신 배선을 위한 컨택 홀을 나타내 보인 레이아웃도이다.
도 6a 내지 도 6d는 본 발명의 제1 실시예에 따른 반도체 소자의 듀얼 다마신 배선을 위한 컨택 홀 형성 방법을 설명하기 위하여 도 5의 선 Ⅵ-Ⅵ'를 따라 도시한 단면도들이다.
도 7a 내지 도 7d는 본 발명의 제2 실시예에 따른 반도체 소자의 듀얼 다마신 배선을 위한 컨택 홀 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 제1 실시예에 따른 반도체 소자의 듀얼 다마신 배선을 위한 컨택 홀 형성 방법은, 반도체 기판 위의 절연막 상에 제1 폭을 갖는 제1 포토레지스트막 패턴을 형성하는 단계와, 상기 제1 포토레지스트막 패턴을 식각 마스크로 이용한 식각 공정을 수행하여 상기 제1 폭을 가지면서 상기 절연막의 일정 깊이까지 파인 홈을 형성하는 단계와, 상기 홈을 갖는 절연막 위의 상기 제1 포토레지스트막 패턴을 제거하는 단계와, 상기 홈을 갖는 절연막 위에 포토레지스트막을 형성하는 단계와, 상기 포토레지스트막을 노광 및 현상하여 제2 포토레지스트막 패턴을 형성하되, 상기 노광시에 상기 포토레지스트막에 광이 조사되는 영역의 폭이 상기 홈의 제1 폭과 같도록 하는 단계와, 상기 제2 포토레지스트막 패턴을 식각 마스크로 이용한 식각 공정을 수행하여 상기 홈과 연결되고 상기 제1 폭과 동일한 폭을 가지면서 상기 반도체 기판의 표면을 노출시키는 컨택 홀을 형성하는 단계, 및 상기 제2 포토레지스트막 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 제2 실시예에 따른 반도체소자의 듀얼 다마신 배선을 위한 컨택 홀 형성 방법은, 반도체 기판 위의 절연막 상에 제1 폭을 갖는 제1 포토레지스트막 패턴을 형성하는 단계와, 상기 제1 포토레지스트막 패턴을 식각 마스크로 이용한 식각 공정을 수행하여 상기 제1 폭을 가지면서 상기 절연막의 일정 깊이까지 파인 홈을 형성하는 단계와, 상기 홈을 갖는 절연막 위의 상기 제1 포토레지스트막 패턴을 제거하는 단계와, 상기 홈을 갖는 절연막 위에 포토레지스트막을 형성하는 단계와, 상기 포토레지스트막을 노광 및 현상하여 제2 포토레지스트막 패턴을 형성하되, 상기 노광시에 상기 포토레지스트막에 광이 조사되는 영역의 폭이 상기 홈의 제1 폭보다 더 크도록 하는 단계와, 상기 제2 포토레지스트막 패턴을 식각 마스크로 이용한 식각 공정을 수행하여 상기 홈과 연결되고 상기 제1 폭과 동일한 폭을 가지면서 상기 반도체 기판의 표면을 노출시키는 컨택 홀을 형성하는 단계, 및 상기 제2 포토레지스트막 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 및 제2 실시예에 있어서, 상기 절연막은 산화막인 것이 바람직하다. 또한 상기 홈 및 컨택 홀 형성을 위한 식각 공정으로는 건식 식각 공정을 사용하는 것이 바람직하다.
이하 첨부 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다. 다음에 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
도 5는 본 발명의 제1 실시예에 따른 반도체 소자의 듀얼 다마신 배선을 위한 컨택 홀을 나타내 보인 레이아웃도이다. 그리고 도 6a 내지 도 6d는 본 발명의 제1 실시예에 따른 반도체 소자의 듀얼 다마신 배선을 위한 컨택 홀 형성 방법을 설명하기 위하여 도 5의 선 Ⅵ-Ⅵ'를 따라 도시한 단면도들이다.
먼저 도 6a에 도시된 바와 같이, 반도체 기판(500) 위에 절연막, 예컨대 산화막(510)을 형성하고, 이 산화막(510) 위에 포토레지스트막 패턴(520)을 형성한다. 상기 반도체 기판(500)과 산화막(510) 사이에는 다른 금속막이 형성되어 있을 수도 있다. 상기 포토레지스트막 패턴(520)은 폭이 "M'"인 개구부를 가지며, 통상의 포토리소그라피법을 이용한 노광 및 현상을 수행하여 형성할 수 있다.
다음에 도 6b에 도시된 바와 같이, 상기 포토레지스트막 패턴(도 6a의 520)을 식각 마스크로 하여 식각 공정, 예컨대 건식 식각 공정을 수행하면, 폭이 "M'"인 홈(530)을 갖는 산화막 패턴(511)이 형성된다. 상기 산화막 패턴(511)을 형성한 후에는 포토레지스트막 패턴(520)을 제거한다.
다음에 도 6c에 도시된 바와 같이, 산화막 패턴(511) 위에 다시 포토레지스트막 패턴(540)을 형성한다. 이 포토레지스트막 패턴(540)은 산화막 패턴(511)의 홈(530)의 바닥을 전부 노출시키는 폭 "C'"의 개구부를 갖는다. 따라서 포토레지스트막 패턴(540)의 개구부 폭(C')과 산화막 패턴(511)의 홈(530)의 폭(M')은 동일하다.
이와 같은 포토레지스트막 패턴(540)을 형성하기 위해서는, 먼저 산화막 패턴(511) 위에 포토레지스트막을 형성한다. 다음에 소정의 개구부, 즉 폭이 산화막패턴(511)의 홈(530)의 폭(M')과 동일한 개구부를 갖는 마스크막 패턴을 이용하여 포토레지스트막의 일부에 광을 조사한다. 이 경우, 홈(530) 내의 포토레지스트막의 두께가 상대적으로 다른 부분에서의 포토레지스트막 두께보다 두꺼우므로, 노광 공정시에 포토레지스트막의 바닥 부분으로 입사되는 광의 세기는 포토레지스트막의 상부 및 중간 깊이보다는 더 작다. 그러나 광이 조사되는 영역의 가장자리가 홈(530)의 측벽과 거의 일치하므로, 이 측벽으로부터 반사된 광이 포토레지스트막의 바닥에서의 광의 세기를 보상한다. 따라서 노광에 이어지는 현상 공정시에 광이 조사된 부분이 충분히 제거되며, 결국 산화막 패턴(511)의 표면을 완전히 노출시키는 오픈된 포토레지스트막 패턴(540)이 형성된다.
다음에 도 6d에 도시된 바와 같이, 상기 포토레지스트막 패턴(540)을 식각 마스크로 하여 식각 공정, 예컨대 건식 식각 공정을 수행하면, 홈(530)과 이 홈(530) 내에서 홈(530)의 폭(M')과 동일한 폭(C')의 컨택 홀(550)을 갖는 산화막 패턴(512)이 형성된다. 다음에 상기 포토레지스트막 패턴(540)을 제거한 후에, 컨택 홀(550) 및 홈(530) 내에 금속막(560)을 채우면 다마신 배선이 완성된다. 한편 도 6d에서의 점선은 홈(530)과 컨택 홀(550)의 경계를 표시하기 위해 나타낸 것이다.
도 7a 내지 도 7d는 본 발명의 제2 실시예에 따른 반도체 소자의 듀얼 다마신 배선을 위한 컨택 홀 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 7a에 도시된 바와 같이, 반도체 기판(700) 위에 절연막, 예컨대 산화막(710)을 형성하고, 이 산화막(710) 위에 포토레지스트막 패턴(720)을 형성한다. 상기 반도체 기판(700)과 산화막(710) 사이에는 다른 금속막이 형성되어 있을 수도 있다. 상기 포토레지스트막 패턴(720)은 폭이 "M""인 개구부를 가지며, 통상의 리소그라피법을 이용한 노광 및 현상을 수행하여 형성할 수 있다.
다음에 도 7b에 도시된 바와 같이, 도 7a의 포토레지스트막 패턴(720)을 식각 마스크로 하여 식각 공정, 예컨대 건식 식각 공정을 수행하면, 폭이 "M""인 홈(730)을 갖는 산화막 패턴(711)이 형성된다. 상기 산화막 패턴(711)을 형성한 후에는 포토레지스트막 패턴(720)을 제거한다.
다음에 도 7c에 도시된 바와 같이, 산화막 패턴(711) 위에 다시 포토레지스트막 패턴(740)을 형성한다. 이 포토레지스트막 패턴(740)은 산화막 패턴(711)의 홈(730)의 바닥을 전부 노출시키는 폭 "C""의 개구부를 갖는다. 즉 포토레지스트막 패턴(740)의 개구부 폭(C")은 산화막 패턴(711)의 홈(730)의 폭(M")보다 약간 더 크다.
이와 같은 포토레지스트막 패턴(740)을 형성하기 위해서는, 먼저 산화막 패턴(711) 위에 포토레지스트막을 형성한다. 다음에 소정의 개구부, 즉 폭이 산화막 패턴(711)의 홈(730)의 폭(M")보다 약간 더 큰 마스크막 패턴을 이용하여 포토레지스트막의 일부에 광을 조사한다. 이 경우, 홈(730) 내부의 포토레지스트막의 두께가 다른 부분에서의 포토레지스트막의 두께에 비하여 상대적으로 두꺼우며, 특히 포토레지스트막의 바닥 부분에서의 광의 세기는 포토레지스트막의 상부 및 중간 깊이보다는 더 작다. 그러나 광이 조사되는 영역과 홈(730)의 측벽이 중첩되므로, 이 측벽으로부터 반사된 광이 포토레지스트막의 바닥에서의 광의 세기를 보상한다.따라서 노광에 이어지는 현상 공정시에 광이 조사된 부분이 충분히 제거되며, 결국 산화막 패턴(711)의 표면을 완전히 노출시키는 오픈된 포토레지스트막 패턴(740)이 형성된다.
다음에 도 7d에 도시된 바와 같이, 상기 포토레지스트막 패턴(740)을 식각 마스크로 하여 식각 공정, 예컨대 건식 식각 공정을 수행하면 컨택 홀(740)이 형성된다. 이때, 홈(730)은 "M""인 폭으로부터 더 커진 "C""의 폭을 가진다. 다음에 상기 포토레지스트막 패턴(740)을 제거한 후에, 컨택 홀(750) 및 홈(730) 내에 금속막(미도시)을 채우면 다마신 배선이 완성된다. 한편 도 7d에서의 점선은 홈(730)과 컨택 홀(750)의 경계를 표시하기 위해 나타낸 것이다.
이상, 본 발명은 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
이상의 설명에서와 같이, 본 발명에 따른 반도체 소자의 듀얼 다마신 배선을 위한 컨택 홀 형성 방법에 의하면, 광이 조사되는 부분과 홈의 측벽이 일치하거나 중첩되므로 두께가 두꺼운 포토레지스트막의 바닥면에서의 광 세기가 홈의 측벽으로부터 반사되는 광에 의해 보상되므로 오픈된 컨택 홀을 형성할 수 있다는 이점이 있다.

Claims (6)

  1. 반도체 기판 위의 절연막 상에 제1 폭을 갖는 제1 포토레지스트막 패턴을 형성하는 단계;
    상기 제1 포토레지스트막 패턴을 식각 마스크로 이용한 식각 공정을 수행하여 상기 제1 폭을 가지면서 상기 절연막의 일정 깊이까지 파인 홈을 형성하는 단계;
    상기 홈을 갖는 절연막 위의 상기 제1 포토레지스트막 패턴을 제거하는 단계;
    상기 홈을 갖는 절연막 위에 포토레지스트막을 형성하는 단계;
    상기 포토레지스트막을 노광 및 현상하여 제2 포토레지스트막 패턴을 형성하되, 상기 노광시에 상기 포토레지스트막에 광이 조사되는 영역의 폭이 상기 홈의 제1 폭과 같도록 하는 단계;
    상기 제2 포토레지스트막 패턴을 식각 마스크로 이용한 식각 공정을 수행하여 상기 홈과 연결되고 상기 제1 폭과 동일한 폭을 가지면서 상기 반도체 기판의 표면을 노출시키는 컨택 홀을 형성하는 단계; 및
    상기 제2 포토레지스트막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 배선을 위한 컨택 홀 형성 방법.
  2. 제1항에 있어서,
    상기 절연막은 산화막인 것을 특징으로 하는 반도체 소자의 듀얼 다마신 배선을 위한 컨택 홀 형성 방법.
  3. 제1항에 있어서,
    상기 홈 및 컨택 홀 형성을 위한 식각 공정으로는 건식 식각 공정을 사용하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 배선을 위한 컨택 홀 형성 방법.
  4. 반도체 기판 위의 절연막 상에 제1 폭을 갖는 제1 포토레지스트막 패턴을 형성하는 단계;
    상기 제1 포토레지스트막 패턴을 식각 마스크로 이용한 식각 공정을 수행하여 상기 제1 폭을 가지면서 상기 절연막의 일정 깊이까지 파인 홈을 형성하는 단계;
    상기 홈을 갖는 절연막 위의 상기 제1 포토레지스트막 패턴을 제거하는 단계;
    상기 홈을 갖는 절연막 위에 포토레지스트막을 형성하는 단계;
    상기 포토레지스트막을 노광 및 현상하여 제2 포토레지스트막 패턴을 형성하되, 상기 노광시에 상기 포토레지스트막에 광이 조사되는 영역의 폭이 상기 홈의 제1 폭보다 더 크도록 하는 단계;
    상기 제2 포토레지스트막 패턴을 식각 마스크로 이용한 식각 공정을 수행하여 상기 홈과 연결되고 상기 제1 폭과 동일한 폭을 가지면서 상기 반도체 기판의 표면을 노출시키는 컨택 홀을 형성하는 단계; 및
    상기 제2 포토레지스트막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 배선을 위한 컨택 홀 형성 방법.
  5. 제4항에 있어서,
    상기 절연막은 산화막인 것을 특징으로 하는 반도체 소자의 듀얼 다마신 배선을 위한 컨택 홀 형성 방법.
  6. 제4항에 있어서,
    상기 홈 및 컨택 홀 형성을 위한 식각 공정으로는 건식 식각 공정을 사용하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 배선을 위한 컨택 홀 형성 방법.
KR10-2000-0061987A 2000-10-20 2000-10-20 반도체 소자의 듀얼 다마신 배선을 위한 컨택 홀 형성 방법 KR100366633B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR10-2000-0061987A KR100366633B1 (ko) 2000-10-20 2000-10-20 반도체 소자의 듀얼 다마신 배선을 위한 컨택 홀 형성 방법
TW090123556A TW541656B (en) 2000-10-20 2001-09-25 Method for forming contact hole for dual damascene interconnection of semiconductor device and resultant structure
US09/969,993 US20020047209A1 (en) 2000-10-20 2001-10-04 Method for forming contact hole for dual damascene interconnection of semiconductor device and resultant structure
JP2001321858A JP3859482B2 (ja) 2000-10-20 2001-10-19 半導体素子のデュアルダマシン配線のためのコンタクトホール形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0061987A KR100366633B1 (ko) 2000-10-20 2000-10-20 반도체 소자의 듀얼 다마신 배선을 위한 컨택 홀 형성 방법

Publications (2)

Publication Number Publication Date
KR20020031492A KR20020031492A (ko) 2002-05-02
KR100366633B1 true KR100366633B1 (ko) 2003-01-09

Family

ID=19694627

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0061987A KR100366633B1 (ko) 2000-10-20 2000-10-20 반도체 소자의 듀얼 다마신 배선을 위한 컨택 홀 형성 방법

Country Status (4)

Country Link
US (1) US20020047209A1 (ko)
JP (1) JP3859482B2 (ko)
KR (1) KR100366633B1 (ko)
TW (1) TW541656B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4675504B2 (ja) * 2001-06-20 2011-04-27 ルネサスエレクトロニクス株式会社 マスクパターンの設計方法
CN110993561A (zh) * 2019-11-28 2020-04-10 福建省福联集成电路有限公司 一种防止金属连接线断连的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000058644A (ja) * 1998-08-10 2000-02-25 Sharp Corp 多層配線の形成方法
JP2000243836A (ja) * 1999-02-22 2000-09-08 Hyundai Electronics Ind Co Ltd 半導体素子の配線形成方法
JP2000260765A (ja) * 1999-03-05 2000-09-22 Matsushita Electronics Industry Corp 有機絶縁膜のパターン形成方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5470693A (en) * 1992-02-18 1995-11-28 International Business Machines Corporation Method of forming patterned polyimide films
KR0144913B1 (ko) * 1995-03-03 1998-08-17 김광호 반도체장치의 금속배선층 형성방법
US6020255A (en) * 1998-07-13 2000-02-01 Taiwan Semiconductor Manufacturing Company Dual damascene interconnect process with borderless contact
US6780775B2 (en) * 2001-01-24 2004-08-24 Infineon Technologies Ag Design of lithography alignment and overlay measurement marks on CMP finished damascene surface
US6638851B2 (en) * 2001-05-01 2003-10-28 Infineon Technologies North America Corp. Dual hardmask single damascene integration scheme in an organic low k ILD

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000058644A (ja) * 1998-08-10 2000-02-25 Sharp Corp 多層配線の形成方法
JP2000243836A (ja) * 1999-02-22 2000-09-08 Hyundai Electronics Ind Co Ltd 半導体素子の配線形成方法
JP2000260765A (ja) * 1999-03-05 2000-09-22 Matsushita Electronics Industry Corp 有機絶縁膜のパターン形成方法

Also Published As

Publication number Publication date
JP2002198425A (ja) 2002-07-12
JP3859482B2 (ja) 2006-12-20
KR20020031492A (ko) 2002-05-02
US20020047209A1 (en) 2002-04-25
TW541656B (en) 2003-07-11

Similar Documents

Publication Publication Date Title
US6127096A (en) Method for reducing photolithographic steps in a semiconductor interconnect process
KR100350289B1 (ko) 배선과 자기 정렬되는 서브임계 콘택 홀의 형성 방법
US5935763A (en) Self-aligned pattern over a reflective layer
US6100014A (en) Method of forming an opening in a dielectric layer through a photoresist layer with silylated sidewall spacers
KR970007822B1 (ko) 반도체 장치의 제조 방법
KR100366633B1 (ko) 반도체 소자의 듀얼 다마신 배선을 위한 컨택 홀 형성 방법
JP2806370B2 (ja) パターン形成方法
US4581316A (en) Method of forming resist patterns in negative photoresist layer using false pattern
US20040038539A1 (en) Reticle for creating resist-filled vias in a dual damascene process
JPH1041302A (ja) 半導体装置およびその製造方法
CN112946995B (en) Mask and method for forming semiconductor structure
JP4342202B2 (ja) アライメントマークの形成方法およびそれを用いた半導体装置の製造方法
KR100384876B1 (ko) 반도체소자에서의 개선된 듀얼 대머신 공정
KR100459688B1 (ko) 도전층패턴상에내식각성버퍼층을구비하는반도체장치및그제조방법
KR20080011558A (ko) 반도체 소자의 형성 방법
JPH04239116A (ja) 半導体装置の製造方法
KR0158907B1 (ko) 반도체 소자 제조방법
US20010003026A1 (en) Method of manufacturing a strong phase shifting mask
KR100239435B1 (ko) 반도체 소자의 제조 방법
KR100499399B1 (ko) 스택형 비아콘택의 제조방법
KR19990074927A (ko) 계단진 측벽을 가지는 반도체 장치의 포토레지스트 패턴을 형성하는 방법
KR0130168B1 (ko) 미세 패턴 형성방법
KR100209231B1 (ko) 미세 패턴 형성 방법
KR19990012266A (ko) 포토 마스크의 리페어 방법
KR100351892B1 (ko) 다층 배선의 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20081201

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee