KR100366173B1 - Ｍｏｓｆｅｔ를 이용한 보호 회로 장치 및 그 제조 방법 - Google Patents

Ｍｏｓｆｅｔ를 이용한 보호 회로 장치 및 그 제조 방법 Download PDF

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KR100366173B1
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사까모또노리아끼
고바야시요시유끼
후꾸다히로까즈
에또우히로끼
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산요 덴키 가부시키가이샤
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Abstract

MOSFET칩의 상면 전극의 추출은 와이어 본딩에 의지하고 있기 때문에, 가장 영향이 큰 MOSFET칩의 소스 전극의 추출 저항에 기인하는 ON 저항을 개선하는 해결 수단도 발견하지 못한다고 하는 문제점이 있다.
전기적으로 분리된 복수의 도전로와, 원하는 상기 도전로 상에 게이트 전극 및 소스 전극을 고착시킨 2개의 파워 MOSFET를 1칩으로 집적화한 MOSFET칩과, 상기 MOSFET칩의 공통 드레인 전극에 설치한 도전 재료와, 상기 MOSFET칩을 피복하고, 또한 상기 도전로를 일체로 지지하는 절연성 수지를 구비한 MOSFET를 이용한 보호 회로 장치에 의해 공통 드레인 전극의 가이드를 배제하며, 또 소스 전극을 직접 도전로에 고착시켜 ON 저항을 저감시킬 수 있다.

Description

ＭＯＳＦＥＴ를 이용한 보호 회로 장치 및 그 제조 방법{PROTECTION CIRCUIT DEVICE COMPRISING MOSFET AND METHOD OF MANUFACTURING THE SAME}
본 발명은 MOSFET를 이용한 보호 회로 장치 및 그 제조 방법, 특히 2차 전지에 내장할 수 있는 배터리 매니지먼트를 행하는 MOSFET를 이용한 보호 회로 장치 및 그 제조 방법에 관한 것이다.
휴대 단말의 보급에 따라 소형이며 대용량의 리튬 이온 전지가 요구되어 왔다. 이 리튬 이온 전지의 충/방전의 배터리 매니지먼트를 행하는 보호 회로 기판은 휴대 단말의 경량화의 필요성에 의해, 보다 소형이며 부하 쇼트에도 충분히 견딜 수 있는 것이어야 한다. 이러한 보호 회로 장치는 리튬 이온 전지의 용기 내에 내장되기 위해 소형화가 요구되며, 칩 부품을 다용한 COB(Chip on Board) 기술이 구사되어 소형화의 요구에 대응하여 왔다. 그러나 한편으로는 리튬 이온 전지에 직렬로 스위칭 소자를 접속하기 때문에 이 스위칭 소자의 ON 저항도 매우 작게 할 필요성이 있으며, 이것이 휴대 전화에서는 통화 시간이나 대기 시간을 길게 하기 위한 불가결의 요소이다.
도 19에 구체적인 배터리 매니지먼트를 행하는 보호 회로를 도시한다. 리튬 이온 전지 LiB에 직렬로 2개의 파워 MOSFET Q1, Q2를 접속하고, 리튬 이온 전지 LiB의 전압을 컨트롤 IC에서 검지하면서 2개의 파워 MOSFET Q1, Q2의 온 오프 제어를 행하여 과충전, 과방전 혹은 부하 쇼트로부터 리튬 이온 전지 LiB를 보호하고 있다. 2개의 파워 MOSFET Q1, Q2는 드레인 전극 D를 공통 접속하고, 양단에 각각의 소스 전극 S가 배치되며, 각각의 게이트 전극 G는 컨트롤 IC에 접속되어 있다.
충전 시에는 양단에 전원이 접속되고, 리튬 이온 전지 LiB에 충전 전류가 화살표 방향으로 공급되어 충전을 행한다. 리튬 이온 전지 LiB가 과충전이 되면 컨트롤 IC에서 전압의 검출을 하여 파워 MOSFET Q2의 게이트 전압이 H(하이 레벨)로부터 L(로우 레벨)로 되고, 파워 MOSFET Q2가 오프하여 회로를 차단시켜 리튬 이온 전지 LiB를 보호한다.
방전 시에는 양단은 부하에 접속되고, 소정의 전압까지는 휴대 단말의 동작을 행한다. 그러나 리튬 이온 전지 LiB가 과방전이 되면 컨트롤 IC에서 전압을 검지하여, 파워 MOSFET Q1의 게이트 전극을 H에서 L로 하여 파워 MOSFET Q1을 오프하여 회로를 차단하여 리튬 이온 전지 LiB의 보호를 행한다.
또한, 부하 쇼트 시 혹은 과전류가 흐를 때에는 파워 MOSFET Q1, Q2에 대전류가 흘러 파워 MOSFET Q1, Q2의 양단 전압이 급격히 상승하기 때문에, 이 전압을 컨트롤 IC에서 검출하여 방전 시와 마찬가지로 파워 MOSFET Q1을 오프하여 회로를 차단시켜 리튬 이온 전지 LiB의 보호를 행한다. 그러나 보호 회로가 동작하기까지의 단기간에 대전류가 흐르기 때문에, 파워 MOSFET Q1, Q2에 대하여 선두 드레인 전류의 대전류화가 요구된다.
또한, 이러한 보호 회로에서는 리튬 이온 전지 LiB에 직렬로 2개의 N채널형의 파워 MOSFET Q1, Q2가 접속되기 때문에, 이 2개의 파워 MOSFET Q1, Q2의 ON 저항(RDS(on))의 저감이 가장 요구되는 항목이다. 이 때문에 칩을 제조하는 데에 있어서 미세 가공에 의해 셀 밀도를 높이는 개발이 진행되어 왔다.
구체적으로는, 채널이 반도체 기판 표면에 형성되는 평면(planar) 구조에서는 셀 밀도가 740만개/평방 인치이고, ON 저항이 27ｍΩ였지만, 채널을 트렌치의 측면에 형성하는 트렌치 구조의 제1 세대에서는 셀 밀도가 2500만개/평방 인치로대폭 향상되고, ON 저항을 17ｍΩ으로 저감시킬 수 있었다. 또한 트렌치 구조의 제2세대에서는 셀 밀도가 7200만개/평방 인치이고, ON 저항을 12ｍΩ까지 저감시킬 수 있었다. 그러나 미세화에도 한계가 있어, ON 저항을 더욱 비약적으로 저감시키는데 한계가 나타나기 시작하였다.
도 20은 이러한 셀 밀도를 개량한 파워 MOSFET를 실장한 보호 회로 장치를 설명하는 평면도이다. 실제로는 도 19에 도시한 회로 부품이 탑재되어 있지만, 도면 상에는 모두 도시하지 않는다. 절연 기판(1)에는 양면에 동박으로 이루어지는 도전로(2)가 형성되고, 원하는 개소에서 관통 구멍(도시하지 않음)을 통해 상면과 하면의 도전로(2)가 접속된 다층 배선으로 되어 있다. 파워 MOSFET(3, 4)는 표면 실장용인 SOP(8)의 외형에 수지 몰드되고, 한쪽 측에 드레인 전극과 접속된 2개의 단자(5, 5)를 만들고, 대향하는 측에는 게이트 전극과 접속된 게이트 단자(7)와 소스 전극에 접속된 소스 단자(8)가 만들어져 있다. 참조 번호(9)는 컨트롤 IC이고, 참조 번호(10)는 도 19의 C1로부터 C3에 대응하는 칩 컨덴서이고, 참조 번호(11)는 도 19의 R1 및 R2에 대응하는 칩 저항이다. 참조 번호(12, 13)는 외부 단자이며, 도 19의 LP2, LP3과 대응한다. 이 외부 단자는 도전로(2)의 일부에서 형성된 패드(14)에 땜납으로 고착된다. 이 보호 회로 장치는 리튬 이온 전지의 케이스 내에 수납되기 때문에 그 형상에 따른 형태로 형성되지만, 기본적인 요구로서 소형인 것이 최대의 과제이다.
도 21은 파워 MOSFET(3, 4)의 단면 구조를 나타낸다. NK-202(Cu 97.6%, 주석 2%)를 소재로 한 펀칭 프레임이며, 이 프레임의 헤더(21) 상에 땜납 혹은 Ag 페이스트로 이루어지는 프리폼(preform)재(22)로 파워 MOSFET의 베어칩(23)이 고착된다. 파워 MOSFET의 베어칩(23)의 하면은 Au의 이면 전극(도시하지 않음)에 의해 드레인 전극이 형성되고, 상면에는 알루미늄의 증착에 의해 게이트 전극과 소스 전극이 형성된다. 프레임의 드레인 단자는 헤더(21)와 연결되어 있기 때문에, 드레인 전극과 직결되고, 게이트 전극 및 소스 전극은 Au의 본딩 세선(24)을 이용한 볼 본딩에 의해 게이트 단자(7) 및 소스 단자(8)와 전기적으로 접속된다. 따라서, ON 저항을 감소시키기 위해서는 프레임 재료, 프리폼재, 본딩 세선(24) 재료, 칩 상면의 소스 전극의 전극 재료가 갖는 저항도 파워 MOSFET의 ON 저항에 영향을 미치고 있다.
도 22 및 도 23은 본딩 세선으로 고안하여 ON 저항을 저감시킨 종래의 기술을 설명하는 평면도이다. 도 22는 소스 전극과 소스 단자(8)를 접속하는 본딩 세선(24)을 4개로 늘려 전류 용량을 개선시킨 것이다. 또한 도 22는 소스 전극과 소스 단자(8)를 접속하는 본딩 세선(24)을 짧은 것 2개와 긴 것 2개인 4개로 늘려 전류 용량을 개선하고, 또한 소스 전극으로의 본딩 개소를 넓힘으로써 소스 전극이 갖는 저항을 감소시킨 것이다.
도 18에 종래의 파워 MOSFET의 실장 구조에 의한 ON 저항의 차이를 표로 정리하였다. 샘플 A 및 샘플 B가 종래의 SOP(8) 외형의 몰드 구조이며, 샘플 A가 도 22의 구조와 대응되고, 샘플 B가 도 23과 대응된다. 이제부터 본딩 세선을 짧은 것 4개에서 짧은 것 2개와 긴 것 2개로 조합한 경우에는 ON 저항은 13.43ｍΩ으로부터 12.10ｍΩ과 1.33 ｍΩ의 감소가 실현되지만, 프리폼재의 땜납과 Ag 페이스트로의 변경에서는 ON 저항을 크게 저감시킬 수 없다는 것이 나타나 있다.
그러나, 휴대 단말의 소형화, 경량화 및 내장 전지의 사용 시간의 장기 수명화라는 요구가 더욱 강하게 요구되고 있는 것이 현 상황이다. 이러한 가운데 파워 MOSFET를 이용한 보호 회로 장치의 실장 구조를 지양하여 ON 저항의 저감을 실현하며 또한 MOSFET를 이용한 보호 회로 장치의 소형화를 실현할 수 있는 유효한 해결 수단을 발견하지 못한다고 하는 문제점이 있다.
본 발명은 이와 같은 문제점을 고려하여 이루어진 것으로, 2개의 MOSFET를 접속하고, 컨트롤 IC에서 상기 양 MOSFET의 스위칭을 행하는 MOSFET를 이용한 보호 회로 장치에 있어서, 절연 기판 상에 원하는 패턴의 도전로를 설치하고, 원하는 상기 도전로에 상기 양 M0SFET를 1칩으로 집적화한 MOSFET칩 각각의 게이트 전극과 각각의 소스 전극을 고착시키고, 상기 MOSFET칩의 이면에 설치한 공통 드레인 전극 상에 도전 재료를 장착한 것을 특징으로 하며, MOSFET칩을 플립 칩 방식으로 도전로에 고착시키고, 또한 공통 드레인 전극의 배선도 없앰으로써 ON 저항의 저감과 소형화를 실현하고 있다.
또, 본 발명에서는 2개의 MOSFET를 접속하고, 컨트롤 IC에서 상기 양 MOSFET의 스위칭을 행하는 MOSFET를 이용한 보호 회로 장치에 있어서, 절연성 수지에 매립된 원하는 패턴의 도전로를 설치하고, 원하는 상기 도전로에 상기 양 MOSFET를 1칩으로 집적화한 MOSFET칩 각각의 게이트 전극과 각각의 소스 전극을 고착시키고, 상기 MOSFET칩의 이면에 설치한 공통 드레인 전극 상에 도전 재료를 장착한 것을특징으로 하며, 또한 지지 기능을 갖는 절연 기판도 배제하여 소형화 및 박형화를 더 실현하고 있다.
또한, 본 발명에서는 도전박을 준비하고, 적어도 도전로가 되는 영역을 제외한 상기 도전박에, 상기 도전박의 두께보다도 얕은 분리홈을 형성하여 도전로를 형성하는 공정과, 원하는 상기 도전로 상에 2개의 MOSFET를 1칩으로 집적화한 MOSFET칩 각각의 게이트 전극과 각각의 소스 전극을 고착시키는 공정과, 상기 MOSFET칩의 공통 드레인 전극 상에 도전 재료를 부착하는 공정과, 상기 MOSFET칩을 피복하고, 상기 분리홈에 충전되도록 절연성 수지로 몰드하는 공정과, 상기 분리홈을 설치하지 않은 두께 부분의 상기 도전박을 제거하는 공정으로 MOSFET를 이용한 보호 회로 장치의 효율적인 제조 방법도 실현하고 있다.
도 1은 본 발명의 MOSFET를 이용한 보호 회로 장치를 설명하는 평면도.
도 2의 (a)는 본 발명의 MOSFET를 이용한 보호 회로 장치에 이용하는 MOSFET칩의 평면도, 도 2의 (b)는 본 발명의 MOSFET를 이용한 보호 회로 장치에 이용하는 MOSFET칩의 X-X선 단면도.
도 3은 본 발명의 MOSFET를 이용한 보호 회로 장치의 제1 실시예를 설명하는 단면도.
도 4는 본 발명의 MOSFET를 이용한 보호 회로 장치의 제2 실시예를 설명하는 단면도.
도 5는 본 발명의 MOSFET를 이용한 보호 회로 장치의 제조 방법의 제1 실시예를 설명하는 단면도.
도 6은 본 발명의 MOSFET를 이용한 보호 회로 장치의 제조 방법의 제1 실시예를 설명하는 단면도.
도 7은 본 발명의 MOSFET를 이용한 보호 회로 장치의 제조 방법의 제1 실시예를 설명하는 단면도.
도 8은 본 발명의 MOSFET를 이용한 보호 회로 장치의 제조 방법의 제1 실시예를 설명하는 단면도.
도 9는 본 발명의 MOSFET를 이용한 보호 회로 장치의 제조 방법의 제1 실시예를 설명하는 단면도.
도 10은 본 발명의 MOSFET를 이용한 보호 회로 장치의 제조 방법의 제1 실시예를 설명하는 평면도.
도 11은 도 10의 패턴 확대 평면도.
도 12는 본 발명의 MOSFET를 이용한 보호 회로 장치의 제3 실시예를 설명하는 단면도.
도 13은 본 발명의 MOSFET를 이용한 보호 회로 장치의 제조 방법의 제2 실시예를 설명하는 단면도.
도 14는 본 발명의 MOSFET를 이용한 보호 회로 장치의 제조 방법의 제2 실시예를 설명하는 단면도.
도 15는 본 발명의 MOSFET를 이용한 보호 회로 장치의 제조 방법의 제2 실시예를 설명하는 단면도.
도 16은 본 발명의 MOSFET를 이용한 보호 회로 장치의 제조 방법의 제2 실시예를 설명하는 단면도.
도 17은 본 발명의 MOSFET를 이용한 보호 회로 장치의 제조 방법의 제2 실시예를 설명하는 단면도.
도 18은 본 발명 및 종래의 MOSFET칩의 특성을 설명하는 특성도.
도 19는 본 발명에 적용하는 MOSFET를 이용한 보호 회로 장치의 회로도.
도 20은 종래의 MOSFET를 이용한 보호 회로 장치를 설명하는 평면도.
도 21은 종래의 MOSFET의 실장 구조를 설명하는 단면도.
도 22는 종래의 MOSFET의 실장 구조를 설명하는 평면도.
도 23은 종래의 MOSFET의 실장 구조를 설명하는 평면도.
＜도면의 주요 부분에　대한　부호의　설명＞
9 : 컨트롤러 IC
31 : 절연기판
32 : 도전로
33 : MOSFET칩
38 : 차양
40 : 절연성 수지
41 : 도전로
42 : 분리홈
50 : 도전박
51 : 다이싱 라인
60 : 도전피막
본 발명의 실시예를 도 1 내지 도 19를 참조하여 상세히 설명한다.
도 1은 본 발명을 채용한 보호 회로 장치의 평면도를 나타낸다. 이 보호 회로 장치에는 도 19에 도시한 회로가 실현되도록 회로 부품이 탑재되어 있지만, 도면 상에서는 모두 도시하지 않는다. 절연 기판(31)에는 양면에 동박으로 이루어지는 도전로(32)가 형성되고, 원하는 개소에서 관통 구멍(도시하지 않음)을 통해 상면과 하면의 도전로(32)가 접속된 다층 배선으로 되어 있다. 또, 도 20과 동일 부호의 회로 부품은 동일 회로 부품을 나타내고 있다.
본 발명의 특징은 스위칭 소자인 파워 MOSFET Q1, Q2를 1칩으로 집적화한 MOSFET칩(33)을 베어칩 그대로 플립 칩 방식으로 실장하는 것이다.
도 2에 MOSFET칩(33)의 구체적인 구조를 나타낸다. 도 2의 (a)는 그 평면도이고, 도 2의 (b)는 도 2의 (a)의 X-X선 단면도이다.
MOSFET칩(33)은 드레인 영역이 되는 N+형/N형 반도체 기판(334)과, P형의 채널 영역(335)과, 채널 영역(335)을 관통하여 설치한 트렌치(336)와, 트렌치(336)에 게이트 산화막(337)을 통해 매립된 폴리실리콘으로 이루어지는 게이트 전극(338)과, 트렌치(336)에 인접하여 설치한 N+형의 소스 영역(339)과, 소스 영역(339)에 인접하여 설치한 기판 다이오드를 형성하는 P+형의 보디 영역(340)을 갖는다. 반도체 기판(334)의 절연막(341) 상에는 소스 영역(339)과 보디 영역(340)에 접촉한 알루미늄의 스퍼터 방식으로 형성된 기초 소스 전극(342)과 게이트 전극(338)에 접속된 기초 게이트 전극(343)이 설치된다. 이 기초 소스 전극(342)과 기초 게이트 전극(343) 상에는 Pd/Ti 혹은 Au/TiW의 배리어 메탈층(344)을 설치하고, 이 위에 약 25㎛ 높이의 Au 도금층으로 형성한 Au 범프의 소스 전극(331)과 게이트 전극(332)을 설치한다. 또한, 반도체 기판(334)의 이면 전체에는 Au/Cr 등의 증착으로 드레인 전극(333)이 설치되어 있다.
파워 MOSFET Q1, Q2의 소스 전극(331) 및 게이트 전극(332)은 도 2의 (a)에서 명백한 바와 같이, 칩의 중심선 Y-Y에 대하여 선대칭으로 배치되고, 반도체 기판(334)의 대부분에 소스 전극(331)이 설치되고, 게이트 전극(332)은 반도체 기판(334)의 코너 부분에 크게 이격하여 선대칭으로 설치되어 있다. 이것은 플립 칩 방식에 대응하는 도전로에 고착시키기 쉽게 하기 위해서이다.
또, 소스 전극(331)과 게이트 전극(332)으로서는 도전 볼에 땜납 등의 납재를 부착한 땜납 전극으로 형성하여도 좋고, 또 도전로(32)가 이미 전기적으로 분리되어 있기 때문에, 소스 전극(221)과 게이트 전극(222)은 돌기 전극이 아니라, 납땜 가능한 통상의 평탄한 전극이어도 상관 없다.
(MOSFET를 이용한 보호 회로 장치를 설명하는 제1 실시예)
우선, 본 발명의 MOSFET를 이용한 보호 회로 장치에 관해 도 3을 참조하면서 그 구조에 대하여 설명한다.
도 3에는 유리 에폭시 기판이나 세라믹 기판 등으로 형성되는 절연 기판(31)에 도 19에 도시한 회로가 실현되도록 원하는 동박이나 도전 페이스트로 형성되는 도전로(32)를 설치하고, 이 도전로(32) 상에는 MOSFET칩(33)이 고착되며, 상기 절연성 수지(34)로 적어도 MOSFET칩(33)을 피복시킨 실장 구조가 도시되어 있다.
본 실장 구조에서는 MOSFET칩(33)의 2개의 소스 전극(331)과 2개의 게이트 전극(332)을 복수의 도전로(32A, 32B, 32C, 32D)에 접촉시키고, 땜납 혹은 도전 페이스트(35)로 고착되어 있다. MOSFET칩(33)의 드레인 전극(333) 상에는 Cu 등의 도전 금속판(36)이 땜납 혹은 도전 페이스트(35)로 고착되어 있다. 또, 이 도전 금속판(36)은 MOSFET칩(33)의 직렬 접속된 파워 MOSFET Q1, Q2의 ON 저항을 저감시킬 목적으로 설치되어 있으며, 또한 방열 특성을 양호하게 하는 목적도 겸하고 있다. 따라서, 도전 금속판(36) 대신에 땜납 혹은 도전 페이스트(35)만으로 형성되어도 ON 저항을 저감시키는 목적은 달성할 수 있다.
절연성 수지(34)로서는 에폭시 수지 등의 열 경화성 수지, 폴리 이미드 수지, 폴리페닐렌설파이드 등의 열가소성 수지를 이용할 수 있다. 또한 절연성 수지는 금형을 이용하여 경화시키는 수지, 디핑, 도포를 하여 피복할 수 있는 수지이면, 모든 수지를 채용할 수 있다.
본 실장 구조는 MOSFET칩(33)을 플립 칩 방식으로 도전로(32)에 고착할 수 있기 때문에, MOSFET칩(33)의 드레인 전극(333)의 인출이 불필요하게 되어 본딩 와이어를 이용하지 않는 박형이며 염가의 특징을 갖는다.
또한, 본 실장 구조에서의 큰 특징은, 종래 이용하고 있었던 본딩 와이어를 이용하지 않고 플립 칩 방식으로 특히 소스 전극(331)으로부터 도전로(21B, 21C)로 직접 추출할 수 있는 것이다. 이 때문에 도 18로부터 명백한 바와 같이, 본 발명에서는 샘플 C의 ON 저항은 8.67ｍΩ, 샘플 D의 ON 저항은 8.74ｍΩ으로 되고, 어느 것으로 하여도 종래의 와이어 본딩에 의한 샘플 B의 ON 저항 12.10ｍΩ에 비해약 30%의 개선을 도모할 수 있었다. 동시에, 본딩 와이어에 필요한 루프가 없어져 그 만큼 절연성 수지(20)를 얇게 할 수 있어 박형화도 실현할 수 있다.
(MOSFET를 이용한 보호 회로 장치를 설명하는 제2 실시예)
본 발명의 MOSFET를 이용한 보호 회로 장치의 제2 실시예에 대하여 도 4를 참조하면서 그 실장 구조에 대하여 설명한다.
도 4에는 절연성 수지(40)에 매립된 도전로(41)를 갖고, 상기 도전로(41) 상에는 MOSFET칩(33)이 고착되며, 상기 절연성 수지(40)로 도전로(41)를 지지하여 이루어지는 실장 구조가 도시되어 있다.
본 실장 구조는 MOSFET칩(33), 복수의 도전로(41A, 41B, 41C, 41D)와, 도전금속판(36)과, 이 도전로(41A, 41B, 41C, 41D)를 매립하는 절연성 수지(40)인 4개의 재료로 구성되고, 도전로(41) 사이에는 이 절연성 수지(40)로 충전된 분리홈(42)이 설치된다. 그리고 절연성 수지(40)에 의해 상기 도전로(41)가 지지되어 있다.
절연성 수지(40)로서는 에폭시 수지 등의 열 경화성 수지, 폴리이미드 수지, 폴리페닐렌설파이드 등의 열가소성 수지를 이용할 수 있다. 또한 절연성 수지는 금형을 이용하여 경화시키는 수지, 디핑, 도포를 하여 피복할 수 있는 수지이면, 모든 수지를 채용할 수 있다.
또한, 도전로(41)로서는 Cu를 주 재료로 한 도전박, Al을 주 재료로 한 도전박, 또는 Fe-Ni 등의 합금으로 이루어지는 도전박 등을 이용할 수 있다. 물론, 다른 도전 재료도 가능하며, 특히, 에칭할 수 있는 도전재, 레이저로 증발시키는 도전재가 바람직하다.
또한, 파워 MOSFET Q1, Q2를 1칩으로 집적화한 MOSFET칩(33)은 표면에 소스 전극(331)과 게이트 전극(332)을 갖고, 이면에는 전면에 드레인 전극(333)을 갖는 반도체 베어칩이다. MOSFET칩(33)의 상세한 구조는 도 2에 상세히 진술하였기 때문에 여기서는 생략한다.
또한, MOSFET칩(33)의 접속은 표면에 설치한 소스 전극(331)과 게이트 전극(332)은 땜납 등의 납재, Ag 페이스트 등의 도전 페이스트(35) 등으로 소정의 도전로(41A, 41B, 41C, 41D)에 고착되고, 이면의 드레인 전극(333)에는 땜납 등의 납재, Ag 페이스트 등의 도전 페이스트(35) 등으로 도전 금속판(36)이 고착된다.또, 이 도전 금속판(36)은 MOSFET칩(33)의 직렬 접속된 파워 MOSFET Q1, Q2의 ON 저항을 저감시키는 목적으로 설치되어 있으며, 또한 방열 특성을 양호하게 하는 목적도 겸하고 있다. 따라서, 도전 금속판(36) 대신에 땜납 혹은 도전 페이스트(35)만으로 형성되어도 ON 저항을 저감시키는 목적을 달성할 수 있다. 또한 도전 금속판(36)은 다른 도전로(41)로의 접속이 불필요하다.
본 실장 구조는 도전로(41)를 밀봉 수지인 절연성 수지(40)로 지지하고 있기 때문에, 지지 기판이 불필요하게 되어 도전로(41), MOSFET칩(33), 도전 금속판(36) 및 절연성 수지(40)로 구성되며, 최소한의 필요 구성 요소로 구성할 수 있어 박형이며 염가인 특징을 갖는다.
또한, 본 실장 구조에서는 절연성 수지(40)가 MOSFET칩(33)을 피복하고, 또한 상기 도전로(41) 사이의 상기 분리홈(42)에 충전되어 일체로 지지하는 기능을 갖고 있기 때문에, 도전로(41) 사이는 절연성 수지(40)로 상호 절연 가능한 장점을 갖는다.
또한, 본 실장 구조에서의 커다란 특징은 종래 이용하고 있던 본딩 와이어를 이용하지 않고, 플립 칩 방식으로 특히, 소스 전극(331)으로부터 도전로(41B, 41C)로 직접 추출할 수 있는 것이다. 이 때문에, 도 18로부터 명백한 바와 같이, 본 발명의 실장 구조로서는 샘플 C(땜납으로 추출하는 경우)의 ON 저항은 8.67ｍΩ, 샘플 D(Ag 페이스트로 추출하는 경우)의 ON 저항은 8.74ｍΩ으로 되고, 어느 것으로 하여도 와이어 본딩에 의한 샘플 B의 ON 저항 12.10ｍΩ에 비교하여 약 30%로 개선을 도모할 수 있었다. 동시에, 본딩 와이어에 필요한 루프가 없어지고, 그 만큼 절연성 수지(40)를 얇게 할 수 있어 박형화도 실현할 수 있다.
또한, 본 실장 구조는 분리홈(42)에 충전된 절연성 수지(40)의 표면과 도전로(41)의 표면은 실제로 일치하는 구조로 되어 있다. 이 때문에 본 실장 구조를 프린트 기판에 실장할 때 땜납 등의 납재의 표면 장력으로 부상하여, 수평으로 이동할 수 있기 때문에 자동적으로 셀프얼라인먼트 가능한 특징을 갖는다.
(MOSFET를 이용한 보호 회로 장치를 설명하는 제3 실시예)
다음으로 본 발명의 제3 MOSFET를 이용한 보호 회로 장치의 실장 구조에 관해 도 12를 참조하면서 그 구조에 대하여 설명한다.
본 실장 구조는 도전로(41)의 표면에 도전 피막(37)이 형성되어 있고, 그 이외에는 도 4의 구조와 실제로 동일하다. 따라서 이 도전 피막(37)에 대해서만 설명한다.
제1 특징은 도전로나 회로 장치의 휘어짐을 방지하기 위해 도전 피막(37)을 설치하는 점이다.
일반적으로, 절연성 수지와 도전로 재료(이하, 제1 재료라고 함)의 열팽창 계수의 차에 의해 실장 구조 자체가 휘거나, 또 도전로가 만곡되거나 박리되기도 한다. 또 도전로(41)의 열전도율이 절연성 수지의 열전도율보다도 우수하기 때문에 도전로(41)쪽이 먼저 온도 상승하여 팽창된다. 그 때문에, 제1 재료보다도 열팽창 계수가 작은 제2 재료를 피복함으로써 도전로의 휘어짐, 박리, 실장 구조의 휘어짐을 방지할 수가 있다. 특히, 제1 재료로 Cu를 채용한 경우, 제2 재료로서는Au, Ni 또는 Pt 등이 좋다. Cu의 팽창율은 16.7×10-6이고, Au은 14×10-6, Ni은 12.8×10-6, Pt은 8.9×10-6이다.
제2 특징은 제2 재료에 의해 앵커 효과를 갖고 있는 점이다. 제2 재료에 의해 차양(38)이 형성되고, 또 도전로(41)와 피착한 차양(38)이 절연성 수지(40)에 매립되어 있기 때문에, 앵커 효과를 발생시켜 도전로(41)의 박리를 방지할 수 있는 구조가 된다.
(MOSFET를 이용한 보호 회로 장치의 제조 방법을 설명하는 제1 실시예)
다음에 도 5 내지 도 11 및 도 4를 참조하여 제1 MOSFET를 이용한 보호 회로 장치의 제조 방법에 대하여 설명한다.
우선, 도 5와 같이 시트형의 도전박(50)을 준비한다. 이 도전박(50)은 납재의 부착성, 본딩성, 도금성이 고려되어 그 재료가 선택되고, 재료로서는 Cu를 주 재료로 한 도전박, Al을 주 재료로 한 도전박 또는 Fe-Ni 등의 합금으로 이루어지는 도전박 등이 채용된다.
도전박의 두께는 나중의 에칭을 고려하면 10㎛~300㎛ 정도가 바람직하며, 여기서는 70㎛(2온스)의 동박을 채용하였다. 그러나 300㎛ 이상이거나 10㎛ 이하여도 기본적으로는 상관 없다. 후술하는 바와 같이 도전박(50)의 두께보다도 얕은 분리홈(42)을 형성할 수 있으면 된다.
또한, 시트형의 도전박(50)은 소정의 폭으로 롤형으로 감겨 준비되며, 이것이 후술하는 각 공정으로 반송되어도 좋고, 소정의 크기로 컷트된 도전박이 준비되어 후술하는 각 공정으로 반송되어도 좋다.
계속해서, 적어도 도전로(41)가 되는 영역을 제외한 도전박(50)을 도전박(50)의 두께보다도 얇게 제거하는 공정이 있다. 그리고 이 제거 공정에 의해 형성된 분리홈(42) 및 도전박(50)에 절연성 수지(40)를 피복하는 공정이 있다.
우선, 동박(50) 상에 포토레지스트(내 에칭 마스크) PR을 형성하고, 도전로(41)가 되는 영역을 제외한 도전박(50)이 노출되도록 포토레지스트 PR을 패터닝한다 (이상, 도 6을 참조). 그리고, 상기 포토레지스트 PR을 통해 에칭하면 된다 (이상, 도 7을 참조).
에칭에 의해 형성된 분리홈(42)의 깊이는 예를 들면, 50㎛이며, 그 측면은 조면(粗面)으로 되기 때문에 절연성 수지(40)와의 접착성이 향상된다.
또한, 이 분리홈(42)의 측벽은 모식적으로 스트레이트로 나타내고 있지만, 제거 방법에 의해 다른 구조가 된다. 이 제거 공정은 웨트 에칭, 드라이 에칭을 채용할 수 있다. 웨트 에칭의 경우, 에칭제는 염화 제2 철 또는 염화 제2 구리가 주로 채용되며, 상기 도전박은 에칭제 중에서 디핑되거나, 이 에칭제로 샤워링된다. 여기에서 웨트 에칭은 일반적으로 비이방성으로 에칭되기 때문에, 개구부보다 내부의 분리홈(42)이 넓어지고, 분리홈(42)의 측면은 사이드 에칭되어 만곡 구조로 된다.
또한, 드라이 에칭의 경우에는 이방성, 비이방성으로 에칭이 가능하다. 현재로서는 Cu를 반응성 이온 에칭으로 제거하는 것이 불가능하다고 되어 있지만, 스퍼터링으로 제거할 수 있다. 또한 스퍼터링의 조건에 따라 이방성, 비이방성으로에칭할 수 있다.
또, 도 6에 있어서, 포토레지스트 대신에 에칭액에 대하여 내식성이 있는 도전 피막을 선택적으로 피복하여도 좋다. 도전로가 되는 부분에 선택적으로 피착시키면, 이 도전 피막이 에칭 보호막으로 되어 레지스트를 채용하지 않고 분리홈을 에칭할 수 있다. 이 도전 피막으로 생각되는 재료는 Ag, Au, Pt 또는 Pd 등이다. 또한 이들 내식성의 도전 피막은 다이 패드, 본딩 패드로서 그대로 활용할 수 있는 특징을 갖는다.
계속해서, 도 8과 같이, 분리홈(42)으로 분리된 도전박(50)으로 이루어지는 도전로(41)에 MOSFET칩(33)을 실장하는 공정이 있다.
MOSFET칩(33)은 표면에 소스 전극(331)과 게이트 전극(332)을 갖고, 이면에는 전면에 드레인 전극(333)을 갖는 반도체 베어칩이다. MOSFET칩(33)은 소스 전극(331)과 게이트 전극(332)을 하측을 향해 칩 마운터 장치로 패턴 인식을 하여, 그 각각을 도전로(41B, 41C와 41A, 41D)에 접촉시켜 땜납 등의 납재 또는 도전 페이스트(35)로 플립 칩 방식으로 고착시킨다.
또한, MOSFET칩(33)의 이면에 설치한 드레인 전극(333)에는 Cu로 이루어지는 도전 금속판(36)을 땜납 등의 납재 또는 도전 페이스트(25)로 고착시킨다. MOSFET칩(33)의 이면은 전부 드레인 전극(333)밖에 없으므로, 이 도전 금속판(36)은 다른 전극과 쇼트할 우려도 없으며, 또한 도전 금속판(36)은 도전로(41)와도 접속이 불필요하기 때문에, 이형(異形) 부품 마운터를 이용하여 대략적인 위치 정렬로 용이하게 마운트할 수 있다.
또한, 도 9에 도시한 바와 같이, 상기 도전박(50) 및 분리홈(42)에 절연성 수지(40)를 부착하는 공정이 있다. 이것은 트랜스퍼 몰드, 사출 성형, 또는 디핑에 의해 실현할 수 있다. 수지 재료로서는 에폭시 수지 등의 열 경화성 수지는 트랜스퍼 몰드로 실현할 수 있고, 폴리이미드 수지, 폴리페닐렌설파이드 등의 열가소성 수지는 사출 성형로 실현할 수 있다.
본 실시예에서는 도전박(50) 표면에 피복된 절연성 수지(40)의 두께는 회로 소자의 최정상부로부터 약 1OO㎛ 정도가 피복되도록 조정되어 있다. 이 두께는 강도를 고려하여 두껍게 하는 것도, 얇게 하는 것도 가능하다.
본 공정의 특징은 절연성 수지(40)를 피복할 때까지는 도전로(41)가 되는 도전박(50)이 지지 기판이 되는 것이다. 종래에는 지지 기판을 이용하여 도전로를 형성하였지만, 본 발명에서는 지지 기판이 되는 도전박(50)은 전극 재료로서 필요한 재료이다. 그 때문에 구성 재료를 최대한 생략하여 작업할 수 있는 장점을 지니며, 비용 절감도 실현할 수 있다.
또한, 분리홈(42)은 도전박의 두께보다도 얕게 형성되어 있기 때문에 도전박(50)이 도전로(41)로서 개개로 분리되어 있지 않다. 따라서, 시트형의 도전박(50)으로서 일체로 처리할 수 있어, 절연성 수지를 몰드할 때 금형으로의 반송, 금형으로의 실장 작업이 매우 편리하게 되는 특징을 갖는다.
계속해서, 도전박(50)의 이면을 화학적 및/또는 물리적으로 제거시켜 도전로(41)로서 분리하는 공정이 있다. 여기서, 이 공정은 연마, 연삭, 에칭, 레이저의 금속 증발 등에 의해 실시된다.
실험에서는 연마 장치 또는 연삭 장치에 의해 전면을 30㎛ 정도 깎고, 분리홈(42)으로부터 절연성 수지(40)를 노출시키고 있다. 이 노출되는 면을 도 9에서는 점선으로 도시하고 있다. 그 결과, 약 40㎛ 두께의 도전로(41)로 되어 분리된다. 또한 절연성 수지(40)가 노출되기 바로 전까지, 도전박(50)을 전면 웨트 에칭하고, 그 후, 연마 또는 연삭 장치에 의해 전면을 깎아 절연성 수지(40)를 노출시켜도 좋다. 또한, 도전박(50)을 점선 위치까지 전면 웨트 에칭하여 절연성 수지(40)를 노출시켜도 좋다.
이 결과, 절연성 수지(40)에 도전로(41)의 표면이 노출되는 구조가 된다. 그리고, 도전박(50)이 깎여 도 4의 분리홈(42)으로 된다 (이상 도 9 참조).
마지막으로, 절연성 수지(40)의 이면에 노출된 도전로(41)에는 땜납 등의 도전재를 피착시켜 본 실장 구조를 완성한다.
또한, 도전로(41)의 이면에 도전 피막을 피착시키는 경우, 도 5의 도전박의 이면에, 도전 피막을 미리 형성하여도 좋다. 이 경우, 도전로에 대응하는 부분을 선택적으로 피착하는 것이 좋다. 피착 방법은 예를 들면 도금이다. 또한 이 도전 피막은 에칭에 대하여 내성이 있는 재료가 좋다. 또한 이 도전 피막을 채용할 경우, 연마를 하지 않고 에칭만으로 도전로(41)로서 분리할 수 있다.
또, 상술한 본 제조 방법의 설명에서는 회로 부품으로서 MOSFET칩(33)을 중점적으로 기재했지만, 실제로는 도 10에 도시한 도전박(50) 상에는 MOSFET칩(33)을 포함하여 본 발명의 보호 회로 장치에 필요한 회로 부품이 다수 행렬형으로 실장된다. 도 10에, 분리홈(42)을 형성한 후의 도전박(50)의 기판의 평면도를 도시한다.이 기판은 크기가 45㎜×60㎜이고, 검은 부분이 도전로(41)를 형성하고 있으며, 흰 부분은 분리홈(42)을 형성하고 있다. 따라서, 실장 구조로 이루어지는 부분은 3열 8행으로 매트릭스형으로 배열되고, 주변에는 위치 정렬 마크(511)나, 제조 중에 사용하는 인덱스 구멍(512) 등이 설치되어 있다. 예를 들면, 다이싱 라인(51)은 양단에 설치한 2개선의 위치 정렬 마크(511)의 중앙에서 규정되어 있다.
도 11은 도 10의 하나인 도전박(50) 기판의 확대 평면도이다. 좌측에 도시한 도전로(41A, 41B, 41C, 41D)에 MOSFET칩(33)을 플립 칩 방식으로 고착시킨다. 또한 중앙부에는 컨트롤 IC9가 도전로(41)에 고착되고, 그 주변의 도전로(41)에는 도 19의 C1로부터 C3에 대응하는 칩 컨덴서(10)와 도 19의 R1 및 R2에 대응하는 칩 저항(11)이 칩마운터 장치를 이용하여 고착되어 있다.
또한, 네 코너 LP1, LP2, LP3, LP4에서 도시한 외부 단자는 도 19에 도시된 단자 LP1, LP2, LP3, LP4와 대응하고 있다.
따라서, 도 10에 도시한 도전박(50)의 기판에 다수개 형성된 본 발명의 보호 회로 장치는 일점 쇄선으로 도시하는 다이싱 라인(51) 상의 분리홈(42)의 절연성 수지(40) 부분에서 다이싱 장치로 X축 및 Y축 방향으로 절단하여 개개로 분리시키면, 개별의 MOSFET를 이용한 보호 회로 장치가 된다. 이러한 본 발명의 보호 회로 장치는 도전로(41)의 이면을 프린트 기판의 도전로에 땜납 등의 납재로 접속되어 사용된다.
이상의 제조 방법에 의해 절연성 수지(40)에 도전로(41)가 매립되고, 절연성 수지(40)의 이면과 도전로(41)의 이면이 일치하는 평탄한 MOSFET를 이용한 보호 회로 장치의 실장 구조를 실현할 수 있다.
본 제조 방법의 특징은 절연성 수지(40)를 지지 기판으로 활용하여 도전로(41)의 분리 작업을 할 수 있도록 하는 것이다. 절연성 수지(40)는 도전로(41)를 매립하는 재료로서 필요한 재료이며, 종래의 제조 방법과 같이 지지 기판을 필요로 하지 않는다. 따라서, 최소한의 재료로 제조할 수 있어 비용의 절감을 실현할 수 있는 특징을 갖는다.
또, 도전로(41) 표면으로부터의 절연성 수지의 두께는 이전 공정의 절연성 수지의 부착 시에 조정할 수 있다. 본 발명에서는 MOSFET칩(33)을 플립 칩 방식으로 도전로(41)에 고착하기 때문에, 본딩 와이어를 배제할 수 있었다. 따라서, 실장되는 MOSFET칩(33)의 두께에 의해 달라지지만, 실장 구조로서의 두께는 매우 얇게 할 수 있는 특징을 갖는다. 여기서는, 약 400㎛ 두께의 절연성 수지(40)에 40㎛ 두께의 도전로(41)와 약 200㎛ 두께의 MOSFET칩(33)이 매립된 실장 구조가 된다 (이상 도 4를 참조).
(MOSFET를 이용한 보호 회로 장치의 제조 방법을 설명하는 제2 실시예)
다음에 도 13 내지 도 17, 도 12를 참조하여 차양(38)을 갖는 MOSFET를 이용한 보호 회로 장치의 실장 구조 제조 방법에 대하여 설명한다. 또한, 차양이 되는 제2 재료(60)가 피착되는 것 이외에는 제1 실시예와 실질적으로 동일하기 때문에, 상세한 설명은 생략한다.
우선, 도 13과 같이, 제1 재료로 이루어지는 도전박(50) 상에 에칭레이트가 작은 제2 재료(60)가 피복된 도전박(50)을 준비한다.
예를 들면, 동박 상에 Ni을 피착시키면, 염화 제2 철 또는 염화 제2 구리로 Cu와 Ni이 한번에 에칭 가능하며, 에칭레이트의 차에 의해 Ni이 차양(38)으로 이루어져 형성되기 때문에 바람직하다. 굵은 실선이 Ni로 이루어지는 도전 피막(60)이며, 그 막 두께는 1∼10㎛ 정도가 바람직하다. 또한 Ni의 막 두께가 두꺼울수록 차양(38)이 형성되기 쉽다.
또한, 제2 재료는 제1 재료와 선택 에칭할 수 있는 재료를 피복하여도 좋다. 이 경우, 우선 제2 재료로 이루어지는 피막을 도전로(41)의 형성 영역에 피복하도록 패터닝하고, 이 피막을 마스크로 하여 제1 재료로 이루어지는 피막을 에칭하면 차양(38)을 형성할 수 있기 때문이다. 제2 재료로서는 Al, Ag, Au 등이 고려된다 (이상 도 13을 참조).
계속해서, 적어도 도전로(41)가 되는 영역을 제외한 도전박(50)을 도전박(50)의 두께보다도 얇게 제거하는 공정이 있다.
Ni(60) 상에 포토레지스트 PR을 형성하고, 도전로(41)가 되는 영역을 제외한 Ni(60)이 노출되도록 포토레지스트 PR을 패터닝하여 상기 포토레지스트를 통해 에칭하면 된다.
상술한 바와 같이, 염화 제2 철, 염화 제2 구리의 에칭제 등을 채용하여 에칭하면, Ni(60)의 에칭레이트가 Cu(50)의 에칭레이트보다도 작기 때문에 에칭이 진행됨에 따라 차양(38)이 나오게 된다.
또, 상기 분리홈(42)이 형성된 도전박(50)에 MOSFET칩(33)을 실장하는 공정(도 16), 상기 도전박(50) 및 분리홈(42)에 절연성 수지(40)를 피복하고,도전박(40)의 이면을 화학적 및/또는 물리적으로 제거시켜 도전로(41)로서 분리하는 공정(도 17), 및 도전로 이면에 도전 피막을 형성하여 완성하기까지의 공정(도 12)은 상술한 제조 방법과 동일하기 때문에 그 설명은 생략한다.
이상의 설명으로부터 명백한 바와 같이, 본 발명에서는 파워 MOSFET Q1, Q2를 1칩으로 집적화한 MOSFET칩, 도전로, 도전 금속판 및 절연성 수지가 필요 최소한으로 구성되며, 자원의 낭비가 없는 MOSFET를 이용한 보호 회로 장치의 실장 구조로 된다. 따라서, 완성할 때까지 여분의 구성 요소가 없어 비용을 대폭 절감시킬 수 있는 MOSFET를 이용한 보호 회로 장치의 실장 구조를 실현할 수 있다.
또한, MOSFET칩을 플립 칩 방식으로 도전로에 직접 고착시키기 때문에, 특히, 소스 전극으로부터 도전로까지의 추출 저항을 없앨 수 있어 ON 저항을 종래의 실장 구조의 것과 비교하여 30%나 저감시킬 수 있다. 또한 MOSFET칩의 공통 드레인 전극의 가이드가 불필요하게 되어, 매우 간단한 실장 구조를 실현할 수 있다.
또한, 본 발명의 MOSFET를 이용한 보호 회로 장치의 실장 구조에서는 본딩 와이어가 불필요하게 되어 절연성 수지의 피복막 두께, 도전박의 두께를 최적치로 함으로써 높이가 0.5mm 이하인 박형화가 도모됨과 동시에 소형 경량화된 실장 구조를 실현할 수 있다.
또한, 도전로의 이면만을 절연성 수지로부터 노출하고 있기 때문에 도전로의 이면이 바로 외부와의 접속을 제공할 수 있어, 종래 구조에서 필요로 하던 이면 전극 및 관통 구멍이 불필요하게 되는 이점을 갖는다.
또한, 본 실장 구조는 분리홈의 표면과 도전로의 표면은 실제로 일치하고 있는 평탄한 표면을 갖는 구조로 되어 있고, 좁은 피치 QFP의 실장 시에는 회로 장치 자체를 땜납의 표면 장력으로 그대로 수평 이동할 수 있기 때문에, 리드 편차를 용이하게 수정할 수 있다.
또한, 도전로의 표면측에 제2 재료를 형성하고 있기 때문에, 열팽창 계수의 차이에 의해 실장 기판의 휘어짐, 특히, 가늘고 긴 배선의 휘어짐 또는 박리를 억제할 수 있다.
또한, 도전로의 표면에 제2 재료로 이루어지는 피막을 형성함으로써, 도전로에 피착된 차양을 형성할 수 있다. 따라서 앵커 효과를 발생시켜, 도전로의 휘어짐, 박리를 방지할 수 있다.
또한, 본 발명의 MOSFET를 이용한 보호 회로 장치의 제조 방법에서는, 도전로의 재료로 되는 도전박 자체를 지지 기판으로서 기능시켜, 분리홈의 형성 시 혹은 M0SFET칩의 실장, 절연성 수지의 피착 시까지는 도전박으로 전체를 지지하고, 또 도전박을 각 도전로로서 분리할 때는 절연성 수지를 지지 기판으로 기능시키고 있다. 따라서, MOSFET칩, 도전박, 절연성 수지를 필요 최소한으로 제조할 수 있다. 또한, 지지 기판이 불필요한 점, 도전로가 절연성 수지에 매립되어 있는 점, 절연성 수지와 도전박의 두께의 조정이 더 가능하며, 또한 본딩 와이어를 필요로 하지 않음으로써 매우 얇은 MOSFET를 이용한 보호 회로 장치의 실장 구조를 실현할 수 있는 장점도 있다.
다음에, 도전박의 두께보다도 얇게 제거하는 공정(예를 들면 하프 에칭)까지는 도전로를 개개로 분리하지 않고 처리할 수 있기 때문에, 매우 작은 기판에 많은 MOSFET칩을 집적화하여 제조할 수 있어 작업성이 향상되는 특징도 갖는다.
또한, 도전로와 절연성 수지로 동일 평면을 형성하기 때문에 실장된 경우, 실장 기판 상의 도전로 측면에 맞닿지 않고 어긋날 수 있다. 특히, 위치가 어긋나 실장된 경우, 수평 방향으로 어긋나게 하여 재배치할 수 있다. 또한 실장 후, 납재가 녹아 있으면, 위치가 어긋나 실장된 장치는 녹은 납재의 표면 장력에 의해 도전로 상부로 스스로 되돌아가서 장치 자체에 의한 재배치가 가능해진다.

Claims (20)

  1. 2개의 MOSFET를 접속하고, 컨트롤 IC에서 상기 양 MOSFET의 스위칭을 행하는 MOSFET를 이용한 보호 회로 장치에 있어서, 절연 기판 상에 원하는 패턴의 도전로를 설치하고, 원하는 상기 도전로에 상기 양 M0SFET를 1칩으로 집적화한 MOSFET칩 각각의 게이트 전극과 각각의 소스 전극을 고착시키고, 상기 MOSFET칩의 이면에 설치한 공통 드레인 전극 상에 도전 재료를 장착한 것을 특징으로 하는 MOSFET를 이용한 보호 회로 장치.
  2. 제1항에 있어서,
    상기 MOSFET칩 각각의 게이트 전극과 각각의 소스 전극은 각각 칩의 중심선에 대하여 선대칭으로 배치되는 것을 특징으로 하는 MOSFET를 이용한 보호 회로 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 MOSFET칩 각각의 게이트 전극과 각각의 소스 전극은 Au 범프로 형성되는 것을 특징으로 하는 MOSFET를 이용한 보호 회로 장치.
  4. 제1항에 있어서,
    상기 도전 재료는 도전 금속판 혹은 도전 납재로 형성되는 것을 특징으로 하는 MOSFET를 이용한 보호 회로 장치.
  5. 2개의 MOSFET를 접속하고, 컨트롤 IC에서 상기 양 MOSFET의 스위칭을 행하는 MOSFET를 이용한 보호 회로 장치에 있어서, 절연성 수지로 매립된 원하는 패턴의 도전로를 설치하고, 원하는 상기 도전로에 상기 양 MOSFET를 1칩으로 집적화한 MOSFET칩 각각의 게이트 전극과 각각의 소스 전극을 고착시키고, 상기 MOSFET칩의 이면에 설치한 공통 드레인 전극 상에 도전 재료를 장착한 것을 특징으로 하는 MOSFET를 이용한 보호 회로 장치.
  6. 제5항에 있어서,
    상기 MOSFET칩 각각의 게이트 전극과 각각의 소스 전극은 각각 칩의 중심선에 대하여 선대칭으로 배치되는 것을 특징으로 하는 MOSFET를 이용한 보호 회로 장치.
  7. 제5항 또는 제6항에 있어서,
    상기 MOSFET칩 각각의 게이트 전극과 각각의 소스 전극은 Au 범프로 형성되는 것을 특징으로 하는 MOSFET를 이용한 보호 회로 장치.
  8. 제5항에 있어서,
    상기 도전 재료는 도전 금속판 혹은 도전 납재로 형성되는 것을 특징으로 하는 MOSFET를 이용한 보호 회로 장치.
  9. 도전박을 준비하고, 적어도 도전로가 되는 영역을 제외한 상기 도전박에 상기 도전박의 두께보다도 얕은 분리홈을 형성하여 도전로를 형성하는 공정과,
    원하는 상기 도전로 상에 2개의 MOSFET를 1칩으로 집적화한 MOSFET칩 각각의 게이트 전극과 각각의 소스 전극을 고착시키는 공정과,
    상기 MOSFET칩의 공통 드레인 전극 상에 도전 재료를 부착하는 공정과,
    상기 MOSFET칩을 피복하고, 상기 분리홈에 충전되도록 절연성 수지로 몰드하는 공정과,
    상기 분리홈을 설치하지 않은 두께 부분의 상기 도전박을 제거하는 공정
    을 포함하는 것을 특징으로 하는 MOSFET를 이용한 보호 회로 장치의 제조 방법.
  10. 도전박을 준비하고, 상기 도전박 표면의 적어도 도전로가 되는 영역에 내식성의 도전 피막을 형성하는 공정과,
    적어도 도전로가 되는 영역을 제외한 상기 도전박에 상기 도전박의 두께보다도 얕은 분리홈을 형성하여 도전로를 형성하는 공정과,
    원하는 상기 도전로 상에 2개의 MOSFET를 1칩으로 집적화한 MOSFET칩 각각의 게이트 전극과 각각의 소스 전극을 고착시키는 공정과,
    상기 MOSFET칩의 공통 드레인 전극 상에 도전 재료를 부착하는 공정과,
    상기 MOSFET칩을 피복하고, 상기 분리홈에 충전되도록 절연성 수지로 몰드하는 공정과,
    상기 분리홈을 설치하지 않은 두께 부분의 상기 도전박을 제거하는 공정
    을 포함하는 것을 특징으로 하는 MOSFET를 이용한 보호 회로 장치의 제조 방법.
  11. 도전박을 준비하고, 적어도 도전로가 되는 영역을 제외한 상기 도전박에 상기 도전박의 두께보다도 얕은 분리홈을 형성하여 다수의 탑재부를 갖는 도전로를 형성하는 공정과,
    각 탑재부의 원하는 상기 도전로 상에 2개의 MOSFET를 1칩으로 집적화한 MOSFET칩 각각의 게이트 전극과 각각의 소스 전극을 고착시키는 공정과,
    상기 MOSFET칩의 공통 드레인 전극 상에 도전 재료를 부착하는 공정과,
    상기 MOSFET칩을 피복하고, 상기 분리홈에 충전되도록 절연성 수지로 몰드하는 공정과,
    상기 분리홈을 설치하지 않은 두께 부분의 상기 도전박을 제거하는 공정과,
    상기 절연성 수지를 절단하여 각 탑재부마다 분리하는 공정
    을 포함하는 것을 특징으로 하는 MOSFET를 이용한 보호 회로 장치의 제조 방법.
  12. 도전박을 준비하고, 적어도 도전로가 되는 영역을 제외한 상기 도전박에 상기 도전박의 두께보다도 얕은 분리홈을 형성하여 도전로를 형성하는 공정과,
    원하는 상기 도전로 상에 2개의 MOSFET를 1칩으로 집적화한 MOSFET칩 각각의 게이트 전극과 각각의 소스 전극을 고착시키는 공정과,
    상기 MOSFET칩의 공통 드레인 전극 상에 도전 재료를 부착하는 공정과,
    상기 MOSFET칩을 피복하고, 상기 분리홈에 충전되도록 절연성 수지로 몰드하는 공정과,
    상기 분리홈을 설치하지 않은 두께 부분의 상기 도전박을 이면으로부터 똑같이 제거하여 상기 도전로의 이면과 상기 분리홈 사이의 상기 절연성 수지를 실질적으로 평탄면으로 하는 공정
    을 포함하는 것을 특징으로 하는 MOSFET를 이용한 보호 회로 장치의 제조 방법.
  13. 도전박을 준비하고, 적어도 도전로가 되는 영역을 제외한 상기 도전박에 상기 도전박의 두께보다도 얕은 분리홈을 형성하여 다수의 탑재부를 갖는 도전로를 형성하는 공정과,
    각 탑재부가 원하는 상기 도전로 상에 2개의 MOSFET를 1칩으로 집적화한 MOSFET칩 각각의 게이트 전극과 각각의 소스 전극을 고착시키는 공정과,
    상기 MOSFET칩의 공통 드레인 전극 상에 도전 재료를 부착하는 공정과,
    상기 MOSFET칩을 피복하고, 상기 분리홈에 충전되도록 절연성 수지로 몰드하는 공정과,
    상기 분리홈을 설치하지 않은 두께 부분의 상기 도전박을 이면으로부터 똑같이 제거하여 상기 도전로의 이면과 상기 분리홈 사이의 상기 절연성 수지를 실질적으로 평탄면으로 하는 공정과,
    상기 절연성 수지를 절단하여 각 탑재부마다 분리하는 공정
    을 포함하는 것을 특징으로 하는 MOSFET를 이용한 보호 회로 장치의 제조 방법.
  14. 제9항 내지 제13항 중 어느 한항에 있어서,
    상기 도전박은 Cu, 알루미늄, Fe-Ni 중 어느 하나로 구성되는 것을 특징으로 하는 MOSFET를 이용한 보호 회로 장치의 제조 방법.
  15. 제10항에 있어서,
    상기 도전 피막은 Ni, Au 혹은 Ag 도금 형성되는 것을 특징으로 하는 MOSFET를 이용한 보호 회로 장치의 제조 방법.
  16. 제9항 내지 제13항 중 어느 한항에 있어서,
    상기 도전박에 선택적으로 형성되는 상기 분리홈은 화학적 혹은 물리적 에칭에 의해 형성되는 것을 특징으로 하는 MOSFET를 이용한 보호 회로 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 도전 피막을 상기 분리홈 형성 시의 마스크의 일부로서 사용하는 것을 특징으로 하는 MOSFET를 이용한 보호 회로 장치의 제조 방법.
  18. 제9항 내지 제13항 중 어느 한항에 있어서,
    상기 도전 재료는 도전 금속판 혹은 도전 납재로 형성되는 것을 특징으로 하는 MOSFET를 이용한 보호 회로 장치의 제조 방법.
  19. 제9항 내지 제13항 중 어느 한항에 있어서,
    상기 절연성 수지는 트랜스퍼 몰드로 부착되는 것을 특징으로 하는 MOSFET를 이용한 보호 회로 장치의 제조 방법.
  20. 제11항 또는 제13항에 있어서,
    상기 절연성 수지는 다이싱에 의해 각 탑재부마다 분리되는 것을 특징으로 하는 MOSFET를 이용한 보호 회로 장치의 제조 방법.
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