KR100352453B1 - 채널간 스큐 보상장치 - Google Patents

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KR100352453B1
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니혼덴신뎅와가부시키가이샤
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    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
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Abstract

채널간 스큐 보상장치가 개시되어 있다. 본 발명의 채널간 스큐 보상장치에 있어서는, 병렬 데이터의 시간축 상의 위치를 나타내는 프레임 신호를 사용하는 전송 채널마다 생성하는 N개의 프레임 동기회로(11)와, 프레임 동기회로(11)에서 출력되는 N개의 프레임 신호에 따라 기준 타이밍을 결정하는 기준 타이밍 결정부(16)와, 기준 타이밍 결정부(16)가 결정한 기준 타이밍에 따라 N개의 스큐량 신호를 생성하는 스큐량 검출부(15)와, 스큐량 검출부(15)가 생성한 스큐량 신호에 따라 병렬 데이터의 타이밍을 전송 채널마다 보상하는 타이밍 보상부(13)를 마련하였다.

Description

채널간 스큐 보상장치{Apparatus for compensating channel-to-channel skew}
본 발명은, 정보처리 시스템, 혹은 통신처리 시스템 등에 사용되는 병렬 데이터를 전송함에 있어서, 전송할 병렬 데이터의 각 채널간에 있어서의 스큐를 보상하는 채널간 스큐 보상장치에 관한 것이다.
또한, 본 발명은, 일본에서 출원된 일본국 특허출원 평10-032618, 일본국 특허출원 평10-059542, 및 일본국 특허출원 평10-077783호에 기초한 것으로서, 이들 내용은, 참조함으로써 본 명세서에 반영된다.
따라서, 본 발명의 목적은, 어느 전송 채널에서 스큐량의 변동이 발생하였을 경우, 그 영향이 해당 채널 이외에 미치는 것을 방지함과 동시에, 스큐 보상회로에서의 지연량을 줄일 수 있는 채널간 스큐 보상장치를 제공하는 것이다.
또한, 본 발명의 다른 목적은, 스큐량이 변동되어 프레임 동기가 어긋난 다음, 다시 프레임 동기상태로 돌아가 신호 지연량이 갱신될 때까지의 시간을 단축하고, 에러데이터의 출력을 억제할 수 있는 채널간 스큐 보상장치를 제공하는 것이다.
도 1은 본 발명과 접속되는 병렬 리던던시 부호화장치의 일반형의 구성을 나타낸 도면이고,
도 2는 m=3 및 m'=1인 경우의 병렬 리던던시 부호화장치의 실시예를 나타낸 도면이고,
도 3은 병렬 리던던시 부호화장치의 실시예에 있어서의 동작 타임챠트이고,
도 4는 본원 발명에 따른 제1 실시예의 채널간 스큐 보상장치의 구성을 나타낸 블럭도이고,
도 5는 도4의 스큐 보상 제어 유니트(12)의 구성을 나타낸 블록도이고,
도 6은 도4의 채널간 스큐 보상장치의 주요부분을 나타낸 블록도이고,
도 7은 시작신호(Scs)에 대한 카운터회로(123)의 동작을 나타낸 타임챠트이고,
도 8은 리셋신호(Scr)에 대한 카운터회로(123)의 동작을 나타낸 타임챠트이고,
도 9는 도4의 타이밍 결정회로(16)의 변형예를 나타낸 블럭도이고,
도 10은 제2 실시예의 채널간 스큐 보상장치의 시작신호 발생회로(124B)의구성을 나타낸 블럭도이고,
도 11은 제3 실시예의 채널간 스큐 보상장치의 시작신호 발생회로(124C)의 구성을 나타낸 블럭도이고,
도 12는 제4 실시예의 채널간 스큐 보상장치를 나타낸 블럭도이고,
도 13은 도12에 도시한 프레임 이탈 검출회로(23) 및 프레임 동기 검출회로(24)의 상세를 나타낸 블럭도이고,
도 14는 제5 실시예의 채널간 스큐 보상장치의 구성을 나타낸 블럭도이고,
도 15도 도13의 종속 채널 프레임 동기회로(31)의 구성을 나타낸 블럭도이고,
도 16은 동기 보호회로(32)의 상태 천이도이고,
도 17은 입력 데이터의 프레임 구성의 예를 나타낸 모식도이고,
도 18은 제6 실시예의 채널간 스큐 보상장치의 구성을 나타낸 블럭도이고,
도 19는 마스터 채널 프레임 동기회로(30)의 동작을 나타낸 타임챠트이고,
도 20은 m+m'비트의 프레임 구성의 예를 나타낸 도면이고,
도 21은 종래의 병렬 리던던시 부호화장치의 구성도이고,
도 22는 종래의 다른 병렬 리던던시 부호화장치의 구성도이고,
도 23은 종래의 채널간 스큐 보상장치의 구성을 나타낸 블럭도이다.
본 발명의 목적은, 시간축 상의 동일한 위치에 2이상의 N비트가 배치된 병렬 데이터를 N개의 전송 채널(Ch1∼chn)을 이용하여 병렬로 전송한 결과 얻어지는 병렬 데이터를 입력하여, 상기 병렬 데이터의 시간축 상의 위치를 나타내는 프레임신호(SF)를 사용하는 전송 채널마다 생성하는 N개의 프레임 동기회로(11-1∼11-n)와,상기 프레임 동기회로에서 출력되는 N개의 프레임 신호에 따라 기준 타이밍을 결정하는 기준 타이밍 결정부(16)와, 상기 기준 타이밍 결정부가 결정한 기준 타이밍에 따라 N개의 스큐량 신호(SS)를 생성하는 스큐량 검출부(15)와, 상기 스큐량 검출부(15)가 생성한 스큐량 신호에 따라 상기 병렬 데이터의 타이밍을 전송채널마다 보상하는 타이밍 보상부(13-1∼13-n)을 마련한 채널간 스큐 보상장치에 의해 달성될 수 있다.
여기서, 상기 전송 채널마다 생성되는 N개의 프레임신호는, 각 전송 채널의 데이터간에 스큐가 발생하지 않은 경우, 각 전송 채널의 데이터의 내용과 관계없이, N개 모두가 동일 시각에 프레임 동기회로에서 출력된다.
상기 구성에 따른 채널간 스큐 보상장치에 있어서는, 마스터 채널과 같은 특별한 고정 채널이 존재하지 않고, 각각의 전송 채널에 대해 스큐량의 검출과 스큐의 보상이 실시된다. 스큐량을 검출할 때 기준이 되는 기준 타이밍은, 프레임 동기회로에서 출력되는 N개의 프레임 신호에 따라 결정된다. 이에 따라, 타이밍의 기준이 되는 고정 채널이 존재하지 않게 되므로, 타이밍 보상부에서의 최대 지연량은 종래보다 작아진다.
예컨대, N개의 전송 채널 각각에 대응하여 생성되는 N개의 프레임 신호 중 마지막으로 나타난 신호의 타이밍을 기준 타이밍으로 정할 경우에는, 기준 타이밍보다 나중의 프레임 신호는 존재하지 않으므로, 기준 타이밍이 진행된 시간만큼 타이밍 보상부에서 지연하면 된다. 즉, 본 발명의 채널간 스큐 보상장치에서는, x비트의 채널간 스큐의 보정을 보증하기 위한 최대 지연량은 (x+1)비트로 억제된다.또한, 스큐량 검출부 및 타이밍 보상부의 동작이 각 전송 채널에서 독립되어 있으므로, 특정한 채널의 영향이 다른 채널에 미치지 않는다.
또한, 상기 기준 타이밍 결정부(16)에, 입력되는 상기 N개의 프레임 신호 각각을 복수 클럭주기 동안 유지하는 N개의 시프트 레지스터(121-1∼121-n)와, 이들 시프트 레지스터의 출력신호의 논리연산에 의해 기준 타이밍을 결정하는 논리 연산부(14)를 마련하여도 좋다.
예컨대, 상기 시프트 레지스터로서 k비트 구성의 시프트 레지스터를 이용한 경우에는, 데이터 시프트에 사용하는 클럭 펄스의 k주기의 기간만큼 입력신호를 시프트 레지스터 내에 유지할 수 있다. 이에 따라, 각 전송 채널의 N개의 프레임 신호가 복수의 클럭주기 동안 시프트 레지스터에 유지되므로, 복수의 시점에서 나타나는 복수의 프레임 신호를 같은 타이밍에서 감시할 수 있다. 따라서, 채널간 스큐가 발생한 경우라도, 논리 연산부는 시프트 레지스터에 유지되는 프레임 신호를 감시함으로써, 특정한 기간 내에 N개의 프레임 신호 모두가 나타났는지의 여부를 식별할 수 있다. 이러한 식별에 의해 기준 타이밍을 결정할 수 있다.
또한, 상기 채널간 스큐 보상장치 내의 스큐량 검출부(15)에, 상기 기준 타이밍 결정부가 결정한 기준 타이밍에서 상기 기준 타이밍 결정부의 시프트 레지스터(121-1∼121-n)의 출력신호를 유지하는 데이터 유지부(122-1∼122-n)를 마련하여도 좋다.
즉, 상기 구성에 따르면, 각 전송 채널의 N개의 프레임신호가 복수 클럭주기 동안 시프트 레지스터에 유지되므로, 복수의 시점에서 나타나는 복수의 프레임 신호를 같은 타이밍에서 감시할 수 있다. 그리고, N개의 프레임 신호가 시프트 레지스터에 유지되어 있을 때, 시프트 레지스터의 출력신호를 데이터 유지부에 삽입함으로써 전송 채널간의 타이밍의 어긋남, 즉 채널간 스큐량을 검출할 수 있다.
또한, 상기 채널간 스큐 보상장치 내의 논리 연산부(14)에, 상기 기준 타이밍 결정부 내의 N개의 시프트 레지스터 모두에 프레임 신호가 유지된 것을 검출하였을 때 시작신호(Scs)를 생성하는 시작신호 생성부(124)와, 상기 시작신호에 따라 소정의 클럭신호의 계수를 시작하고, 병렬 데이터의 프레임 주기와 같은 주기로 기준 타이밍을 나타내는 신호(Sref)를 반복하여 출력하는 계수부(123)를 마련하여도 좋다.
이러한 구성에 의하면, 프레임길이가 일정한 데이터가 입력되는 경우에는 프레임길이에 대응하는 일정한 주기로 데이터가 반복하여 입력된다. 그리고, 이러한 프레임주기와 같은 주기로 기준 타이밍을 나타내는 신호를 반복하여 출력함으로써, 각각의 데이터 프레임에 대해 스큐량의 검출이 가능해진다. 또한, 계수부(123)는, 1프레임 주기를 검출하기 위해 사용한다.
또한, 상기 논리 연산부(14)에 상기 계수부가 기준 타이밍을 나타내는 신호(Sref)를 출력하고 있을 때 기준 타이밍 결정부의 N개의 시프트 레지스터 중 어느 하나에 상기 프레임 신호가 유지되어 있지 않은 것을 검출하면, 계수부(123)의 동작을 정지하기 위한 리셋신호를 생성하는 리셋신호 생성부(125)를 마련하여도 좋다.
즉, 기준 타이밍을 결정한 다음 1프레임 주기 지연되어 그 기준 타이밍을 사용하는 경우에는, 1프레임 주기동안 발생하는 스큐량의 변동을 고려해야 한다. 특히, N개의 프레임 신호 중 처음 신호가 다시 진행하거나 또는 마지막 신호가 다시 지연되면, 스큐량의 검출을 할 수 없는 채널이 나타난다. 따라서, 상기 구성에 의해 스큐량의 검출을 할 수 없는 채널이 나타나면, 리셋신호 생성부가 리셋신호를 생성하고, 이러한 리셋신호에 의해 계수부의 동작이 정지하므로 에러의 발생을 억제할 수 있다.
또한, 상기 시작신호 생성부(124)에, 기준 타이밍 결정부 내의 N개의 시프트 레지스터(121-1∼121-n) 모두에 상기 프레임 신호가 유지된 것을 검출하였을 때, N개의 프레임 신호 중 처음으로 나타나는 신호의 시간축 상의 위치를 선두위치로서 식별하고, N개의 프레임 신호 중 마지막으로 나타나는 신호의 시간축 상의 위치를 후미위치로서 식별하고, 상기 선두위치와 후미위치의 중간위치의 프레임 신호가 상기 시프트 레지스터의 중앙의 비트위치에 근접하였을 때 상기 시작신호(Scs)를 생성하는 중간위치 식별부(1244)를 마련하여도 좋다.
즉, 예컨대, N개의 시프트 레지스터 모두에 상기 프레임 신호가 유지되었을 때를 기준 타이밍으로 정하면, 1프레임 주기동안의 변동에 의해 마지막 프레임 신호가 다시 지연된 경우에는, 스큐량의 검출을 할 수 없는 채널이 나타날 가능성이 높다. 따라서, 상술한 구성을 채용하였을 경우, 선두위치의 프레임 신호로부터 후미위치의 프레임 신호까지의 범위전체가 시프트 레지스터의 비트위치의 중앙에 나타났을 때가 기준 타이밍이 된다. 이에 따라, 선두위치의 프레임 신호에서 후미위치의 프레임 신호까지의 위치 어긋남이 시프트 레지스터의 비트수보다 충분히 작은경우에는, 1프레임 주기동안의 변동에 의해 처음 프레임 신호가 다시 진행하거나 또는 마지막 프레임 신호가 다시 지연된 경우에도, 이들 프레임 신호의 위치가 시프트 레지스터의 유지범위를 벗어날 가능성이 낮으므로, 에러가 발생하기 어렵다.
또한, 시작신호 생성부(124)에 상기 중간위치 식별부가 아닌, N개의 프레임 신호 중 시간축 상의 같은 위치에 나타나는 신호수가 최대가 되는 프레임 신호의 위치를 최대위치로서 검출하고, 이 최대위치의 프레임 신호가 상기 시프트 레지스터의 중앙의 비트위치에 근접하였을 때 시작신호(Scs)를 생성하는 최대위치 식별부(1246)를 마련하여도 좋다.
즉, 각 전송채널의 전송 소요시간의 불균형이 통계적으로 분포된다고 가정하면, 선두의 프레임 신호의 위치와 후미의 프레임 신호의 위치의 중간에서 프레임 신호가 분포되는 빈도가 최대가 된다고 생각할 수 있다. 따라서, 상술한 구성을 채용하였을 경우, 시간축 상의 같은 위치에 나타나는 신호수가 최대로 되는 프레임 신호의 위치가 시프트 레지스터의 중앙의 비트위치에 있을 때가 기준 타이밍이 된다. 이에 따라, 선두위치의 프레임 신호에서 후미위치의 프레임 신호까지의 위치 어긋남이 시프트 레지스터의 비트수보다 충분히 작은 경우에는, 1프레임 주기동안의 변동에 의해 처음 프레임 신호가 다시 진행하거나, 또는 마지막 프레임 신호가 다시 지연된 경우에도, 이들 프레임 신호의 위치가 시프트 레지스터의 유지범위를 벗어날 가능성이 낮으므로, 에러가 발생하기 어렵다.
다음, 스큐량이 변동되여 프레임 동기가 어긋난 경우에도, 다시 프레임 동기상태로 돌아가 신호 지연량이 갱신될 때까지의 시간을 단축하고, 에러데이터의 출력을 억제한다는 목적은, 입력된 병렬 데이터에 에러정정이 가능한 부호화가 이루어진 경우, 에러 정정 복호를 행할 때 스큐 보상을 함으로써 달성된다. 또한, 에러 정정이 가능한 부호화가 이루어진 병렬 데이터는, 상술한 본 발명에 따른 리던던시 부호화장치에 의해 부호화된 병렬 데이터에 한정되지 않으며, 다른 방법에 의해 프레임 부호화된 병렬 데이터여도 좋다.
즉, 채널간의 시간축 상의 위치 어긋남이 보정된 병렬 데이터를 입력하여 그것의 에러 정정 복호를 행함과 동시에, 데이터에러의 유무를 나타내는 에러신호를 각 전송 채널마다 생성하는 에러 정정부(21)와, 상기 에러 정정부가 출력하는 에러 신호에 따라 병렬 데이터의 채널간의 시간축 상의 위치 어긋남을 보정하는 채널간 스큐 보상부(20)를 마련한 채널간 스큐 보상장치에 의해 달성된다.
상기 구성에 의에러 정정 부호화된 상기 병렬 데이터의 에러 정정 복호를 행할 때에는, 각 채널의 비트의 에러의 유무를 검출할 수 있고, 검출된 에러의 발생 빈도가 큰 경우에는 상기 채널간 스큐 보상부의 보상량이 적정하지 않으므로 그 보상량을 변경한다. 한편, 검출된 에러의 발생 빈도가 작은 경우에는, 채널간 스큐 보상부의 보상량이 적정하다고 볼 수 있다. 즉, 에러 정정부에 의해 검출된 에러에 따라 상기 채널간 스큐 보상부를 제어함으로써 신뢰성이 높은 채널간 스큐 보상이 가능해진다.
또한, 상술한 채널간 스큐 보상장치에서는, 에러 정정부가 출력하는 신뢰성이 높은 에러 신호에 따라 제어를 실시하므로, 다수 프레임에 걸쳐 동기상태를 조사하지 않아도 된다. 즉, 에러 정정수단에서 출력되는 에러 신호는 각 클럭마다 출력되므로, 이를 바탕으로 프레임 동기 및 프레임 이탈을 검출함으로써, 다수 프레임에 걸쳐 동기상태를 조사할 필요가 없고, 채널간 스큐량이 변화된 경우에는 그에 추종하도록 짧은 시간으로 채널간 스큐 보상수단의 보상량을 갱신할 수 있다.
또한, 상기 채널간 스큐 보상장치는, 각 전송 채널마다 상기 병렬 데이터의 프레임의 시간축 상의 위치를 검출하는 프레임 위치검출부(22)와, 상기 프레임 위치검출부가 검출한 적어도 2개의 전송 채널에서의 프레임의 시간축 상의 위치에 따라 상기 병렬 데이터의 채널간 시간축 상의 위치 어긋남을 보정하는 채널간 스큐 보상부(20)와, 채널간 시간축 상의 위치 어긋남이 보정된 병렬 데이터를 입력하여 그것의 에러 정정 복호를 행함과 동시에, 데이터 에러의 유무를 나타내는 에러 신호를 각 전송 채널마다 생성하는 에러 정정부(21)와, 상기 에러 정정부가 출력하는 에러 신호에 따라 상기 프레임 위치검출부의 검출상태를 제어하는 에러 제어부(23,24)를 마련하여도 좋다.
상기 채널간 스큐 보상장치에 있어서, 프레임 위치 검출부는, 각 전송 채널마다 병렬 데이터의 프레임의 시간축 상의 위치를 검출한다. 채널간 스큐 보상부는, 프레임 위치검출부가 검출한 적어도 2개의 전송 채널에서의 프레임의 시간축 상의 위치에 따라 병렬 데이터의 채널간의 시간축 상의 위치 어긋남을 보정한다. 에러 정정부는, 채널간의 시간축 상의 위치 어긋남이 보정된 병렬 데이터를 입력하여 그것의 에러 정정 복호를 행함과 동시에, 데이터 에러의 유무를 나타내는 에러 신호를 각 전송 채널마다 생성한다. 에러 제어부는, 에러 정정부가 출력하는 에러 신호에 따라 프레임 위치검출부의 검출상태를 제어한다.
그리고, 에러 정정 부호화된 상기 병렬 데이터의 에러 정정 복호를 행할 때에는, 각 채널의 비트의 에러의 유무를 검출할 수 있다. 검출된 에러의 발생 빈도가 큰 경우에는, 채널간 스큐 보상부의 보상량이 적정하지 않으므로, 보상량을 변경해야 한다. 또한, 검출된 에러의 발생 빈도가 작은 경우에는, 채널간 스큐 보상부의 보상량이 적정하다고 볼 수 있다.
상기 구성을 채용함으로써, 에러 정정부가 출력하는 신뢰성이 높은 에러 신호에 따라 프레임 위치 검출부의 검출상태를 제어하므로, 다수 프레임에 걸쳐 동기상태를 조사하지 않아도 된다. 즉, 채널간 스큐량이 변화된 경우에는, 그것에 추종하도록 짧은 시간으로 채널간 스큐 보상부의 보상량을 갱신할 수 있다.
또한, 상술한 채널간 스큐 보상장치에 소정의 조건이 성립할 때까지 상기 프레임 위치 검출부가 검출한 위치를 상기 채널간 스큐 보상부의 보정량에 반영하는 것을 지연시키는 동기 보호부(35b1∼bmax)를 마련하여도 좋다.
즉, 전송되는 신호는 노이즈 등의 영향을 받으므로, 병렬 데이터에 포함되는 프레임 비트 등의 동기신호의 검출에 있어서의 신뢰성은 낮다. 따라서, 하나의 동기신호만으로 프레임 위치를 특정하고 스큐 보상량을 갱신하면, 큰 에러가 발생하게 된다. 따라서, 상술한 동기 보호부는 소정의 조건이 성립할 때까지 상기 프레임 위치 검출부가 검출한 위치를 상기 채널간 스큐 보상부의 보정량에 반영하는 것을 지연시키므로, 노이즈 등에 의해 발생하는 일시적인 신호에 의해 프레임 위치가 특정되는 것이 방지되고, 제어의 신뢰성이 향상된다.
또한, 상술한 채널간 스큐 보상장치에 에러 정정부가 출력하는 에러 신호에따라 각 채널의 에러의 발생 빈도를 검출하고, 검출한 에러의 발생 빈도가 소정 이상이 되면, 프레임 이탈신호를 상기 동기 보호부에 출력하는 프레임 이탈 검출부(23-1∼23-N)를 마련하여도 좋다.
이에 따라, 동기 보호부는 프레임 이탈 신호에 의해 에러의 발생 빈도가 소정 이상인 것을 인식할 수 있다. 따라서, 프레임 동기가 이탈된 것으로 보고, 바로 프레임 동기를 조정하기 위한 동작으로 이행할 수 있다.
또한, 상기 프레임 이탈 검출부 대신, 에러 정정부가 출력하는 에러 신호에 따라 각 채널의 에러의 발생 빈도를 검출하고, 검출한 에러의 발생 빈도가 소정 이하가 되면 프레임 동기신호를 상기 동기 보호부에 출력하는 프레임 동기 검출부(24-1∼24-N)를 마련하여도 좋다.
이에 따라, 동기 보호부는 프레임 동기신호에 의해 에러의 발생 빈도가 소정 이하인 것을 인식할 수 있다. 따라서, 프레임 동기가 일치하였다고 보고, 스큐 보정량을 갱신하기 위한 동작으로 바로 이행할 수 있다.
이하의 실시예는, 청구항에 따른 발명을 한정하지 않으며, 또한, 실시예에서 설명되어 있는 특징의 모든 조합이 발명의 해결부에 필수적인 것이라고는 할 수 없다.
1. 병렬 리던던시 부호화장치
먼저, 본 발명에 따른 채널간 스큐 보상장치의 일실시예에 대해 설명하기 전에, 상기 채널간 스큐 보상장치로 출력되는 병렬 데이터에 대해 병렬 리던던시 부호화하는 장치에 대해 설명하기로 한다.
도1은, 상술한 병렬 리던던시 부호화장치의 일반형의 구성을 나타낸 도면으로서, 상기 병렬 리던던시 부호화장치(1)는 리던던시 데이터 발생부(5) 및 데이터 스위칭부(2)를 구비하고 있다. 또한, 상기 병렬 리던던시 부호화장치(1)에는, m채널의 병렬 데이터가 클럭에 동기되어 각각 입력된다. 또한, 상기 m채널의 입력 병렬 데이터는, 해당 병렬 데이터의 수신측에서, 데이터 에러의 검출 및 정정을 가능하게 하기 위해 에러 정정 부호화된 데이터여도 좋다.
리던던시 데이터 발생부(5)는, m'채널의 리던던시 데이터를 출력한다. m채널의 병렬 데이터 및 m'채널의 리던던시 데이터가 데이터 스위칭부(2)에 입력된다. 데이터 스위칭부(2)는, 상기 출력을 임의의 m+m'클럭의 시간만큼 관찰한 경우, 어느 채널에서도 m'클럭만큼의 리던던시 데이터가 포함되도록, 또한, 계속되는 m+m'클럭에 서도 리던던시 데이터의 출력패턴이 이전의 m+m'클럭과 동일해지도록, 각 채널간에서 데이터를 교체하여, m+m'채널의 데이터를 출력한다.
이 결과, 데이터 스위칭부(2)의 출력은, 어느 채널에 있어서도 m+m'비트마다 m'비트만큼의 리던던시 데이터가 삽입되어 있으며, 또한, 어느 시간에 있어서도 입력된 m채널의 데이터가 모두 출력되어 있다. 이와 같이 데이터를 교체함으로써 부호화를 행하기 위해 전송로에 출력되는 데이터의 비트속도와 입력 데이터의 비트속도는 동일하다. 이 때문에, 병렬 리던던시 부호화장치가 한 종류의 클럭신호로 동작하는 것이 가능하다.
또한, 상술한 병렬 리던던시 부호화장치를 이용하면, 데이터의 교체에 의해 리던던시 데이터를 제거할 수 있고, 속도 변환회로가 불필요하므로, 구성이 간이하고, 또한 데이터 속도에 대해 유연성을 갖는 복호장치를 실현할 수 있다. 또한, 상기 병렬 리던던시 부호화장치를 병렬방향으로 복수개 조합하고, a×m채널의 병렬 데이터 및 a×m'채널의 리던던시 데이터를 m+m' 클럭주기로 교체하는 장치에 의해서도 동일한 효과를 얻을 수 있다.
다음, 상술한 병렬 리던던시 부호화장치의 구체적인 예에 대해 설명하기로 한다. 도 2는, 상기 m 및 m'를 m=3 및 m'=1로 한 장치의 구성예를 나타낸 도면이다. 데이터 스위칭부(2)는 4 클럭 카운터(3) 및 셀렉터(4-1∼4-4)를 구비한다.셀렉터(4-1∼4-4)는, 3계통의 입력 데이터(ch1∼ch3) 및 1계통의 리던던시 데이터(프레임 비트)의 총 4계통의 입력을 4 클럭 카운터(3)로부터의 신호에 의해 절체하고, 4 채널의 데이터를 출력하는 장치이다. 4개의 셀렉터(4-1∼4-4)는 각각 동일한 입력을 동시에 선택하지 않도록 설정되어 있다.
도 3은, 도 2의 병렬 리던던시 부호화장치의 동작 타임챠트이다. 이하, 도 3를 이용하여 도 2의 병렬 리던던시 부호화장치의 동작을 설명하기로 한다. 도 3의 (1)은 클럭, (2)는 4 클럭 카운터(3)의 출력, (3)∼(5)는 각각 입력 데이터(ch1∼ch3), (6)은 리던던시 데이터 발생부(5)의 출력, (7)∼(10)은 각각 출력 데이터(ch1∼ch4)이다.
4 클럭 카운터(3)는, 1클럭마다 출력을「1」에서부터 1씩 증가시킨다. 5클럭째에는 출력이 「1」로 되돌아간다. 입력 데이터(ch1)는 클럭과 동기되어 있으며, (3)에 도시된 바와 같이, 1클럭째에는 데이터11, 2클럭째에는 데이터12, n클럭째에는 데이터1n이 입력된다. 입력 데이터(ch2, ch3)에 대해서도 마찬가지이다.
셀렉터(4-1)는 4 클럭 카운터(3)의 출력 「1」∼「4」에 대응하여, 입력 데이터(ch1∼ch3) 및 프레임 비트 중 4개의 입력을 절체하면서 출력한다. 그 결과, 출력 데이터(ch1)의 출력은 계열(7)과 같이 된다. 셀렉터(4-2, 4-3 및 4-4)도 4 클럭 카운터(3)의 출력「1」∼「4」에 대응하여 동일한 동작을 하며, 출력은 각각 계열(8)∼(10)과 같이 된다.
이 결과, 출력 데이터 중 임의의 하나의 채널의 출력에 주목하면, 4비트마다 1비트의 프레임 비트가 삽입되어 있으며, 4 비트의 길이의 프레임이 구성되어 있다. 또한, 특정한 타임슬롯의 출력 데이터에 주목하면, 프레임 비트를 출력하고 있는 이외의 채널에서 동일한 타임슬롯에 있어서의 입력 데이터(ch1∼ch3)의 데이터가 출력되어 있다.
이와 같은 구성에 따르면, 카운터와 셀렉터만으로 프레임 비트의 삽입을 행할 수 있다. 따라서, 클럭속도 변환을 위한 PLL회로가 불필요하고, 회로구성이 매우 용이하며, 또한, 회로를 특정한 동작속도로 조정할 필요가 없는 부호화회로를 실현할 수 있다. 또한, 입력된 3채널의 데이터는 동일한 타임슬롯에서 출력되므로, 프레임 비트의 삽입에 의해 데이터의 지연이 전혀 발생하지 않는다는 이점이 있다.
또한, 일반적으로, 마크율(전송할 데이터에서의 “0"과 “1"의 비율)에 의존하여 광소자의 발광 스큐가 발생하므로, 채널간에서의 마크율의 편중은 채널간 스큐를 발생시킨다. 이에 대해, 상기 병렬 리던던시 부호화장치에서는, 출력측에서의 모든 채널의 데이터가 리던던시 데이터를 포함하여 평등하게 교체되므로, 출력측의 모든 채널에 있어서 동일한 부호화가 행해지게 되고, 각 채널간의 마크율이 균일해진다(즉, 각 전송 채널의 데이터의 대칭성이 높아진다). 이 때문에, 상술한 채널간의 마크율의 편중에 의존하는 채널간 스큐의 발생을 억제할 수 있고, 스크램블 효과도 기대할 수 있다.
또한, 복호회로도 카운터와 셀렉터만으로 구성할 수 있고, 복호회로의 회로구성도 아주 용이해져, 프레임 비트 제거에 따른 데이터 지연도 발생하지 않는다. 또한, 모든 채널에 대해 동일한 부호화가 행해지므로, 각 채널에 있어서의 프레임 동기회로를 동일한 구성으로 할 수 있고, 부호화회로 및 복호회로의 대칭성을 향상시킬 수 있는 이점이 있다.
2. 채널간 스큐 보상장치
다음, 도면을 이용하여 본 발명에 따른 채널간 스큐 보상장치의 실시예에 대해 상세하게 설명하기로 한다.
2-1. 제1 실시예
본 실시예에 있어서의 채널간 스큐 보상장치의 구성 및 동작을 도 4∼도 8에 도시하였다. 도 4는, 본 실시예의 채널간 스큐 보상장치의 구성을 나타낸 블럭도이다. 도 5는, 도 4의 스큐 보상제어유니트(12)의 구성을 나타낸 블럭도이다. 도 6은, 도 4의 채널간 스큐 보상장치의 주요부분을 나타낸 블럭도이다. 도 7은, 시작신호(Scs)에 대한 카운터회로(123)의 동작을 나타낸 타임챠트이다. 도 8은, 리셋신호(Scr)에 대한 카운터회로(123)의 동작을 나타낸 타임챠트이다.
도 4에 도시된 채널간 스큐 보상장치는, n개의 채널(ch1 ch2, ch3,…,chn)에 병렬로 입력되는 입력 데이터(DI(1), DI(2), DI(3),···DI(n))의 채널간 스큐를보상하여, 스큐 보상후의 출력 데이터(DO(1), DO(2), DO(3),…, DO(n))를 각 채널로부터 출력한다.
본 실시예에서는, 병렬 전송로를 통해 전송되어 상기 채널간 스큐 보상장치에 입력되는 입력 데이터(DI)는 모든 채널에서 동일한 프레임길이가 되도록 송신측에서 부호화가 행해져 있는 것을 전제로 하고 있다. 또한, 도면에는 상세하게 도시되어 있지 않으나, 본 실시예에서는, 각 채널의 입력 데이터는 채널간 스큐 보상장치의 전단에서 비트동기가 행해지고 있으며, 클럭신호와 동기하여 입력된다. 각 회로에서 사용하는 클럭신호의 주기는 동일하게 되어 있다.
도 4에 도시된 바와 같이, 상기 채널간 스큐 보상장치는, 프레임 동기회로(11), 스큐 보상 제어 유니트(12) 및 데이터 지연회로(13)를 구비하고 있다. 프레임 동기회로(11) 및 데이터 지연회로(13)는 n개의 채널 각각에 마련되어 있다.
또한, 이하의 설명 및 도면에 있어서, 각각 구성이 동일한 복수의 요소에 대해서는 동일한 부호를 사용하고 있다. 다만, 각 요소가 배치된 채널을 구별해야 하는 경우에는, 각 부호에 채널을 구별하는 기호를 괄호와 함께 부가하였다. 회로 중의 각 신호에 대해서도 동일한 부호로 나타내었다.
스큐 보상 제어 유니트(12)에는, 타이밍 결정회로(16) 및 스큐량 검출회로(15)가 포함되어 있다. 프레임 동기회로(11)는 채널간 스큐 보상장치에 입력되는 각 채널의 신호(입력 데이터 DI)에 대해, 각각 프레임 동기를 행하고, 프레임 신호(SF)를 출력한다.
입력 데이터(DI)는 시계열 신호로서, 미리 정한 프레임길이마다 구분되어 입력된다. 이러한 프레임구분마다 프레임 동기회로(11)는 입력 데이터(DI)의 시간축 상의 위치, 즉 도달 타이밍을 검출한다. 프레임 동기회로(11)가 출력하는 프레임 신호(SF)는 일종의 동기신호로서, 검출된 프레임의 위치에 따른 타이밍으로 펄스를 출력한다.
채널간 스큐가 발생하면, 입력 데이터(DI(1)∼DI(n))의 도달 타이밍이 서로 어긋나므로, 각 채널의 프레임 신호(SF(1)∼SF(n))에 펄스가 나타나는 타이밍에 차이가 발생한다.
스큐 보상 제어 유니트(12)는, 모든 채널의 프레임 신호(SF(1)∼SF(n))를 비교하여 각각의 채널의 스큐량을 식별한다. 채널간 스큐량은 상대적인 시간의 어긋남이므로, 스큐를 검출하기 위해서는 기준이 되는 타이밍이 필요하다. 본 실시예의 채널간 스큐 보상장치에 있어서는, 마스터 채널이 존재하지 않으므로, 스큐검출의 기준이 되는 타이밍을 모든 채널의 프레임 신호(SF(1)∼SF(n))에 따라 타이밍 결정회로(16)가 결정한다.
스큐량 검출회로(15)는, 타이밍 결정회로(16)가 결정한 타이밍을 기준으로 하여 각 채널의 스큐량(SS(1)∼SS(n))을 검출한다. 이들 스큐량(SS(1)∼SS(n))이 각 채널의 데이터 지연회로(13)에 제어량으로서 인가된다. 데이터 지연회로(13)는, 스큐 보상 제어 유니트(12)가 출력하는 스큐량(SS)을 받아, 모든 채널의 데이터의 프레임 위치가 나란하도록 각 채널의 데이터 지연량을 조정한다.
스큐 보상 제어 유니트(12)의 내부구성을 도5에 도시하였다. 도 5에 있어서는, 시프트 레지스터(121(1)∼121(n)) 및 논리연산부(14)가 도 4에 도시된 타이밍 결정회로(16)에 해당한다. 또한, 도 5에서는, 3개의 채널(chl, ch2, chn) 이외의 채널의 구성은 도시되어 있지 않으나, 생략된 채널에 대해서도 채널(chl, ch2, chn)과 동일하게 구성되어 있다. 도 4에 도시된 프레임 동기회로(11)로부터 입력되는 프레임 신호(SF)는 채널마다 마련된 시프트 레지스터(121)에 입력된다. 각각의 시프트 레지스터(121)는 「bmax」비트의 데이터를 유지할 수 있다.
또한, 시프트 레지스터(121)에는 입력되는 프레임 신호(SF)의 유지 및 비트위치의 시프트를 위해 주기가 일정한 클럭신호가 인가되지만, 이러한 클럭신호의 신호선은 도 5에서는 생략되어 있다. 시프트 레지스터(121)의 입력단자에 인가되는 프레임 신호(SF)는 클럭신호에 동기하여 시프트 레지스터(121)의 제1비트 「b1」에 유지된다. 클럭신호에 펄스가 나타날 때, 유지된 프레임 신호(SF)는 「b2」, 「b3」, 「b4」, ······, 「bmax」의 각 비트위치에 순차적으로 시프트된다.
시프트 레지스터(121)의 최대 비트수「bmax」는, 입력 데이터(DI)의 프레임길이에 해당하는 비트수 이내에서 임의로 결정된다. 상기 비트수「bmax」를 크게 하면, 보상가능한 스큐량의 범위도 커진다. 즉, 비트수「bmax」보다 「1」작은 비트수와 클럭신호의 주기에서 정해진 시간(TC)의 범위 내에서 채널간 스큐의 보상이 가능해진다.
하나의 프레임 신호(SF)가 나타난 다음 시간(TC)을 경과할 때까지는, 시프트 레지스터(121)의 비트위치「b1」∼「bmax」 중 어느 하나에 프레임 신호(SF)가 유지되게 된다. 시프트 레지스터(121)가 유지되는 프레임 신호(SF)가 존재하는 비트위치로부터 그것의 시간축 상의 상대위치를 인식할 수 있다.
즉, 모든 채널의 시프트 레지스터(121)가 비트위치「b1」∼「bmax」 중 어느 하나에 프레임 신호(SF)를 유지하고 있는 경우에는, 각 채널의 시프트 레지스터(121)가 유지하는 프레임 신호(SF)의 비트위치에 따라 채널간의 프레임 신호(SF)의 출현시각의 차이를 검출할 수 있다. 이러한 프레임 신호(SF)의 채널간 출현시간의 차이로부터 채널간 스큐량이 구해진다.
채널간 스큐량은, 전송로의 상태변화에 따라 시시각각 변동할 가능성이 있다. 따라서, 채널간 스큐량이 변동할 경우에도 채널간 스큐를 항상 보상할 수 있도록 정기적으로 스큐량을 검출하는 것이 바람직하다. 프레임길이가 일정한 데이터를 처리할 경우에는, 일정한 프레임주기로 데이터가 반복되어 입력된다. 따라서, 본 실시예에서는, 스큐량의 검출에 사용하는 기준 타이밍신호(Sref)를 한 프레임마다 반복하여 출력하기 위해 카운터회로(123)를 사용한다. 상기 카운터회로(123)는, 채널간 스큐의 보상을 행할 때, 도 7에 도시된 바와 같은 클럭신호를 계수하여, 한 프레임마다 기준 타이밍신호(Sref)를 출력한다.
스큐량의 검출에 사용하는 기준 타이밍은, 시작신호 발생회로(124)에 의해 결정된다. 즉, 도 7에 도시된 바와 같이 시작신호 발생회로(124)가 시작신호(펄스신호)(Scs)를 출력하면, 그 시점에서 한 프레임주기를 경과하였을 때 카운터회로(123)가 기준 타이밍신호(펄스신호)(Sref)를 출력한다.
또한, 카운터회로(123)의 동작을 정지시키기 위해, 논리연산부(14)에는 리셋신호 발생회로(125)가 마련되어 있다. 리셋신호 발생회로(125)가 리셋신호(Scr)에펄스를 출력하면, 도 8에 도시된 바와 같이 카운터회로(123)가 출력하는 기준 타이밍신호(Sref)의 펄스의 발생이 정지된다.
또한, 도 7 및 도 8 에 있어서는, 입력 데이터(DI)의 프레임길이(프레임주기)가 클럭신호의 펄스주기의「MAX」배로 되어 있다.
도 5에 도시된 바와 같이, 논리연산부(14)가 출력하는 기준 타이밍신호(Sref)는, 각 채널의 데이터래치(122)에 제어신호로서 인가된다. 그리고, 기준 타이밍신호(Sref)에 펄스가 나타났을 때(저레벨에서 고레벨로 변화할 때), 각 채널의 데이터래치(122)는 입력 데이터를 넣어 유지한다.
각 채널의 데이터래치(122)는, 각각「bmax」비트의 데이터를 유지할 수 있다. 데이터래치(122)의 데이터 입력단자는, 시프트 레지스터(121)의 출력단자와 접속되어 있다. 따라서, 데이터래치(122)는, 기준 타이밍신호(Sref)에 펄스가 나타났을 때, 시프트 레지스터(121)가 유지하고 있는 모든 비트(「b1」∼「bmax」비트)의 데이터를 기억한다.
데이터래치(122)가 기억하는 데이터에는, 어느 하나의 비트위치에 각 채널에 서의 프레임 신호(SF)가 포함되어 있다. 그리고 그 비트위치는, 각 채널의 프레임 신호(SF)의 시간축 상의 위치에 대응한다. 입력 데이터(DI)에 채널간 스큐가 발생된 경우, 데이터래치(122)가 기억한 데이터에 따라 각 채널의 데이터 지연시간을 조정하면, 채널간의 데이터위치(시간)의 어긋남을 없앨 수 있다. 즉, 데이터래치(122)에 기억되는 데이터는 스큐량신호(SS)로 이용할 수 있다.
도 5에 도시된 바와 같이, 시작신호 발생회로(124)의 입력에는, 모든 채널의시프트 레지스터(12l)의 모든 비트의 출력신호(Sx)가 입력되고 있다. 이들 신호에 따라, 시작신호 발생회로(124)는 시작신호(Scs)를 출력한다. 또한, 리셋신호 발생회로(125)에는, 모든 채널의 시프트 레지스터(121)의 모든 비트의 출력신호(Sx)와, 카운터회로(123)로부터 출력되는 기준 타이밍신호(Sref)가 입력된다. 이들 신호에 따라, 리셋신호 발생회로(125)는 리셋신호(Scr)를 출력한다.
카운터회로(123)는, 시작신호(Scs)에 의해 카운트동작을 시작하고, 리셋신호 (Scr)에 의해 카운트동작을 정지한다. 즉, 도 7 및 도 8에 도시된 바와 같이 동작한다. 카운터회로(123)는, 프레임길이와 일치하는 주기로 기준 타이밍신호(Srefr)를 출력한다. 이러한 기준 타이밍신호(Sref)가 출력된 타이밍에서 시프트 레지스터(121)의 내용이 데이터래치(122)에 전송된다.
각각의 채널에 있어서의 데이터래치(122)는, 그 채널의 스큐량신호(SS)로서 몇 비트번째에 프레임 신호(SF)가 유지되어 있는지를 검출한다. 예컨대, (m+1)번째의 비트위치를 기준위치로 정한 경우, 데이터래치(122)의 m번째의 비트위치에서 프레임 신호(SF)가 검출되었다면, 그 채널의 스큐량은 1 비트의 지연이라고 판별할 수 있다. 또한, 다른 채널의 데이터래치(122)에 있어서, (m+5)번째의 비트위치에서 프레임 신호의 유지가 검출된 경우에는, 그 채널의 스큐량은 4 비트가 앞서 있다고 판별할 수 있다.
시작신호 발생회로(124)는, 모든 채널의 프레임 신호(SF)가 시프트 레지스터(121) 내에 유지되어 있을 때, 시작신호(Scs)를 출력한다. 상기 시작신호(Scs)에 의해 가장 지연이 적은 채널의 프레임 신호로부터 가장 지연이 큰채널의 프레임 신호까지의 모두가 각 채널의 시프트 레지스터(121)에 유지되어 있을 때 카운터회로(123)의 계수동작이 시작된다.
스큐량의 변동이 발생하면, 기준 타이밍신호(Sref)가 활성화(고레벨)되었을 때, 시프트 레지스터(121)에 프레임 신호(SF)가 유지되지 않은 채널이 발생할 가능성이 있다. 그러한 경우, 프레임 신호(SF)가 유지되어 있지 않은 채널의 스큐량은 정적으로 판별할 수 없다. 리셋신호 발생회로(125)는, 기준 타이밍신호(Sref)가 활성화되고, 또한 프레임 신호(SF)가 시프트 레지스터 내에 유지되어 있지 않은 채널이 검출된 경우, 리셋신호(Scr)를 출력한다. 카운터회로(123)는, 리셋신호(Scr)가 입력되면 카운트을 정지하고, 시작신호(Scs)가 입력될 때까지 기다린다.
다시 모든 채널의 프레임 신호가 시프트 레지스터(121)에 유지되면, 시작신호 (Scs)가 출력되고, 카운터회로(123)가 카운트를 시작하므로, 정상적인 스큐 보상동작이 재개된다. 데이터 지연회로(13)는, 데이터래치(122)가 출력하는 스큐량신호 (SS)를 바탕으로 각 채널의 데이터의 지연량을 조정하고, 채널간 스큐를 보상한다.
이러한 채널간 스큐 보상장치에 있어서는, 각 채널의 스큐량의 보상동작이 독립되어 있으므로, 어느 하나의 채널에 스큐량의 변동이 발생한 경우에도, 스큐량신호(SS)가 변동하는 것은, 스큐량의 변동이 발생한 채널에만 한정된다. 또한, 보상이 가능한 스큐량의 최대치는, 시프트 레지스터(121)의 비트수가 「bmax」인 경우, (bmax-1)비트가 된다. 즉, 시프트 레지스터(121) 등의 비트수에 비해 비교적 큰 스큐의 보상도 가능하다.
시프트 레지스터(121)의 모든 비트로부터 출력되는 신호의 상태는, 시작신호 발생회로(124) 및 리셋신호 발생회로(125)에 의해 감시된다. 즉, 도 6에 도시된 바와 같이, 첫 번째의 채널의 시프트 레지스터(121)(1)에서 출력되는 모든 비트(「bmax」비트)신호는, 시작신호 발생회로(124) 내의 OR 게이트(1241)(1)에 입력되고, 두 번째의 채널의 시프트 레지스터(121)(2)에서 출력되는 모든 비트의 신호는, OR 게이트(1241)(2)에 입력된다.
또한, 모든 채널의 OR 게이트(1241)의 출력은, AND 게이트(1242)에 입력된다. 시프트 레지스터(121) 내의 어느 하나의 비트에 프레임 신호(SF)가 유지되어 있으면, OR 게이트(1241)의 출력은 활성화(고레벨)된다. 그리고, 모든 채널의 프레임 신호(SF)가, 각각의 채널의 시프트 레지스터(121)중 어느 하나의 비트에 유지되어 있는 경우에는, AND 게이트(1242)의 출력은 활성화(고레벨)된다.
AND 게이트(1242)의 출력이 시작신호(Scs)로서 카운터회로(123)에 인가된다. 즉, 모든 채널의 프레임 신호(SF)가 각각의 채널의 시프트 레지스터(121)에 유지되었을 때, 카운터회로(123)가 카운트를 시작한다. 카운터회로(123)는, 도 7에 도시된 바와 같이 프레임주기와 같은 주기로 기준 타이밍신호(Sref)를 반복하여 출력한다. 이 기준 타이밍신호(Sref)에 동기하여, 데이터래치(122)에 시프트 레지스터(121)의 내용이 전송된다.
데이터래치(122)의 각 비트의 출력은, 스큐량신호(SS)로서 데이터 지연회로(13)에 입력된다. 데이터 지연회로(13)는, 도 6에 도시된 바와 같이 데이터 지연용 시프트 레지스터(131)와, 선택회로(132)로 구성되어 있다. 데이터 지연용 시프트 레지스터(131)는, 채널간 스큐 보상장치에 입력되는 각 채널의 입력 데이터(DI)를 클럭신호의 1펄스마다 1비트씩 시프트한다(클럭신호의 신호선은 도시생략).
선택회로(132)는, 데이터 유지회로(122)가 k번째(k는「bmax」이하의 자연수)의 비트에 프레임 신호(SF)를 유지하고 있는 경우, 즉 k번째의 스큐량신호가 활성화된 경우에는, 데이터 지연용 시프트 레지스터(131)의 k번째의 비트의 데이터를 출력한다. 따라서, 가장 전송지연이 큰 채널에 대해서는, 데이터래치(122)의 1비트번째에 프레임 신호(SF)가 유지되고, 데이터 지연용 시프트 레지스터(131)의 1비트번째의 데이터가 출력 데이터(DO)로서 데이터 지연회로(13)에서 출력된다.
가장 전송지연이 큰 채널과 비교하여, j클럭(j는 「bmax」-1이하의 자연수)만큼 지연이 적은 채널에서는, 데이터래치(122)의 (j+1)비트번째에 프레임 신호(SF)가 유지되고, 데이터 지연용 시프트 레지스터(131)의 (j+1)비트번째로부터 출력 데이터(DO)가 취출된다. 따라서, 가장 전송지연이 큰 채널에 비해 j클럭의 지연이 부가된 데이터가 출력 데이터가 된다. 이러한 동작에 의해, 채널간 스큐 보상장치의 출력은 채널간 스큐가 제거된 출력이 된다.
스큐량이 변화하면, 기준 타이밍신호(Sref)가 활성화되고 있을 때, 시프트 레지스터(121)에 프레임 신호(SF)가 유지되어 있지 않은 채널이 발생할 가능성이 있다. 예컨대, 가장 지연이 큰 채널의 지연량이 더욱 증가하면, 기준 타이밍신호 (Sref)가 활성화되어도, 시프트 레지스터(121)에 프레임 신호가 유지되지 않을 수 있다. 이러한 경우, 프레임 신호가 유지되어 있지 않은 채널에서는 스큐량신호가출력되지 않으므로, 정상적인 스큐 보상동작을 행할 수 없다.
카운터신호가 활성화되었을 때, 시프트 레지스터(121)에 프레임 신호가 유지되어 있지 않은 채널이 발생하면, 리셋신호 발생회로(125)가 카운터회로(123)에 리셋신호(Scr)를 전송하여, 카운터회로(123)의 동작을 리셋한다. 리셋후, 다시 모든 채널의 시프트 레지스터(121)에 프레임 신호가 유지되면, 시작신호 발생회로(124)가 시작신호(Scs)를 카운터회로(123)에 전송하므로, 카운터회로(123)는 카운트을 재개하고, 정상적인 스큐 보상동작으로 복귀한다.
이하, 리셋신호 발생회로(125)의 동작을 상세히 설명하기로 한다. 또한, 본 실시예에서는, 리셋신호 발생회로(125)는, 내부에 시작신호 발생회로(124)를 포함하고 있다. 즉, 시작신호 발생회로(124)와 리셋신호 발생회로(125)는, 그들의 구성요소의 공통부분을 서로 공유하도록 구성되어 있다. 기능상의 구성은 도5와 다를 바 없다.
시작신호 발생회로(124)와 리셋신호 발생회로(125)를 서로 독립된 구성요소로 구성할 경우에는, 도9에 도시된 변형예와 같이 구성하면 좋다. 시프트 레지스트(121)에 프레임 신호(SF)가 유지되어 있으면, OR 게이트(1241)의 출력은 활성화된다. n개의 OR 게이트(1241)의 출력은 AND 게이트(1242)에 입력된다.
모든 채널의 시프트 레지스터(121)에 프레임 신호(SF)가 유지되어 있으면, AND 게이트(1242)의 출력은 활성화된다. AND 게이트(1242)의 출력은, 인버터(1251)에서 반전되어 AND 게이트(1252)에 인가된다. 인버터(1251)의 출력은, 프레임 신호 (SF)가 시프트 레지스터(121)에 유지되어 있지 않은 채널이 하나 이상인 경우에 활성화된다.
AND 게이트(1252)의 입력에는, 인버터(1251)의 출력과 기준 타이밍신호(Sref)가 인가되므로, 기준 타이밍신호(Sref)가 활성화되고, 또한 시프트 레지스터(121)에 프레임 신호가 유지되어 있지 않은 채널이 발생하였을 때, 리셋신호(Scr)가 활성화된다. 그리고, 카운터회로(123)가 리셋된다.
이상 설명한 바와 같이, 본 실시예에 따르면, 마스터 채널을 폐지하여, 카운터회로(123)가 출력하는 기준 타이밍신호(Sref)에 따라 스큐량을 판별하므로, 스큐량의 변동이 어느 하나의 채널에서 발생한 경우에도, 4 데이터 지연회로(13)에서 지연량의 조정이 행해지는 것은 스큐량의 변동이 있는 채널에만 한정된다.
또한, 「bmax」비트의 지연회로에서 (「bmax」-1)비트 이하의 모든 스큐를 보상할 수 있다. 또한, 시프트 레지스터(121), 데이터래치(122), 데이터 지연용 시프트 레지스터(131)의 비트수를 변경함으로써, 스큐 보상장치가 보상가능한 스큐량을 프레임 1길이보다 1 클럭 짧은 시간까지 임의로 설정할 수 있다.
2-2.제2 실시예
본 실시예에서는, 제1 실시예의 시작신호 발생회로(124) 대신, 도 10에 도시한 시작신호 발생회로(124B)를 사용한다. 이외의 구성에 대해서는 상술한 제1 실시예와 동일하다.
이하, 제1 실시예와 다른 부분에 대해 설명하기로 한다. 도 10에 도시된 시작신호 발생회로(124B)는, 「bmax」개의 OR 게이트(1243)와 중간위치 식별회로(1244)를 구비하고 있다. 또한, 도10에 도시한 OR 게이트(1243)의 부호에붙인 괄호내의 기호는 채널의 구별이 아니라, 비트위치의 구분을 나타낸다.
첫 번째의 OR 게이트(1243)(1)에는, 모든 채널의 시프트 레지스터(121)의 1 비트째의 출력이 입력된다. 마찬가지로, 두 번째∼「bmax」번째까지의 OR 게이트(1243)에도 각각 모든 채널의 시프트 레지스터(121)의 2 비트째∼「bmax」비트째의 신호가 입력된다. 모든 OR 게이트(1243)의 출력신호는, 중간위치 식별회로(1244)에 입력된다. 중간위치 식별회로(1244)의 입력에는 AND 게이트(1242)의 출력신호에도 입력된다.
제1 실시예에서 설명한 바와 같이, AND 게이트(12142)의 출력신호는, 모든 채널의 시프트 레지스터(121)에 프레임 신호가 유지되어 있으면 활성화된다. 중간위치 식별회로(1244)는, AND 게이트(1242)의 출력이 활성화되었을 때, 출력이 활성화되어 있는 OR 게이트(1243)중 가장 선두의 비트에 가까운 것과 가장 후미의 비트에 가까운 것을 골라 내어, 양자의 중간위치가 시프트 레지스터(121) 상의 비트위치「b1」∼「bmax」의 중앙에 달하였을 때, 시작신호(Scs)를 출력한다.
예컨대, 비트수「bmax」가 (2·m+1)비트(m:자연수)인 경우에는, 선두 비트위치와 후미의 비트위치의 중간위치가 시프트 레지스터(121)의 (m+1)비트째에 달하였을 때 시작신호(Scs)를 출력한다. 선두 비트위치와 후미의 비트위치의 차가 짝수 비트인 경우에는, 상기 중간위치가 시프트 레지스터(121)의 m비트째와 (m+1)비트째의 중간, 혹은 (m+1)비트째와 (m+2)비트째의 중간이 되었을 때 시작신호(Scs)를 출력하면 좋다.
이 결과, 모든 채널의 프레임 신호가 시프트 레지스터(121)에 유지되어 있고, 또한 시프트 레지스터(121)에 유지되어 있는 프레임 신호(SF) 중 가장 선두에 가까운 것과 가장 후미에 가까운 것의 중간점이 시프트 레지스터(121)의 중간점과 일치하였을 때, 시작신호 발생회로(124)는 시작신호(Scs)를 출력한다.
제1 실시예에 있어서는, 모든 시프트 레지스터(121)에 프레임 신호가 유지된 시점에서 카운터회로(123)에 시작신호(Scs)를 출력하므로, 가장 지연량이 큰 채널의 스큐량이 변화하여, 더욱 지연량이 커진 경우에는, 카운터회로(123)를 리셋해야 한다. 이에 대해, 제2 실시예에서는, 스큐가 있는 데이터에 있어서의 프레임 신호의 중간점이 데이터래치(122)의 중간점과 일치하도록 기준 타이밍신호(Sref)의 타이밍이 자동적으로 조정되므로, 스큐량의 변동에 대해 데이터래치(122)가 효율적으로 이용되고, 제1 실시예와 비교하여, 카운터회로(123)가 리셋되는 기회가 적어지는 이점이 있다.
2-3.제3 실시예
본 실시예에서는, 제1 실시예의 시작신호 발생회로(124) 대신, 도 11에 도시된 시작신호 발생회로(124C)를 사용한다. 이외의 구성에 대해서는, 제1 실시예와 동일하다. 도 11에 도시된 바와 같이, 시작신호 발생회로(124C)는, 「bmax」개의 가산회로(1245)와 다수위치 식별회로(1246)를 구비하고 있다. 첫 번째의 가산회로(1245)에는, 모든 채널의 시프트 레지스터(121)의 1비트째의 출력신호가 입력된다. 따라서, 가산회로(1245)는 1비트째에 프레임 신호(SF)를 유지하고 있는 시프트 레지스터(121)의 수를 출력한다.
마찬가지로, 두 번째에서 「bmax」번째까지의 각 가산회로(1245)에도 각각모든 채널의 시프트 레지스터(121)의 2비트째∼「bmax」 비트째의 신호가 입력되므로, 각각의 비트에 프레임 신호를 유지하고 있는 시프트 레지스터의 개수를 각각 출력한다. 모든 가산회로(1245)의 출력은 다수위치 식별회로(1246)에 입력된다.
다수위치 식별회로(1246)는, AND 게이트(1242)의 출력이 활성화되면 모든 가산회로(1245)의 출력을 비교한다. 그리고, 1∼「bmax」의 범위의 중앙의 비트위치에 할당된 가산회로(1245)가 가장 큰 수치를 출력하였을 때 시작신호(Scs)를 출력한다. 이 결과, 모든 채널의 프레임 신호(SF)가 시프트 레지스터(121) 내에 유지되어 있고, 또한, 시프트 레지스터(121)의 중간(1과 「bmax」의 중간)의 비트위치에 프레임 신호를 유지하고 있는 채널의 수가 다른 각각의 비트위치에 프레임 신호를 유지하고 있는 채널수와 비교하여 최대로 되었을 경우 시작신호(Scs)가 출력된다.
만일, 스큐량이 통계적으로 분포되는 것이라면, 데이터가 가장 빨리 도달하는 채널과 가장 늦게 도달하는 채널의 꼭 중간의 지연량이 되는 채널의 수가 가장 많아진다. 따라서, 제3 실시예에 있어서의 시작신호 발생회로(124C)는, 스큐량이 통계적으로 분포되는 병렬전송 시스템을 사용한 경우, 스큐량의 꼭 중간점이 데이터래치(122)의 중간의 비트위치가 되도록 조정됨으로써, 데이터래치(122)가 가장 효율적으로 이용되고, 제1 실시예에 비해 카운터회로(123)가 리셋되는 기회가 적어지는 이점이 있다.
2-4.제4 실시예
본 실시예 이후의 채널간 스큐 보상장치는, 입력된 병렬 데이터에 에러 정정이 가능한 부호화가 이루어지고 있는 경우, 에러 정정 복호를 행할 때, 데이터에러의 유무를 검출하고, 그 결과에 따라 채널간 스큐 보상을 행하는 것이다. 여기서, 상기의 에러 정정이 가능한 부호화가 이루어진 병렬 데이터는, 상술한 본 발명에 따른 리던던시 부호화장치에 의해 부호화된 병렬 데이터에 한정되지 않으며, 다른 방법에 의해 프레임부호화된 병렬 데이터여도 좋다. 또한, 상술한 제1∼제3 실시예중 어느 하나의 채널간 스큐 보상장치에서 출력되는 병렬 데이터여도 좋다.
이하, 제4 실시예에 있어서의 채널간 스큐 보상장치의 구성을 도12 및 도13에 도시한다. 도 12는, 본 실시예의 채널간 스큐 보상장치를 나타낸 블럭도이다. 도 13은, 도 12에 도시된 프레임 이탈 검출회로(23) 및 프레임 동기 검출회로(24)의 상세를 나타낸 블럭도이다.
도 12에 도시된 바와 같이, 상기 채널간 스큐 보상장치는, 채널간 스큐 보상회로(20)와 에러 정정회로(21)로 구성되어 있다. 상기 채널간 스큐 보상장치에 입력되는 데이터는 2치 데이터로서, 미리 에러정정 부호화되고, 병렬로 N비트가 배치되어 있다. 이러한 N비트의 병렬 데이터는, 병렬방향의 비트마다 서로 다른 N개의 전송 채널을 통과한 다음, 채널간 스큐 보상회로(20)의 N개의 채널(ch1 ch2, ···, chN)에 입력된다.
또한, 여기서는 채널간 스큐 보상장치의 구성요소 중, 각 채널에서 동일한 구성요소를 사용하는 부분에 대해서는, 동일한 구성요소에 동일한 부호를 붙여서 도시하며, 필요에 따라 채널번호를 괄호와 함께 붙여서 도시한다.
채널간 스큐 보상회로(20)의 각 채널에 입력되는 데이터는, 각 채널마다 설정된 프레임 동기회로(22)에 의해 프레임 동기가 행해지고, 모든 채널의 프레임의선두가 갖추어지도록 조정된 다음 출력된다. 에러 정정회로(21)는, 채널간 스큐 보상회로(20)가 출력하는 N채널 데이터에 대해 에러정정부호의 복호를 행한다. 에러정정부호의 복호에 의해 리던던시한 데이터성분이 제거되므로, 데이터의 병렬방향의 비트수는 감소한다. 즉, 에러 정정회로(21)가 출력하는 출력 데이터는, 병렬방향의 비트수가 N'(N이하)가 된다.
에러 정정회로(21)는, 에러 정정의 과정에서 채널간 스큐 보상회로(20)가 출력한 데이터의 에러를 검출할 수 있다. 에러 정정회로(21)는 채널간 스큐 보상회로(20)의 출력 데이터의 에러를 검출하였을 경우에는, 에러가 검출된 채널에 대하여 에러신호를 출력한다. 이 에러신호는, 에러의 유무를 나타내는 2치신호로서, 데이터의 시계열방향의 비트마다 출력된다. 각 채널의 에러신호는, 각각의 채널에 1개씩 마련된 프레임 이탈 검출회로(23)와 프레임 동기 검출회로(24)에 입력된다. 도 13에 도시된 바와 같이, 프레임 이탈 검출회로(23)는 시프트 레지스터(25),가산회로(26) 및 비교회로(27)로 구성되고, 프레임 동기 검출회로(24)는 시프트 레지스터(25),가산회로(28) 및 비교회로(29)로 구성되어 있다.
프레임 이탈 검출회로(23) 및 프레임 동기 검출회로(24)는, 1개의 시프트 레지스터(25)가 출력하는 신호를 공유한다. 시프트 레지스터(25)의 입력에는 에러신호 및 클럭신호가 입력된다. 도 13에 도시된 바와 같이, 시프트 레지스터(25)에는 데이터를 유지하는 비트「bl, b2, b3,‥, bJ, ‥ bK」가 구비되어 있다. 즉, 시프트 레지스터(25)는, K 비트의 데이터를 유지할 수 있다.
시프트 레지스터(25)는, 그것에 입력되는 클럭신호의 1펄스마다,에러신호를 입력함과 동시에, 각 비트위치에 유지된 데이터를 뒷쪽으로 시프트한다. 즉, 시프트 레지스터(25)에 입력되는 에러신호의 정보는 bl, b2, b3,…, bJ, …, bK의 각 비트위치에 순차적으로 유지된다. 시프트 레지스터(25)에 입력되는 클럭신호의 주기는 채널간 스큐 보상장치의 각 채널에서 처리되는 데이터의 비트주기와 동일하다. 따라서, 에러신호가 생성될 때, 그 정보가 시프트 레지스터(25)의 각 비트에 순차적으로 유지된다.
프레임 이탈 검출회로(23)의 가산회로(26)는, 시프트 레지스터(25)의 비트1,2,3, …, J에 유지된 데이터를 입력하여 그들을 가산한 값을 출력한다. 예컨대, 시프트 레지스터(25)의 비트1∼J의 범위내에 유지된 에러신호에, 에러있음을 나타내는 비트가 3개 포함되어 있는 경우에는, 가산회로(26)는 3을 출력한다.
즉, 가산회로(26)가 출력하는 값은 실제로 에러 정정회로(21)에서 검출된 각 채널의 에러의 발생 빈도에 따라 변화한다. 가산회로(26)가 출력하는 값은, 비교회로(27)에서 미리 정한 문턱값(A)과 비교된다. 가산회로(26)가 출력하는 값이 문턱값(A) 이하인 경우에는 비교회로(27)가 출력하는 프레임 이탈 신호는 0(비활성화) 레벨이 되고, 가산회로(26)가 출력하는 값이 문턱값(A)를 초과하면, 비교회로(27)가 출력하는 프레임 이탈 신호는 1(활성화:프레임 이탈 상태)레벨이 된다.
마찬가지로, 프레임 동기 검출회로(24)의 가산회로(28)는, 시프트 레지스터(25)의 비트1, 2, 3,…, J, …, K에 유지된 데이터를 입력하여 그들을 가산한 값을 출력한다. 예컨대, 시프트 레지스터(25)의 비트1∼K의 범위내에 유지된에러신호에, 에러를 나타내는 비트가 5개 포함되어 있는 경우에는, 가산회로(28)는 5를 출력한다.
즉, 가산회로(28)가 출력하는 값은, 실제로 에러 정정회로(21)에서 검출된 각 채널의 에러의 발생 빈도에 따라 변화한다. 가산회로(28)가 출력하는 값은, 비교회로(29)에서 미리 정한 문턱값(B)과 비교된다. 가산회로(28)가 출력하는 값이 문턱값(B)이상인 경우에는 비교회로(29)가 출력하는 프레임 동기신호는 0(비활성화) 레벨이 되고, 가산회로(28)가 출력하는 값이 문턱값(B) 미만이 되면 비교회로(29)가 출력하는 프레임 동기신호는 1(활성화: 프레임 동기상태)레벨이 된다.
또한, 도13의 예에서는 프레임 이탈 검출회로(23)가 참조하는 시프트 레지스터(25)의 비트수(J)보다 프레임 동기 검출회로(24)가 참조하는 시프트 레지스터(25)의 비트수(K)가 큰 경우를 도시하고 있으나, 그들의 대소관계를 변경하여도 좋고, 프레임 이탈 검출회로(23) 및 프레임 동기 검출회로(24)가 참조하는 비트수를 변경하여도 좋다.
채널간 스큐 보상장치에 입력되는 N채널 병렬 데이터는, N'채널의 병렬 데이터를 다음의 순서대로 부호화한 것이다. 우선, N'채널의 병렬 데이터를 병렬방향으로 에러 정정 부호화하고, N채널 병렬 데이터로 변환한다. 그런 다음, 에러 정정 부호화된 각 채널에 있어서, 각각의 채널의 프레임길이가 동일해지도록 프레임부호화를 행한다.
본 실시예의 채널간 스큐 보상장치에 입력되는 N채널 병렬 데이터는, 우선채널간 스큐 보상회로(20)에 입력된다. 스큐 보상회로(20)는, 각각의 채널의 프레임 동기회로(22)에서 프레임 동기를 행하고, 프레임 선두를 가지런히 함으로써 스큐를 보상한 데이터를 출력한다.
채널간 스큐 보상회로(20)에 의해 스큐가 보상된 데이터는, 에러 정정회로(21)에 의해 에러정정부호의 복호가 행해진다. 본 실시예에서는, 데이터의 병렬방향으로 에러정정 부호화가 행해지고 있으므로, 에러정정부호로서, 예컨대 k에러정정 부호(k는 자연수)가 이용되고 있으면, 최대 k채널의 데이터에 에러가 있는 경우라도, 에러가 있는 모든 채널이 특정할 수 있으며, 에러가 없는 데이터가 출력된다. 이 때문에, 최대 k채널에서 프레임 동기가 이탈되어 있어도, 에러가 없는 N'채널의 데이터가 출력된다.
1 에러정정부호를 이용하여 에러 정정 부호화를 할 경우에는, 예컨대 허밍 부호를 이용할 수 있다. 또한, 2 에러정정부호를 이용하여 에러 정정 부호화를 행할 경우에는, 예컨대「BCH 부호」등을 이용할 수 있다.
스큐량에 변동이 발생하면, 어느 하나의 채널에서 프레임 동기회로(22)의 동기 어긋남이 발생한다. 그러한 경우, 에러 정정회로(21)가 동기 어긋남이 발생한 채널에 대해 「에러있음」을 나타내는 에러신호를 높은 빈도로 출력하므로, 프레임 이탈 검출회로(23)가 출력하는 프레임 이탈 신호가 활성화되고, 프레임 동기회로(22)는 동기조정을 실시한다.
또한, 프레임 동기회로(22)의 동기조정에 의해, 프레임 동기회로(22)의 상태와 입력 데이터가 실제로 동기되면, 에러 정정회로(21)가 「에러없음」을 나타내는에러신호를 출력하는 빈도가 높아지므로, 프레임 동기 검출회로(24)가 출력하는 프레임 동기 신호가 활성화된다. 이러한 프레임 동기신호에 의해, 프레임 동기회로(22)는 프레임 동기에 성공하였다는 것을 인식할 수 있다.
이와 같이, 전송 데이터에 에러가 있는지의 여부에 의해 프레임 동기 및 프레임 동기 이탈이 검출된다. 따라서, 프레임 동기 및 프레임 동기 이탈을 판별하기 위해 복수 프레임를 관찰할 필요가 없고, 스큐량에 변동이 발생한 경우 짧은 시간으로 프레임 이탈을 검출할 수 있고, 또한 짧은 시간으로 프레임 동기가 완료된다. 이 때문에, 스큐량이 변동되었을 경우 에러를 출력하는 시간이 짧아지고, 에러 정정회로(21)에 의한 정정가능한 수 이상의 채널에, 에러가 발생할 가능성이 감소하고 채널간 스큐 보상장치의 신뢰성이 향상된다.
또한, 복수의 에러 정정회로를 병렬방향으로 조합하고, 그것을 하나의 에러 정정회로(21)로서 구성하여도 좋다. 예컨대, 2 에러정정부호인 (15, 7) BCH 부호복호회로를 병렬방향으로 2개 조합하면, 30채널의 병렬 데이터의 입력에 대해 최대 4 채널의 에러까지 정정할 수 있고, 14채널의 병렬 데이터를 출력하는 에러 정정회로(21)를 실현할 수 있다.
2-5.제5 실시예
본 실시예의 채널간 스큐 보상장치의 구성 및 동작을 도 14∼도 17 및 도 19에 나타낸다. 또한, 상술한 제4 실시예와 동일한 구성요소에 대해서는 동일한 부호를 붙여서 나타내었다.
도 14는, 제5 실시예에 있어서의 채널간 스큐 보상장치의 구성을 나타낸 블럭도이다. 도 l5는, 도 14의 종속 채널 프레임 동기회로(31)의 구성을 나타낸 블럭도이다. 도 16은, 동기 보호회로(35)의 상태천이도이다. 도 17은 입력 데이터의 프레임 구성의 예를 나타낸 모식도이다. 도 19는 마스터 채널 프레임 동기회로(30)의 동작을 나타낸 타임챠트이다.
본 실시예에서는, 채널간 스큐 보상장치의 N개의 채널(ch1 ch2, …, chN) 중 채널(ch1)을 미리 마스터 채널에 할당하고, 그 이외의 채널을 종속 채널에 할당하였다. 마스터 채널(ch1)에 입력되는 데이터는, 도 l4에 도시된 마스터 채널 데이터 지연회로(34)에 의해 일정량의 시간지연을 받는다. 마스터 채널 데이터 지연회로(34)에 의한 시간지연량은, 마스터 채널 데이터 지연회로(34)에 인가되는 도시되지않은 클럭신호의 펄스수, 즉 시간축 방향의 데이터 비트수로 환산하여 (m+1)이다.
종속채널(ch2∼chN)의 각각에 입력되는 데이터는, 종속채널 프레임 동기회로(31)에서 채널간 스큐의 보정에 필요한 시간지연을 받는다. 종속채널 프레임 동기회로(31)에 있어서의 시간지연량은, 채널간 스큐량에 따라 변화하고, 마스터 채널의 데이터의 프레임 위치(타이밍)와 각 채널에 입력되는 데이터의 프레임 위치에 의해 결정된다.
마스터 채널 데이터 지연회로(34)에서 지연이 부가된 데이터는, 마스터 채널 프레임 동기회로(30)에 입력된다. 마스터 채널 프레임 동기회로(30)는, 프레임 카운터(32),수신 프레임 검출회로(33) 및 동기 보호회로(35)를 구비하고 있다.
여기서, 마스터 채널 프레임 동기회로(30)의 동작에 대해 도 14 및 도 19를참조하여 설명하기로 한다. 마스터 채널 프레임 동기회로(30)에 입력된 데이터는 수신 프레임 검출회로(33)에 입력된다. 수신 프레임 검출회로(33)는, 입력 데이터의 각 프레임에 포함되는 프레임 비트(도 17 참조)를 검출한다. 수신 프레임 검출회로(33)는, 마스터 채널 프레임 동기회로(30)로부터의 데이터 외에, 동기 보호회로(35)가 출력하는 후방 보호 상태 신호와 프레임 카운터(32)가 출력하는 프레임 신호가 입력된다.
수신 프레임 검출회로(33)는, 입력 데이터에 포함되는 프레임 비트를 검출한다. 동기 보호 회로(35)의 상태가 후술하는 헌팅상태인 경우, 즉 수신 프레임 검출회로(33)에 프레임 동기신호도 후방 보호 상태 신호도 입력되어 있지 않은 경우에는, 프레임 카운터(32)는 프레임 비트와 일치하는 타이밍에서, 프레임 일치신호를 출력한다.
동기 보호 회로(35)의 상태가 헌팅상태 이외인 경우, 즉 수신 프레임 검출회로(33)에 후방 보호 상태 신호 혹은 프레임 동기신호가 입력되어 있는 경우에는, 수신 프레임 검출회로(33)는 프레임 신호가 활성화된 타이밍과 프레임 비트의 타이밍이 일치하면 프레임 일치 신호를 출력한다. 동기 보호 회로(35)에는, 수신 프레임 검출회로(33)가 출력하는 프레임 일치신호 외에, 프레임 동기 검출회로(24)가 출력하는 프레임 동기신호와 프레임 이탈 검출회로(23)가 출력하는 프레임 이탈 신호가 입력된다.
동기 보호 회로(35)의 상태는, 도 16의 상태천이도에 도시된 바와 같이 변화한다. 이에 따라 동기 보호 동작이 행해진다. 도 16의 상태천이도를 참조하면, 특히, 프레임 이탈 신호의 입력에 대한 천이와 프레임 동기신호의 입력에 대한 천이에 특징이 있다. 동기 보호 회로(35)가 동기 보호 상태일 때 프레임 이탈 검출회로(24)로부터 프레임 이탈 신호가 입력되면, 바로 헌팅상태(비동기상태)로 천이된다. 또한, 동기 보호 회로(35)가 후방 보호 상태일 때 프레임 동기 검출회로(25)로부터 프레임 동기신호가 입력되면, 바로 동기상태로 천이된다.
동기 보호 회로(35)는, 내부상태가 도 16의 후방 보호 상태에 있을 때에는 후방 보호 상태 신호를 출력하고, 내부상태가 동기 상태 및 전방 보호 상태에 있을 경우에는 동기신호를 출력한다. 동기 보호 회로(35)에 접속된 프레임 카운터(32)는 후방 보호 상태 신호가 활성화된 타이밍에서 도시하지 않은 클럭신호의 카운트를 시작하고, 프레임길이와 일치하는 수의 클럭신호를 카운트할 때 프레임 신호를 출력한다.
프레임 카운터(32)는, 동기신호가 활성화되면, 프레임 신호와 동일한 타이밍에서 마스터 채널의 프레임 위치 신호를 출력한다. 프레임 일치신호가 k2프레임 연속적으로 0이 되거나, 혹은 프레임 이탈 신호가 1이 됨으로써 동기 보호 회로(35)가 헌팅상태로 되고, 동기신호가 비활성화되면, 프레임 카운터(32)는 리셋되어 카운트를 정지한다. 이러한 동작에 의해, 마스터 채널 프레임 동기회로(30)는, 마스터 채널의 프레임 신호를 출력한다. 마스터 채널의 프레임 신호는 각 종속채널의 종속채널 프레임 동기회로(31)에 인가된다.
종속 채널 프레임 동기회로(31)의 구성을 도15에 도시한다. 상기 도면에 도시된 바와 같이, 상기 종속 채널 프레임 동기회로(31)에는, (bmax)비트의 데이터를유지할 수 있는 시프트 레지스터(36)가 구비되어 있다. 시프트 레지스터(36)가 유지하는 데이터의 비트수(bmax)는, 도 14에 도시된 마스터 채널 데이터 지연회로(34)에 있어서의 지연량(비트수)이 (m+1)인 경우에는, (2·m+1)비트로 정해진다.
시프트 레지스터(36)는, 입력 데이터의 비트율과 같은 주기의 클럭신호에 동기하여 입력 데이터를 유지함과 동시에, 각 비트에 유지된 데이터의 위치를 클럭신호의 1 펄스마다 1비트 시프트한다. 즉, 입력 데이터는 처음에 비트위치 b1에 유지되고, 이 1개의 비트가 유지되는 위치는, 클럭신호가 인가될 때 b2, b3, b4, …의 각 위치에 순차적으로 시프트된다. 시프트 레지스터(36)의 출력에는, 최대로 마스터 채널 데이터 지연회로(34)의 지연량의 거의 2배의 지연량을 얻을 수 있다.
도 15에 도시된 바와 같이, 시프트 레지스터(36)의 각 비트 bl, b2, b3, ···, bmax에 대응하여, 비교회로(37(bl)∼37(bmax)) 및 동기 보호 회로(35(bl)∼35(bmax))가 마련되어 있다. 시프트 레지스터(36)의 각 비트로부터 출력되는 데이터는 각각 비교회로(37(bl)∼37(bmax))에 입력된다. 비교회로(37(bl)∼37 (bmax))의 각각에는, 시프트 레지스터(36)의 각 비트로부터의 출력과 마스터 채널의 프레임 신호가 입력된다.
각 비교회로(37(bl)∼37(bmax))는, 마스터 채널의 프레임 신호가 활성화되었을 때, 시프트 레지스터(36)로부터 입력되는 신호가 프레임 비트이면, 프레임 일치신호를 각각 동기 보호 회로(35(bl)∼35(bmax))에 대해 출력한다. 종속 채널 프레임 동기회로(31)에 포함되는 동기 보호 회로(32(b1)∼32(bmax))는, 마스터 채널 프레임 동기회로(22)에 포함되는 동기 보호 회로(35(1))와 같이, 도 16의 상태천이도에 따라 동기 보호를 행한다.
동기 보호 회로(35(bl)∼35(bmax))는, 각각 동기상태가 되면 동기신호를 비교회로(37(bl)∼37(bmax))에 출력한다. 비교회로(37(bl)∼37(bmax))는, 각각 동기신호를 받아들이면, 시프트 레지스터(36)로부터 입력된 데이터를 출력한다. 선택회로(38)는, 비교회로(37(b1)∼37(bmax)) 중 동기신호를 받아들인 특정한 비교회로(37)(b1∼bmax 중 어느 하나)로부터의 데이터를 출력한다.
도 14에 도시된 에러 정정회로(21)는 채널간 스큐 보상회로(20B)에서 출력되는 N채널 병렬 데이터에 대해 에러정정부호의 복호를 행하고, 에러가 정정된 데이터를 출력 데이터로서 출력한다. 또한, 에러가 존재한 채널의 에러 신호선에 에러신호를 출력한다. 에러신호는, 각 채널의 프레임 이탈 검출회로(23)와 프레임 동기 검출회로(24)에 입력된다. 이들의 구성은 상술한 제1 실시예와 동일하다.
또한, 도 13에 도시한 프레임 이탈 검출회로(23)와 프레임 동기 검출회로(24)의 구성예에 있어서는, 프레임 이탈 검출회로(23)와 프레임 동기 검출회로(24)는 에러신호 계수용의 시프트 레지스터(25)를 서로 공유하고 있다. 이에 따라, 회로의 소규모화가 실현될 수 있다. 또한, 프레임 이탈 검출회로(23) 및 프레임 동기 검출회로(24)에 각각 독립된 시프트 레지스터를 마련하도록 구성을 변경하여도 좋다.
이상과 같은 동작에 의해, 종속 채널 프레임 동기회로(31)가 스큐량의 변화에 따른 동기이탈에 의해 잘못된 데이터를 출력하여도, 에러 정정회로(21)에 의해에러가 없는 데이터를 출력할 수 있다. 또한, 마스터 채널 프레임 동기회로(30)가 스큐량의 변화에 의한 프레임 동기이탈을 일으킨 경우에는, 종속 채널 프레임 동기회로(31)에 올바르게 마스터 채널의 프레임 위치신호를 전송할 수 없게 되어, 채널간 스큐 보상회로(20B)의 출력의 모든 채널이 잘못된 데이터를 출력한다.
이러한 경우에 있어서도, 도 14의 채널간 스큐 보상장치는, 에러의 발생 빈도에 따라 프레임 이탈 및 프레임 동기를 판별하므로, 복수 프레임에 걸쳐 데이터를 관찰하는 것보다 빨리 동기이탈을 판별할 수 있고, 또한 동기회복의 판별도 빠르므로, 에러를 출력하는 시간이 짧아진다.
2-6. 제6 실시예
본 실시예의 채널간 스큐 보상장치의 구성을 도 18에 도시한다. 상기 도면에 있어서, 제4 실시예 및 제5 실시예의 채널간 스큐 보상장치와 동일한 구성요소에는 동일한 부호를 붙여 나타내었다. 도18에 있어서, 각 채널에 하나씩 준비된 프레임 동기회로(51)는, 도 14의 마스터 채널 프레임 동기회로(30)와 완전히 동일한 구성으로 되어 있다. 마스터 채널 프레임 동기회로(30)와 같은 동작에 의해, 프레임 동기회로(51)는 프레임 신호를 출력한다.
스큐 보상 제어유니트(52)는, 각 채널의 프레임 동기회로(51)가 출력한 프레임 신호를 받아들이고, 모든 채널의 프레임 신호를 상대적으로 비교함으로써 각각의 채널의 스큐량을 판별하고, 각각의 채널의 스큐량을 스큐량 신호로서 출력한다. 각 채널에 마련된 데이터 지연회로(53)는, 해당 채널을 통과하는 데이터에 대해 스큐 보상 제어 유니트(52)로부터 출력되는 스큐량신호에 대응하는 시간지연을 부여한다.
그 결과, 모든 채널의 데이터의 프레임 위치가 나란하도록 타이밍이 조정된 데이터가 각 채널의 데이터 지연회로(53)로부터 출력된다. 이러한 동작에 의해, 채널간 스큐 보상회로(20C)는 채널간 스큐가 보상된 N채널 병렬 데이터를 출력한다.
채널간 스큐 보상회로(20C)에 접속된 에러 정정회로(21)는, 제4 실시예 및 제5 실시예와 동일한 동작을 행한다. 즉, 채널간 스큐 보상회로(20C)에서 출력되는 N 채널 병렬 데이터에 대해 에러정정부호의 복호를 행하여, 에러가 정정된 데이터를 출력 데이터로서 출력한다. 또한, 에러가 존재한 채널의 에러 신호선에 에러신호를 출력한다.
에러신호는, 각 채널의 프레임 이탈 검출회로(23)와 프레임 동기 검출회로(24)에 입력된다. 프레임 이탈 검출회로(23)와 프레임 동기 검출회로(24)의 구성 및 동작은 제4 실시예와 동일하다. 프레임 이탈 검출회로(23)가 출력하는 프레임 이탈 신호와 프레임 동기 검출회로(24)가 출력하는 프레임 동기신호는, 프레임 동기 회로(51)에 포함되는 동기 보호 회로(35)에 입력된다. 동기 보호 회로(35)는, 도16의 상태천이도에 따라 동기 보호 동작을 행한다.
이상과 같은 동작에 의해, 프레임 동기회로(51)가 스큐량의 변화에 의한 동기이탈에 의해 잘못된 데이터를 출력하여도, 에러 정정회로(21)에 의해 에러가 없는 데이터가 출력된다.

Claims (12)

  1. 시간축 상의 동일한 위치에 2이상의 N비트가 배치된 병렬 데이터를 N개의 전송 채널을 이용하여 병렬로 전송한 결과 얻어지는 병렬 데이터를 입력하여, 상기 병렬 데이터의 시간축 상의 위치를 나타내는 프레임 신호(SF)를 사용할 전송 채널(ch1∼chn)마다 생성하는 N개의 프레임 동기회로(11-1∼11-n);
    상기 프레임 동기회로에서 출력되는 N개의 프레임 신호에 따라, 기준 타이밍을 결정하는 기준 타이밍 결정부(16);
    상기 기준 타이밍 결정부가 결정한 기준 타이밍에 따라, N개의 스큐량 신호(SS)를 생성하는 스큐량 검출부(15); 및
    상기 스큐량 검출부가 생성한 스큐량 신호에 따라, 상기 병렬 데이터의 타이밍을 전송 채널마다 보상하는 타이밍 보상부(13-1∼13-n)를 포함하는 것을 특징으로 하는 채널간 스큐 보상장치.
  2. 제1항에 있어서, 상기 기준 타이밍 결정부(16)는, 입력되는 상기 N개의 프레임 신호의 각각을 복수 클럭주기 유지하는 N개의 시프트 레지스터(121-1∼121-n)와, 이들 시프트 레지스터의 출력신호의 논리연산에 의해 상기 기준 타이밍을 결정하는 논리연산부(14)를 포함하는 것을 특징으로 하는 채널간 스큐 보상장치.
  3. 제2항에 있어서, 상기 스큐량 검출부(15)는, 상기 기준 타이밍 결정부(16)가결정한 기준 타이밍에서 상기 기준 타이밍 결정부의 시프트 레지스터(121-1∼121-n)의 출력신호를 유지하는 데이터 유지부(122-1∼122-n)를 포함하는 것을 특징으로 하는 채널간 스큐 보상장치.
  4. 제3항에 있어서, 상기 논리연산부(14)는 상기 기준 타이밍 결정부의 N개의 시프트 레지스터 모두에 상기 프레임 신호가 유지된 것을 검출하고 있을 때 시작신호(Scs)를 생성하는 시작신호 생성부(124)와, 상기 시작신호에 따라 소정의 클럭신호의 계수를 시작하고, 상기 병렬 데이터의 프레임 주기와 같은 주기로 상기 기준 타이밍을 나타내는 신호(Sref)를 반복하여 출력하는 계수부(123)를 포함하는 것을 특징으로 하는 채널간 스큐 보상장치.
  5. 제4항에 있어서, 상기 논리연산부(14)는 상기 계수부(12)가 상기 기준 타이밍을 나타내는 신호(Sref)를 출력하고 있을 때, 상기 기준 타이밍 결정부(16)의 N개의 시프트 레지스터 중 어느 하나에 상기 프레임 신호가 유지되어 있지 않은 것을 검출하면, 상기 계수부의 동작을 정지하기 위한 리셋신호를 생성하는 리셋신호 생성부(125)를 더 포함하는 것을 특징으로 하는 채널간 스큐 보상장치.
  6. 제4항에 있어서, 상기 시작신호 생성부(124)는 상기 기준 타이밍 결정부의 N개의 시프트 레지스터 모두에 상기 프레임 신호가 유지된 것을 검출하였을 때, N개의 프레임 신호 중 처음으로 나타나는 신호의 시간축 상의 위치를 선두위치로서 식별하고, N개의 프레임 신호 중 마지막으로 나타나는 신호의 시간축 상의 위치를 후미위치로서 식별하며, 상기선두위치와 후미위치의 중간위치의 프레임 신호가, 상기 시프트 레지스터의 중앙의 비트위치에 근접하였을 때 상기 시작신호(Scs)를 생성하는 중간위치 식별부(1244)를 포함하는 것을 특징으로 하는 채널간 스큐 보상장치.
  7. 제4항에 있어서, 상기 시작신호 생성부(124)는 N개의 프레임 신호 중 시간축 상의 동일한 위치에 나타나는 신호수가 최대인 프레임 신호의 위치를 최대위치로서 검출하고, 상기 최대위치의 프레임 신호가 상기 시프트 레지스터의 중앙의 비트위치에 근접하였을 때 상기 시작신호(Scs)를 생성하는 최대 위치 식별부(1246)를 더 포함하는 것을 특징으로 하는 채널간 스큐 보상장치.
  8. 미리 에러정정 부호화되어 시간축 상의 동일한 위치에 복수 비트가 배치된 병렬 데이터를 복수의 전송 채널을 이용하여 병렬로 전송한 결과 얻어지는 병렬 데이터를 입력하여, 상기 병렬 데이터의 채널간의 시간축 상의 위치 어긋남을 보정하는 채널간 스큐 보상장치에 있어서,
    채널간의 시간축 상의 위치 어긋남이 보정된 병렬 데이터를 입력하여 그것의 에러 정정 복호를 행함과 동시에, 데이터 에러의 유무를 나타내는 에러신호를 각 전송 채널마다 생성하는 에러 정정부(21); 및
    상기 에러 정정부가 출력하는 에러신호에 따라, 상기 병렬 데이터의 채널간의 시간축 상의 위치 어긋남을 보정하는 채널간 스큐 보상부(20)를 포함하는 것을특징으로 하는 채널간 스큐 보상장치.
  9. 미리 에러정정 부호화되어 시간축 상의 동일한 위치에 복수 비트가 배치된 병렬 데이터를 복수의 전송 채널을 이용하여 병렬로 전송한 결과 얻어지는 병렬 데이터를 입력하여, 상기 병렬 데이터의 채널간의 시간축 상의 위치 어긋남을 보정하는 채널간 스큐 보상장치에 있어서,
    각 전송 채널마다 상기 병렬 데이터의 프레임의 시간축 상의 위치를 검출하는 프레임 위치검출부(22);
    상기 프레임 위치검출부가 검출한 적어도 2개의 전송 채널에 있어서의 프레임의 시간축 상의 위치에 따라, 상기 병렬 데이터의 채널간의 시간축 상의 위치 어긋남을 보정하는 채널간 스큐 보상부(20);
    채널간의 시간축 상의 위치 어긋남이 보정된 병렬 데이터를 입력하여 그것의 에러 정정 복호를 행함과 동시에, 데이터 에러의 유무를 나타내는 에러신호를 각 전송 채널마다 생성하는 에러 정정부(21);
    상기 에러 정정부가 출력하는 에러신호에 따라, 상기 프레임 위치 검출부의 검출상태를 제어하는 에러 제어부(23, 24)를 포함하는 것을 특징으로 하는 채널간 스큐 보상 장치.
  10. 제9항에 있어서, 소정의 조건이 성립할 때까지 상기 프레임 위치 검출부가 검출한 위치를 상기 채널간 스큐 보상부의 보정량에 반영하는 것을 지연시키는 동기 보호부(35b1∼bmax)를 더 포함하는 것을 특징으로 하는 채널간 스큐 보상장치.
  11. 제10항에 있어서, 상기 에러 정정부가 출력하는 에러신호에 따라 각 채널의 에러의 발생 빈도를 검출하고, 검출한 에러의 발생 빈도가 소정이상이 되면, 프레임 이탈 신호를 상기 동기 보호부에 출력하는 프레임 이탈 검출부를 더 포함하는 것을 특징으로 하는 채널간 스큐 보상장치.
  12. 제10항에 있어서, 상기 에러 정정부가 출력하는 에러신호에 따라 각 채널의 에러의 발생 빈도를 검출하고, 검출한 에러의 발생 빈도가 소정이하가 되면, 프레임 동기신호를 상기 동기 보호부에 출력하는 프레임 동기 검출부를 더 포함하는 것을 특징으로 하는 채널간 스큐 보상장치.
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