KR100350030B1 - 반도체 장치의 제조 방법 - Google Patents
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Abstract
설계대로의 특성을 갖는 캐패시터, 저항체, MOS 트랜지스터를 구비한 반도체 장치를 형성한다. 그 때문에, 다결정 실리콘막(4), 용량 절연막(5), 다결정 실리콘막(6)을 적층하고, 다결정 실리콘막(6)으로부터 캐패시터의 상부 전극(7)을 형성하여 그 엣지부(7a)를 산화한다. 이 위에 무기 반사 방지막(9), CAP 산화막(10)을 적층하여 캐패시터 및 저항체 형성용의 마스크 패턴(12)을 형성하고 또한 텅스텐 실리사이드막(13), 무기 반사 방지막(14), CAP 산화막(15)을 적층하여 게이트 전극 형성용 마스크 패턴(17)을 형성한다. 마스크 패턴(12, 17)을 이용하여 에칭하고 마스크 패턴(17) 하부의 텅스텐 실리사이드막(13)을 남기고 다결정 실리콘막(4)을 에칭한다.
Description
종래에서부터, 집적도가 높은 집적 회로(반도체 장치)에서는 각 소자가 근접하여 배치되어 있으며, 캐패시터에 근접하여 복수의 저항체 또는 복수의 MOS 트랜지스터가 배열되는 경우도 있다. 이와 같이 근접하여 배치된 캐패시터, 저항체 및 MOS 트랜지스터를 형성하는 경우에는 예를 들면 도 6 및 도 7에 도시한 바와 같은 공정에서 형성하고 있다. 즉, 우선, 실리콘 기판(1)의 저항체 R의 형성 영역 AR및 캐패시터 C의 형성 영역 AC에 필드 산화막(2)을 형성하고, MOS 트랜지스터 TR의 형성 영역 ATR에 막 두께 250〔Å〕 정도의 게이트 산화막(3)을 형성하고, 필드 산화막(2) 및 게이트 산화막(3) 상에 다결정 실리콘막(4), 용량 절연막(5), 상부 전극용 다결정 실리콘막을 형성하며, 캐패시터 C의 상부 전극을 형성해야 할 영역에 마스크 패턴을 형성한 후 에칭하여 상부 전극용의 다결정 실리콘막으로부터 상부 전극(7)을 형성한다 (도 6의 (a)).
계속해서, CAP 산화막(10) 및 레지스트막(11)을 적층한 후(도 6의 (b)), 포토 리소그래피 공정에 의해 레지스트막(11)으로부터 저항체 R 및 캐패시터 C 형성을 위한 레지스트 패턴(11a)을 형성하고 (도 6의 (c)), 이것을 마스크에 에칭을 행하여 CAP 산화막(10)으로부터 저항체 R 및 캐패시터 C 형성용 마스크 패턴(12)을 형성한다 (도 6의 (d)).
계속해서, 텅스텐 실리사이드막(13) 및 CAP 산화막(15)을 적층하고 또한 레지스트막(16)을 형성한다 (도 6의 (e)). 그리고, 포토 리소그래피 공정에 의해 레지스트막(16)으로부터 MOS 트랜지스터 TR의 게이트 전극 형성용 레지스트 패턴(16a)을 형성하고 (도 7의 (a)), 이것을 마스크에 에칭을 행하여 CAP 산화막(15)으로부터 게이트 전극 형성용 마스크 패턴(17)을 형성하고 레지스트 패턴(16a)을 제거한다 (도 7의 (b)).
계속해서, 게이트 전극 형성용 마스크 패턴(17)을 마스크로 하여 에칭을 행하여 텅스텐 실리사이드막(13)을 제거하고, 저항체 R 및 캐패시터 C 형성용 마스크 패턴(12)이 노출하면, 이 마스크 패턴(12)과 게이트 전극 형성용 마스크 패턴(17)을 마스크로 하여 에칭을 행하여 다결정 실리콘막(4)을 제거한다 (도 7의 (c)). 그리고, LDD 구조를 형성하기 위한 LDD 형성용 산화막을 형성하고, 이방성 에칭에 의해 측벽(18)을 형성하고 (도 7의 (d)), 마지막으로 산화 분위기 중에서 열 처리를 행하여 노출하고 있는 실리콘 기판(1) 상에 얇은 산화막을 형성하며, 이것을 소스 및 드레인 확산 영역을 형성하기 위한 이온 주입 시의 마스크로 한다 (도 7의(e)).
이것에 의해서, 복수의 저항체 R, 캐패시터 C, 복수의 게이트 전극 TR-G가 형성되며, 이 게이트 전극 TR-G 및 측벽(18)을 마스크로 하여 액티브 영역에 불순물을 확산시킴으로써, 소스 및 드레인이 이중 구조가 되는 LDD 구조의 소스 및 드레인 확산 영역을 가지는 복수의 트랜지스터 TR을 형성하도록 되어 있다.
그러나, 상기 종래의 방법에서는 캐패시터 C와 저항체 R과의 사이 또는 캐패시터 C와 MOS 트랜지스터의 게이트 전극 TR-G 부분 간에 단차가 있기 때문에, 도 6의 (b) 및 도 6의 (e)에 도시한 바와 같이 저항체 형성 영역 AR및 트랜지스터 형성 영역 ATR의 각 영역 내의 레지스트막의 막 두께가 균일해지지 않으며, 캐패시터 C의 바로 옆의 부분 α과 캐패시터 C에서 떨어진 부분 β에서 레지스트막의 막 두께에 차가 생긴다. 따라서, 레지스트막의 α 부분과 β 부분에서는 레지스트 패턴 형성 시의 노광 공정에서 정재파 효과에 의해 레지스트막에 작용하는 광강도가 다르기 때문에, 레티클 상에서는 동일폭으로 설계되어 있는 저항체 R 또는 게이트 전극 TR-G가 각각 다른 폭으로 형성될 우려가 있다.
그리고, 각 저항체 R과의 사이 또는 각 게이트 전극 TR-G 사이에서 그 폭이 다르면, 동일 값으로 설계되어 있는 저항체 R 간에서 저항치에 차가 생기며, 동일 특성으로 설계되어 있는 MOS 트랜지스터 TR 간에서 특성차가 생기게 되며, 아날로그 특성이 저하한다고 하는 문제가 있다.
또한, 레지스트막의 막 두께차를 저감하여 정재파 효과에 의한 광강도의 차를 억제하기 위해서, 저항체 R 및 MOS 트랜지스터 TR을 캐패시터 C로부터 떨어진 위치에 배치하는 것도 생각되지만, 이와 같이 하면 칩 면적이 증대하여 집적도의 저하로 이어지기 때문에 바람직하지 못하다.
또한, 도 7의 (e)의 공정에서 이방성 에칭에 의해 측벽(18)을 형성한 후, 산화 분위기 중에서 열 처리를 행하여, 노출되어 있는 실리콘 기판(1) 상에 얇은 산화막을 형성하도록 하고 있지만, 이 때, 저항체 R이 되는 부분도 산화 분위기 중에 노출되기 때문에, 저항체 R을 구성하는 다결정 실리콘막(4)도 산화된다. 이 때, 예를 들면 LDD 구조 형성을 위한 측벽 형성 후의 저항체 R 상의 산화막의 막 두께가 불균일한 등의 이유로 산화성 가스로서의 산소의 확산 레벨에 웨이퍼 내 또는 칩 내에서 변동이 생기면, 다결정 실리콘막(4)의 막 두께에 변동이 생기며, 동일 특성으로 설계되어 있는 저항체 R 간에서 저항치의 차가 생기게 된다는 문제가 있다.
또한, 캐패시터 C에서는 상부 전극(7)을 형성할 때의 에칭에 의해서 상부 전극(7)의 엣지 부근의 용량 절연막(5)에 손상이 발생하고 또한 상부 전극(7)의 하부측 엣지부에서의 전계 집중에 의해서 캐패시터의 상하 전극이 되는 상부 전극(7) 및 다결정 실리콘막(4) 간에서 누설이 발생하는 경우가 있다고 하는 문제가 있다.
그래서, 본 발명은 상기 종래의 미해결의 문제에 주목하여 이루어진 것으로, 캐패시터와 함께 저항체 또는 MOS 트랜지스터가 배치되는 반도체 장치에서 저항체 또는 MOS 트랜지스터의 특성이 설계 그대로의 특성이 되도록, 상기 저항체 또는 MOS 트랜지스터를 형성하는 것을 목적으로 하고 있다.
<발명의 요약>
상기 목적을 달성하기 위해서, 본 발명은 다결정 실리콘막과 금속 실리사이드막으로 이루어지는 게이트 전극을 가지는 MOS 트랜지스터, 용량 절연막을 사이에 두는 상하 전극으로서의 다결정 실리콘막으로 이루어지는 캐패시터, 및 다결정 실리콘막으로 이루어지는 저항체를 가지는 반도체 장치의 제조 방법에서, 반도체 기판 상에 제1 다결정 실리콘막, 용량 절연막 및 제2 다결정 실리콘막을 순서대로 적층하고, 상기 제2 다결정 실리콘막을 패터닝하여 상기 캐패시터의 상부 전극을 형성하는 공정; 제1 무기 반사 방지막을 적층하고, 상기 제1 무기 반사 방지막을 패터닝하여 캐패시터 형성 영역 및 저항체 형성 영역에 캐패시터 및 저항체 형성용 마스크 패턴을 형성하는 공정; 금속 실리사이드막 및 제2 무기 반사 방지막을 순서대로 적층하고, 상기 제2 무기 반사 방지막을 패터닝하여 게이트 전극 형성 영역에 게이트 전극 형성용 마스크 패턴을 형성하는 공정; 및 상기 저항체, 캐패시터 및 게이트 전극 형성용 마스크 패턴을 마스크로 하고, 상기 게이트 전극 형성용의 마스크 패턴 하부의 상기 금속 실리사이드막을 남겨서 상기 금속 실리사이드막 및 제1 다결정 실리콘막을 에칭하는 공정을 포함하고, 상기 저항체 및 캐패시터는 그 상층에 상기 금속 실리사이드막을 형성하지 않고서 상기 무기 반사 방지막을 형성하고, 상기 MOS 트랜지스터의 게이트 전극은 그 상층에 상기 금속 실리사이드막을 형성하며, 그 위에 상기 무기 반사 방지막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
여기에서, 상기 상부 전극을 형성하는 공정이 종료할 때 상기 상부 전극의하측 엣지부가 떨어져 나갈 정도로 산화 분위기 중에서 열 처리를 행하도록 하였다.
또한, 상기 제1 무기 반사 방지막 상에 절연막을 형성하도록 하였다.
또한, 상기 제2 무기 반사 방지막 상에 절연막을 형성하도록 하였다.
또한, 상기 제1 및 제2 무기 반사 방지막으로서, SiN막 또는 SiON막을 이용하도록 하였다.
즉, 제1 다결정 실리콘막, 용량 절연막 및 제2 다결정 실리콘막의 적층 구조로부터 제2 다결정 실리콘막이 패터닝되어 캐패시터의 상부 전극이 형성된다. 그리고, 형성된 상부 전극을 포함하는 반도체 기판 상의 각종 막의 적층 구조 상에 제1 무기 반사 방지막이 적층되며, 이것이 패터닝되어 캐패시터 형성 영역 및 저항체 형성 영역에 캐패시터 및 저항체 형성용 마스크 패턴이 형성된다.
계속해서, 캐패시터 및 저항체 형성용 마스크 패턴이 형성된 적층 구조 상에 금속 실리사이드막 및 제2 무기 반사 방지막이 적층되며, 제2 무기 반사 방지막이 패터닝되어 게이트 전극 형성 영역에 게이트 전극 형성용 마스크 패턴이 형성된다.
그리고, 이들 캐패시터, 저항체 및 게이트 전극 형성용 마스크 패턴을 마스크로 하여 금속 실리사이드막 및 제1 다결정 실리콘막이 에칭되고, 게이트 전극 형성용 마스크 패턴 하부의 금속 실리사이드막은 남긴 채로, 제1 다결정 실리콘막이 에칭되며, 그 결과, 저항체 및 캐패시터의 상층에는 금속 실리사이드막이 형성되지 않고서 무기 반사 방지막이 형성되며, MOS 트랜지스터의 게이트 전극의 상층에는 금속 실리사이드막이 형성되며 그 위에 무기 반사 방지막이 형성된다.
여기에서, 예를 들면 레지스트막을 성막하여 저항체 형성용 마스크 패턴 및 게이트 전극 형성용 마스크 패턴을 형성하도록 한 경우, 캐패시터와 저항체 및 게이트 전극이 근접하여 배치되는 경우에는, 캐패시터의 근방에서 그 상부 전극과 저항체 또는 게이트 전극과의 단차에 의해서 레지스트막의 막 두께가 균일해지지 않는다. 이 때문에, 포토 리소그래피에 의한 노광 시에 정재파 효과에 의해 광강도가 다르게 되며, 레지스트막의 패터닝의 정밀도가 저하하고, 이것에 따라 저항체 형성용 및 게이트 전극 형성용 마스크 패턴의 치수 정밀도가 저하하는 경우가 있다. 그러나, 저항체, 캐패시터, 게이트 전극의 상층에는 무기 반사 방지막을 성막하도록 하였기 때문에, 이 무기 반사 방지막에 의해 광강도가 조정되며 레지스트막의 막 두께가 불균일하기 때문에 마스크 패턴의 치수 정밀도가 저하하는 것이 방지된다.
특히, 상부 전극의 하측 엣지부가 떨어져 나갈 정도로 산화 분위기 중에서 열 처리를 행함으로써, 상부 전극을 에칭할 때에 상부 전극 엣지 부근의 용량 절연막에 생긴 에칭에 의한 손상이 회복되며, 상부 전극의 하부측 엣지부에서의 전계 집중이 완화된다.
또한, 본 발명은 다결정 실리콘막, 금속 실리사이드막 및 무기 반사 방지막을 순서대로 적층한 게이트 전극을 가지는 MOS 트랜지스터, 용량 절연막을 사이에 두는 상하 전극으로서의 다결정 실리콘막을 적층한 캐패시터, 및 다결정 실리콘막과 무기 반사 방지막을 순서대로 적층한 저항체를 가지는 것을 특징으로 하는 반도체 장치를 제공한다.
즉, MOS 트랜지스터의 게이트 전극 및 저항체는 무기 반사 방지막을 포함하여 구성되기 때문에, 예를 들면 MOS 트랜지스터 및 저항체의 형성 과정에서 MOS 트랜지스터 및 저항체의 형성 영역을 덮도록 레지스트막을 형성하며, 포토 리소그래피 공정에 의해 이 레지스트막을 패터닝하여 마스크 패턴을 형성하고, 이것을 이용하여 각 소자를 형성하도록 한 경우에도, 레지스트막의 하층에 형성된 무기 반사 방지막에 의해 포토 리소그래피 공정에서의 노광 시의 광강도가 조정된다. 따라서, 캐패시터의 상부 전극에 의해서 생긴 단차에 의해, 그 위의 레지스트막의 막 두께가 불균일해지며, 이것에 기인하여 마스크 패턴의 치수 정밀도가 저하하는 것을 방지할 수 있으며, 각 소자의 소자폭이 고정밀도로 설계치의 폭이 되는 반도체 장치를 얻는 것이 가능해진다.
또한, 본 발명은 도전성막을 상부 및 하부 전극으로 하는 캐패시터를 갖는 반도체 장치의 제조 방법에 있어서, 반도체 기판 상에 제1 도전성막, 용량 절연막 및 제2 도전성막을 순서대로 적층하고, 상기 제2 도전성막을 패터닝하여 상기 캐패시터의 상부 전극을 형성하는 공정, 상기 상부 전극의 하측 엣지부가 떨어져 나갈 정도로 산화 분위기 중에서 열 처리를 행하는 공정, 및 상기 제1 도전성막을 패터닝하여, 캐패시터의 하부 전극을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
즉, 반도체 기판 상에, 제1 도전성막, 용량 절연막 및 제2 도전성막이 순서대로 적층되며, 이 적층 구조로부터 제2 도전성막이 패터닝되어 캐패시터의 상부 전극이 형성된다. 이 상부 전극이 형성된 후, 상부 전극의 하측 엣지부가 떨어져나갈 정도로 산화 분위기 중에서 열 처리가 행해지며, 계속해서 캐패시터의 하부 전극이 형성된다.
따라서, 열 처리에 의해서 상부 전극을 에칭할 때에 상부 전극 엣지 부근의 용량 절연막에 생긴 에칭에 의한 손상이 회복되며, 또한 상부 전극의 하부측 엣지부에서의 전계 집중이 완화된다.
또한, 본 발명은 절연막 상에 다결정 실리콘막으로 이루어지는 저항체를 형성하는 공정을 포함하는 반도체 장치의 제조 방법에서, 상기 다결정 실리콘막 상에 산소를 투과하지 않은 산소 불투과막을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
여기에서, 상기 산소 불투과막으로서 SiN막 또는 SiON막을 이용하도록 하였다.
즉, 예를 들면 저항체를 형성하기 위한 다결정 실리콘막을 형성한 후, 또는 다결정 실리콘막 상에 다른 막을 적층한 후 등에 산소를 투과하지 않은 산소 불투과막을 형성하는 공정이 행해지며, 이에 따라 저항체가 되는 다결정 실리콘막의 바로 상측 또는 다결정 실리콘막의 상층에 SiN막 또는 SiON막 등의 산소 불투과막이 형성된다.
여기에서, 반도체 기판 상에 저항체를 형성하기 위한 다결정 실리콘막을 형성한 후 또는 다결정 실리콘막으로부터 저항체를 에칭한 후에, 예를 들면 그 외의 소자를 형성하기 위한 산화를 행할 목적 등에 의해서, 반도체 기판을 산화 분위기 중에 노출한 경우에는, 다결정 실리콘막이 산화되며, 특히 복수의 저항체를 생성하는 것과 같은 경우에는 산소의 확산 레벨에 변동이 생기면, 저항체 간에서 다결정 실리콘막의 막 두께에 변동이 생기며, 그 결과 저항체 간에서 특성에 변동이 생기게 된다.
그러나, 다결정 실리콘막의 바로 상측 또는 다결정 실리콘막의 상층에 산소 불투과막이 형성되기 때문에, 반도체 기판 상에 다결정 실리콘막을 형성한 후 또는 다결정 실리콘막으로부터 저항체를 에칭한 후에, 이 반도체 기판을 산화 분위기 중에 노출시킨 경우 등이라도, 다결정 실리콘막의 상면의 산화가 방지되고, 다결정 실리콘막의 막 두께의 변동이 방지되며, 저항체 간에서의 특성의 변동이 회피된다.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 캐패시터와 함께 저항체 또는 MOS 트랜지스터가 배치되어 있는 반도체 장치의 제조 방법 및 이것을 이용한 반도체 장치에 관한 것이다.
도 1은 본 발명에 따른 반도체 장치의 제조 공정의 일부를 나타내는 단면도.
도 2는 도 1의 제조 공정의 계속을 나타내는 단면도.
도 3은 트랜지스터 TR의 배치 위치에 대한 레지스트 패턴의 패턴폭 및 게이트 전극폭의 변동을 나타내는 측정 결과.
도 4는 무기 반사 방지막을 이용한 경우 및 이용하지 않은 경우의 레지스트막의 막 두께의 변화에 대한 레지스트 패턴의 패턴폭의 변화를 나타내는 측정 결과.
도 5는 CAP 산화막의 막 두께가 도 4와는 다른 경우에서 무기 반사 방지막을 이용한 경우 및 이용하지 않은 경우의 레지스트막의 막 두께의 변화에 대한 레지스트 패턴의 패턴폭의 변화를 나타내는 측정 결과.
도 6은 종래의 반도체 장치의 제조 공정의 일부를 나타내는 단면도.
도 7은 도 6에 이어서 나타내는 단면도.
이하, 본 발명의 실시 형태를 실시예를 수반하여 설명한다.
도 1의 (a)에 도시한 바와 같이, 실리콘 기판(1)의 저항체 R의 형성 영역 AR및 캐패시터 C의 형성 영역 AC에 필드 산화막(2)을 형성하고, MOS 트랜지스터 TR의 형성 영역 ATR에 막 두께 250〔Å〕 정도의 게이트 산화막(3)을 형성하고, 필드 산화막(2) 및 게이트 산화막(3) 상에 예를 들면 감압 CVD법에 의해서 막 두께 3000〔Å〕의 다결정 실리콘막(4)을 형성하고, 이 다결정 실리콘막(4)에 불순물로서 인을 기상 확산법에 의해 도핑한다. 이 다결정 실리콘막(4)은 캐패시터 C의 하부 전극으로 함과 동시에, MOS 트랜지스터 TR의 게이트 전극 TR-G를 구성하는 금속 실리사이드막과 다결정 실리콘막과의 적층 구조의 하측 부분이 되며 또한 저항체 R이 된다.
다음에, 산화 분위기 중에서 다결정 실리콘막(4)의 표면을 열산화하여 막 두께 450〔Å〕 정도의 용량 절연막(5)을 형성한다. 이 용량 절연막(5)은 CVD법에 의해 형성하여도 좋다. 또한, 상기 다결정 실리콘막(4)과 마찬가지로 하여, 용량 절연막(5) 상에 다결정 실리콘막(6)을 막 두께 3000〔Å〕 정도 형성하고, 인을 도핑한다. 이 다결정 실리콘막(6)은 캐패시터 C의 상부 전극이 되는 부분이다.
다음에, 캐패시터 C의 상부 전극이 되어야 할 부분에 레지스트 패턴을 형성하고, 이것을 마스크로 하여 다결정 실리콘막(6)을 에칭한 후, 이 레지스트 패턴을 제거한다. 이에 따라 캐패시터 C의 상부 전극(7)이 형성된다 (도 1의 (b)).
다음에, 산화 분위기 중에서 도 1의 (b)에 도시한 바와 같이, 상부 전극(7)의 엣지부(7a)가 산화되는 정도의 열산화를 행한다. 이 열산화는 예를 들면, O2가스 4.5〔1/min〕 및 H2가스 8〔1/min〕으로 이루어지는 혼합 가스를 800〔℃〕로 한 산화 분위기 중에서 10분이라는 조건으로 단결정 실리콘 기판을 산화한 경우에, 단결정 실리콘 기판 상에 막 두께 100〔Å〕 정도의 산화막이 형성되도록 행한다. 또, 단결정 실리콘 기판 상에 막 두께 50 ∼ 200〔Å〕 정도의 산화막이 형성되도록 열산화를 행하는 것이 바람직하다.
이러한 조건으로 열산화를 행함으로써 다결정 실리콘막(4) 상에 막 두께 300 ∼ 1000〔Å〕 정도의 산화막이 형성된다.
이 열산화는 상부 전극(7)을 에칭할 때에 상부 전극(7)의 엣지 부근의 용량 절연막(5)에 생긴 에칭에 의한 손상을 방지함과 동시에, 상부 전극(7)의 하부측 엣지부(7a)에서의 전계 집중에 의해, 캐패시터 C의 상하 전극이 되는 상부 전극(7) 및 다결정 실리콘막(4) 간에서 누설이 발생하는 것을 방지하기 위해서 행하는 것이다. 또한, 동시에 이 열산화에 의해 저항체 R이 되는 다결정 실리콘막(4) 상의 용량 절연막(5)의 에칭에 의한 손상을 회복시켜서 또한 성장시킴으로써, 후에 적층하는 무기 반사 방지막 중에 다결정 실리콘막(4) 내의 도펀트가 외측 확산하는 것을 방지하고 저항치에 변동이 생기는 것을 방지할 수 있다.
다음에, 도 1의 (c)에 도시한 바와 같이, 상기 열산화 처리에 의해서 성막된 산화막(8) 상에, 예를 들면 플라즈마 CVD법으로, SiH4와 N2O와 He를 소스 가스로 하여, 막 두께 700〔Å〕 정도의 무기 반사 방지막(SiON ; 9)을 형성한다. 이 무기 반사 방지막(9)은 레지스트 막 두께가 불균일한 것에 따른 정재파 효과의 차를 억제하고, 레지스트막 내에서의 광강도를 같게 하기 위한 것으로, SiON 중의 산소 O와 질소 N과 수소 H와의 비율을 바꿈으로써 굴절율 및 감쇠 계수를 조정하는 것이 가능하며, 이들 굴절율, 감쇠 계수 및 막 두께를 조정함으로써 빛 강도를 조정할 수 있게 되어 있다. 예를 들면, i선용 레지스트막에는 SiH4가 54〔sccm〕, N2O가 59〔sccm〕, He가 3000〔sccm〕의 비율로 혼합된 혼합 가스를 소스 가스로서 생성한 무기 반사 방지막(9)이 적합하다. 이 경우의 굴절율은 2.50, 감쇠 계수는 0.35이다.
또, 무기 반사 방지막(9)으로서는 비정질 카본이나 TiN을 적용하는 것도 가능하다.
다음에, 이 무기 반사 방지막(9) 상에 막 두께 1000〔Å〕 정도의 CAP 산화막 [후에 저항체 R을 형성할 때의 마스크가 되는 실리콘 산화막(10)]을 예를 들면 TEOS(테트라 에톡시 실란)의 열분해에 의해 형성하고, 그 위에 레지스트막(11)을 형성한다. 이 레지스트막(11)에 대하여 포토 리소그래피 공정을 행함으로써, 캐패시터 형성 영역 AC의 캐패시터 C가 되는 부분 및 저항체 형성 영역 AR의 저항체 R이 되는 부분에 레지스트 패턴(11a)을 형성한다 (도 1의 (d)). 이 레지스트 패턴(11a)은 캐패시터 C가 되는 부분에 대해서는 도 1의 (d)에 도시한 바와 같이 상부 전극(7)의 상면 및 그 측면을 덮도록 피착된다.
그리고, 이 레지스트 패턴(11a)을 마스크로 하여 CAP 산화막(10), 무기 반사 방지막(9), 산화막(8)을 에칭하여 마스크 패턴(12)을 형성한 후, 레지스트 패턴(11a)을 제거한다 (도 1의 (e)). 이 마스크 패턴(12)은 후속하는 공정에서 저항체 R 및 캐패시터 C의 형성 영역 AR및 AC의 금속 실리사이드막 및 다결정 실리콘막(4)을 에칭할 때의 마스크가 되며, 도 1의 (e)에 도시한 바와 같이 상부 전극(7)의 상면 및 그 측면을 덮도록 피착된다.
다음에, 마스크 패턴(12)을 포함하는 다결정 실리콘막(4) 상에 막 두께 2000〔Å〕 정도의 텅스텐 실리사이드막(13)을 금속 실리사이드로서 형성하고, 이 텅스텐 실리사이드막(13) 상에 막 두께 300〔Å〕 정도의 무기 반사 방지막(14)을 상기 무기 반사 방지막(9)과 마찬가지로 하여 형성한다. 이 무기 반사 방지막(14) 상에 막 두께1000〔Å〕 정도의 CAP 산화막 [후에 게이트 전극 TR-G를 형성할 때의 마스크가 되는 실리콘 산화막(15)]을 예를 들면 TEOS(테트라 에톡시 실란)의 열분해에 의해 형성하고 또한 이 위에 레지스트막(16)을 형성한다 (도 2의 (a)).
다음에, 레지스트막(16)에 대하여 포토 리소그래피 공정을 행함으로써 MOS 트랜지스터 TR의 게이트 전극 TR-G가 되는 부분에 레지스트 패턴(16a)을 형성한다 (도 2의 (b)). 그리고, 이 레지스트 패턴(16a)를 마스크로 하여 CAP 산화막(15) 및 무기 반사 방지막(14)을 에칭하고, 마스크 패턴(17)을 형성한 후, 레지스트 패턴(16a)을 제거한다 (도 2의 (c)).
다음에, 마스크 패턴(17)을 마스크로 하여 예를 들면 플라즈마 에칭법을 이용하여 에칭을 행한다. 이에 따라 텅스텐 실리사이드막(13)이 에칭되어 마스크 패턴(12)이 노출되면, 마스크 패턴(12)은 마스크로서 작용하기 때문에 마스크 패턴(12, 17)을 마스크로 하여 다결정 실리콘막(4)을 에칭한다 (도 2의 (d)). 이 때, 트랜지스터 형성 영역 ATR에서 마스크 패턴(17)의 부분은 에칭되지 않으며, 다결정 실리콘막(4), 텅스텐 실리사이드막(13), 무기 반사 방지막(14) 및 CAP 산화막(15)의 적층 구조가 되며, 이 적층 구조는 MOS 트랜지스터 TR의 게이트 전극 TR-G가 된다. 또한, 저항체 형성 영역 AR에서는 마스크 패턴(12)의 부분은 다결정 실리콘막(4), 산화막(8) 및 무기 반사 방지막(9) 및 CAP 산화막(10)의 적층 구조가 되며, 이 적층 구조는 저항체 R이 된다. 또한, 캐패시터 형성 영역 AC에서는 마스크 패턴(12)의 부분은 다결정 실리콘막(4), 용량 절연막(5), 상부 전극(7), 산화막(8), 무기 반사 방지막(9) 및 CAP 산화막(10)의 적층 구조가 되며, 이 적층 구조는 캐패시터 C가 된다.
다음에, 전 영역 AR, AC, ATR에 TEOS의 열분해 등에 의한 감압 CVD법 등에 의해서 LDD 구조 형성을 위한 산화막을 형성하고, 이것을 이방성 에칭하는 것 등에 의해서 측벽(18)을 형성한 후, 산화 분위기 중에서 열 처리를 행하여 노출되어 있는 실리콘 기판(1) 상에 얇은 산화막을 형성한다(도 2의 (e)).
그리고, 게이트 전극 TR-G 및 측벽(18)을 마스크로 하여 액티브 영역에 불순물을 확산시켜서, 소스 및 드레인이 이중 구조가 되는 LDD 구조의 소스 및 드레인 확산 영역(도시하지 않음)을 형성한다.
여기에서, 다결정 실리콘막(4)이 제1 다결정 실리콘막 및 제1 도전성막에 대응하고, 다결정 실리콘막(6)이 제2 다결정 실리콘막 및 제2 도전성막에 대응하며, 무기 반사 방지막(9)이 제1 무기 반사 방지막 및 산소 불투과막에 대응하고, 텅스텐 실리사이드막(13)이 금속 실리사이드막에 대응하고, 무기 반사 방지막(14)이 제2 무기 반사 방지막에 대응하고 있다.
상술된 바와 같이, 레지스트막(11, 16)의 하층에 무기 반사 방지막(9, 14)을 형성해두고, 이 상태에서 레지스트막(11, 16)을 노광시켜 레지스트 패턴(11a, 16a)을 형성하도록 하였기 때문에, 복수의 저항체 R을 형성해야 할 저항체 형성 영역 AR의 레지스트막(11)의 막 두께 및 복수의 MOS 트랜지스터 TR의 게이트 전극 TR-G를 형성해야 할 트랜지스터 형성 영역 ATR의 레지스트막(16)의 막 두께가 불균일해짐에 따라 생기는 각 영역 내에서의 정재파 효과의 차를 억제할 수 있으며, 저항체 R을 형성하기 위한 레지스트 패턴(11a) 및 게이트 전극 TR-G를 형성하기 위한 레지스트 패턴(16a)을 고정밀도로 목표한대로 형성할 수 있다. 따라서, 저항체 형성 영역 AR의 각 저항체 R 및 트랜지스터 형성 영역 ATR의 각 게이트 전극 TR-G를 각 저항체 R 간에서 그 폭이 균일해지고 각 게이트 전극 TR-G 간에서 그 폭이 균일해지도록 형성할 수 있으며, 저항체 R 간 및 트랜지스터 TR 간에서의 특성 변동을 억제할 수 있다.
상기 실시예에 따라서, 캐패시터 C, 캐패시터 C에 근접하여 배치되는 트랜지스터군 ①, ②, 및 캐패시터 C로부터 비교적 떨어진 위치에 배치되는 트랜지스터군③ ∼ ⑤를 실리콘 기판 상에 형성한 바, 도 3에 도시한 바와 같은 결과를 얻을 수 있었다. 도 3의 (a)에서, 횡축은 캐패시터 C로부터 트랜지스터군까지의 거리를 나타내고, 종축은 레지스트막에 대하여 포토 리소그래피 공정을 행하여 형성한 레지스트 패턴(16a)의 패턴폭을 나타낸다. 또한, 도 3의 (b)에서 횡축은 캐패시터 C로부터 트랜지스터군까지의 거리를 나타내고, 종축은 전술한 게이트 전극 TR-G의 폭을 나타낸다. 또, 도면 중의 ●는 무기 반사 방지막을 이용한 경우, ○는 무기 반사 방지막을 이용하지 않은 경우를 나타낸다.
도 3의 (a) 및 도 3의 (b)에 도시한 바와 같이, 캐패시터 C로부터 각 트랜지스터까지의 거리가 다르면, 무기 반사 방지막을 이용하지 않은 경우에는 레지스트 패턴(16a)의 폭에 변동이 생기고, 이에 따라 게이트 전극 TR-G의 폭에도 변동이 생기고 있다. 그러나, 무기 반사 방지막을 이용한 경우에는, 레지스트 패턴(16a)의 폭은 거의 균일해지며, 이에 따라서 게이트 전극 TR-G의 폭도 거의 균일해지는 것을 확인할 수 있었다.
또한, 레지스트막[전술한 레지스트막(11, 16)]의 막 두께의 변화에 대한 이 레지스트막에 대하여 포토 리소그래피 공정을 행하여 형성한 레지스트 패턴[전술한 레지스트 패턴(11a, 16a)]의 패턴폭의 변화를, 무기 반사 방지막을 이용한 경우와 무기 반사 방지막을 이용하지 않은 경우에 대하여 측정한 바, 도 4 및 도 5에 도시하는 결과를 얻을 수 있었다. 도 4는 상기 레지스트 패턴에 의해 에칭되는 CAP 산화막[전술한 CAP 산화막(10, 15)]의 막 두께가 1200〔Å〕인 경우, 도 5는 CAP 산화막의 막 두께가 1700〔Å〕인 경우의 측정 결과이며, 각각 a는 무기 반사 방지막을 이용하지 않은 경우, b는 무기 반사 방지막을 이용한 경우를 나타낸다. 또한, 횡축은 레지스트막의 막 두께를 나타내고, 종축은 레지스트 패턴의 패턴폭을 나타낸다.
도 4의 (a) 및 도 5의 (a)에 도시한 바와 같이, 무기 반사 방지막을 이용하지 않은 경우에는 레지스트막의 막 두께가 증가함으로써 레지스트 패턴의 패턴폭은 어느 정도의 진폭의 사인파상 스윙 커브를 그려서 변화하고 있지만, 무기 반사 방지막을 이용한 경우에는, 도 4의 (b) 및 도 5의 (b)에 도시한 바와 같이, 레지스트 패턴의 패턴폭은 거의 균일하게 되어 있다.
따라서, 도 4의 (a) 및 도 5의 (a)에 도시한 바와 같이, CAP 산화막의 막 두께가 다르면 전술한 스윙 커브의 위상이 변화하고, 레지스트막의 막 두께가 일정하여도 레지스트 패턴의 패턴폭이 다르게 되기 때문에, CAP 산화막의 막 두께를 설정하는 경우에는 포토 리소그래피 공정에서의 CAP 산화막의 막 두께 조건과, 후속하는 에칭 공정에서의 마스크로 한 막 두께 조건을 고려할 필요가 있다. 그러나, 도 4의 (b) 및 도 5의 (b)에 도시한 바와 같이, 무기 반사 방지막을 이용한 경우에는 CAP 산화막의 막 두께에 상관없이 레지스트 패턴의 패턴폭은 거의 균일해지기 때문에, 포토 리소그래피 공정에서의 CAP 산화막의 막 두께 조건은 고려하지 않아도 좋으며, 후속하는 에칭 공정에서의 마스크로 하여 막 두께 조건을 만족하도록 CAP 산화막의 막 두께를 설정하면 좋다.
또한, 상기 실시예에서는, 도 1의 (b)에 도시한 바와 같이, 에칭에 의해 상부 전극(7)을 형성한 후, 상부 전극(7)의 엣지부(7a)가 산화되는 정도의 열산화를행하도록 하였기 때문에, 엣지부(7a)에서의 용량 절연막(5)의 에칭에 의한 손상을 회복시키고, 엣지부(7a)에서 전계 집중이 생기는 것을 방지할 수 있으며, 캐패시터 C의 상하 전극 간에서의 누설의 발생을 방지하고 고성능인 캐패시터 C를 형성할 수 있다.
또한, 상기 실시예에서는 도 2의 (e)의 공정에서 측벽(18)을 형성한 후, 노출되어 있는 실리콘 기판(1) 상에 얇은 산화막을 형성할 때, 저항체 R이 되는 다결정 실리콘막(4)의 상층에는 무기 반사 방지막(9)이 적층되어 있다. 여기에서, 무기 반사 방지막(9)으로서 적용되는 SiON막을 연구한 바, 이 SiON막은 산소를 통과시키지 않는 산소 불투과막인 것이 확인되었다.
그런데, 산소 불투과막으로서의 무기 반사 방지막(9)이 다결정 실리콘막(4)의 상층에 적층되어 있는 상태에서, 반도체 기판(1)을 산화 분위기 중에 노출한 경우, 예를 들면 LDD 구조 형성을 위한 측벽 형성 후의 저항체 R 상의 산화막의 막 두께가 불균일한 등의 이유로 산소의 확산 레벨에 변동이 있는 경우 등에는, 각 저항체 R 간에서 그 다결정 실리콘막(4)의 막 두께에 변동이 생기며, 이에 따라 저항체 R 간에서 특성이 달라진다.
그러나, 다결정 실리콘막(4)의 상층에 산소 불투과막으로서의 무기 반사 방지막(SiON막 ; 9)이 적층되어 있기 때문에, 도 2의 (e)의 공정에서 실리콘 기판(1)을 산화 분위기 중에 노출시킨 경우라도 저항체 R이 되는 다결정 실리콘막(4)이 산화되는 일은 없고, 그 막 두께에 변동이 생기는 일은 없다. 따라서, 반도체 기판(1)이 노출되어 있는 영역에 산화막을 형성하는 것을 목적으로 하는 산화 분위기 중에서의 산화 공정에 기인하는 저항체 R 간의 특성 변동을 확실하게 방지할 수 있다.
또, 저항체 R이 되는 다결정 실리콘막(4)의 상층에 산소 불투과막이 적층되어 있기 때문에 다결정 실리콘막(4)의 상면으로부터의 산화가 진행하는 것은 없지만, 다결정 실리콘막(4)의 측면으로부터의 산화는 진행하게 된다. 그러나, 다결정 실리콘막(4)의 막 두께의 변동에 비교하여, 그 측면의 산화에 의한 폭 치수의 변동이 저항체 R의 특성의 변동에 미치는 영향은 작으므로 문제없다.
또, 상기 실시예에서는 제1 및 제2 도전성막으로서 다결정 실리콘막을 적용한 경우에 대해서 설명하였지만, 이것에 한하는 것은 아니고, 예를 들면 텅스텐, 금속 실리사이드 등을 적용할 수도 있다.
또한, 상기 실시예에서는 무기 반사 방지막(9)으로서 SiON막을 이용하여, 이것을 산소 불투과막으로서도 작용시키도록 한 경우에 대하여 설명하였지만, 산소 불투과막으로서는 SiN막을 적용하는 것도 가능하다.
이 경우에는 무기 반사 방지막(9)을 형성한 후, 그 위에 산소 불투과막으로서의 SiN막을 형성하면 좋으며, 이와 같이 함으로써 상기 실시예와 동등한 작용 효과를 얻을 수 있다. 즉, 예를 들면 산소 불투과막으로서 Si3N4막을 적용하는 경우에는 무기 반사 방지막(9)을 형성한 후, 이 위에 예를 들면 저압 CVD법에 의해 SiH4와 NH3과의 혼합 가스를 소스 가스로 하여 Si3N4막을 형성한다. 그리고, 이 후 상기 실시예와 마찬가지로 하여 처리를 행하면 좋다. 또, 산소 불투과막을 형성한 후,그 위에 무기 반사 방지막(9)을 형성하도록 하여도 좋다.
또한, 상기 실시예에서는 실리콘 기판 상에 각 소자를 형성하도록 한 경우에 대하여 설명하였지만, 이에 한하지 않고 예를 들면 사파이어 기판 상에 소자를 형성하는 것과 같은 경우라도 적용할 수 있다.
또한, 상기 실시예에서는 저항체 R, 캐패시터 C의 하부 전극, 트랜지스터 TR의 게이트 전극 TR-G를 동일한 다결정 실리콘막으로부터 형성하도록 한 경우에 대해서 설명하였지만, 저항체 R, 캐패시터 C의 상부 전극, 트랜지스터 TR의 게이트 전극 TR-G를 동일한 다결정 실리콘막으로부터 형성하도록 한 경우에도 적용할 수 있으며, 이 경우에도 상기 실시 형태와 동등한 작용 효과를 얻을 수 있다.
이상 설명한 바와 같이, 본 발명의 반도체 장치의 제조 방법에 따르면, 제1 무기 반사 방지막 및 제2 무기 반사 방지막을 패터닝하여, 캐패시터, MOS 트랜지스터 및 저항체를 형성하기 위한 마스크 패턴을 형성하도록 하였기 때문에, 캐패시터의 상부 전극의 단차에 기인하여, 레지스트막의 막 두께가 불균일해짐으로써 마스크 패턴의 치수 정밀도가 저하되는 것을 방지할 수 있다.
특히, 캐패시터의 상부 전극을 형성한 후에 상부 전극의 하측 엣지부가 떨어져 나갈 정도로 산화 분위기 중에서 열 처리를 행하도록 하였기 때문에, 상부 전극 에칭 시에 상부 전극 엣지 부근의 용량 절연막에 생긴 에칭에 의한 손상을 회복시킬 수 있으며, 또한 상부 전극의 하부측 엣지부에서의 전계 집중을 완화하고, 상하 전극 간에서의 누설의 발생을 방지할 수 있다.
또한, 본 발명의 반도체 장치에 따르면, MOS 트랜지스터 및 저항체는 무기 반사 방지막을 포함하여 구성하였기 때문에, 그 제조 공정에서 MOS 트랜지스터 및 저항체을 덮는 레지스트막에 대한 포토 리소그래피 공정에 의해 레지스트 패턴을 형성하도록 한 경우에도, 각 소자의 소자폭이 고정밀도로 설계치의 폭이 되는 반도체 장치를 얻을 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에 따르면, 캐패시터의 상부 전극을 형성한 후에 상부 전극(1)의 하측 엣지부가 떨어져 나갈 정도에 산화 분위기 중에서 열 처리를 행하도록 하였기 때문에, 상부 전극 에칭 시에 상부 전극 엣지부 부근의 용량 절연막에 생긴 에칭에 의한 손상을 회복시킬 수 있음과 동시에, 상부 전극의 하부측 엣지부에서의 전계 집중을 완화하고, 상하 전극 간에서의 누설의 발생을 방지할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에 따르면, 저항체를 형성하기 위한 다결정 실리콘막 상에 SiN막 또는 SiON막 등의 산소를 투과하지 않은 산소 불투과막을 형성하도록 하였기 때문에, 반도체 기판 상에 다결정 실리콘막을 형성한 후에 다른 소자를 형성하기 위한 산화가 행해지는 것과 같은 경우에도, 저항체 형성용 다결정 실리콘막이 산화되는 것을 방지할 수 있어, 특히 다결정 실리콘막으로부터 복수의 저항체를 형성하는 것과 같은 경우에도, 상기 산화에 기인하여 저항체 간에서 특성이 변동되는 것을 방지할 수 있다.
Claims (7)
- 다결정 실리콘막과 금속 실리사이드막으로 이루어지는 게이트 전극을 구비한 MOS 트랜지스터, 용량 절연막을 사이에 두는 상하 전극으로서의 다결정 실리콘막으로 이루어지는 캐패시터, 및 다결정 실리콘막으로 이루어지는 저항체를 구비하는 반도체 장치의 제조 방법에 있어서,반도체 기판 상에, 제1 다결정 실리콘막, 용량 절연막 및 제2 다결정 실리콘막을 기술된 순서대로 적층하고, 상기 제2 다결정 실리콘막을 패터닝하여 상기 캐패시터의 상부 전극을 형성하는 공정;제1 무기 반사 방지막을 적층하고, 상기 제1 무기 반사 방지막을 패터닝하여 캐패시터 형성 영역 및 저항체 형성 영역에 캐패시터 및 저항체 형성용 마스크 패턴을 형성하는 공정;금속 실리사이드막 및 제2 무기 반사 방지막을 기술된 순서대로 적층하고, 상기 제2 무기 반사 방지막을 패터닝하여 게이트 전극 형성 영역에 게이트 전극 형성용 마스크 패턴을 형성하는 공정; 및상기 저항체, 캐패시터 및 게이트 전극 형성용 마스크 패턴을 마스크로 하여, 상기 게이트 전극 형성용 마스크 패턴 아래의 상기 금속 실리사이드막은 남겨 두고 상기 금속 실리사이드막 및 상기 제1 다결정 실리콘막을 에칭하는 공정을 포함하고,상기 저항체 및 캐패시터는 그 상층에 상기 금속 실리사이드막을 형성하지않고서 상기 무기 반사 방지막을 형성하고,상기 MOS 트랜지스터의 게이트 전극은 그 상층에 상기 금속 실리사이드막을 형성하며, 그 위에 상기 무기 반사 방지막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 상부 전극을 형성하는 공정이 종료할 때, 상기 상부 전극의 하측 엣지부가 떨어져 나갈 정도로 산화 분위기 중에서 열 처리하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항 또는 제2항에 있어서, 상기 제1 및 제2 무기 반사 방지막 상에 절연막을 형성하도록 한 것을 특징으로 하는 반도체 장치의 제조 방법.
- 삭제
- 제1항 또는 제2항에 있어서, 상기 제1 및 제2 무기 반사 방지막은 SiN막 또는 SiON막인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 삭제
- 삭제
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