WO1999056318A1 - Dispositif a semi-conducteur et procede de production - Google Patents

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Definitions

  • each element is arranged close to each other, and a plurality of resistors or a plurality of MOS transistors may be arranged close to a capacitor.
  • a capacitor, a resistor, and a MOS transistor arranged in such close proximity are formed, for example, they are formed by steps shown in FIGS. 6 and 7. That is, first, the field oxide film 2 is formed in the formation region A R of the resistor R and the formation region A c of the capacitor on the silicon substrate 1, and the thickness 250 ⁇ m is formed in the formation region A TR of the MOS transistor TR.
  • a tungsten silicide film 13 and a CAP oxide film 15 are laminated, and a resist film 16 is formed (FIG. 6 (e)).
  • a resist pattern 16a for forming a gate electrode of the MOS transistor TR is formed from the resist film 16 by a photolithography process (FIG. 7 (a)).
  • a mask pattern 17 for forming a gate electrode is formed from the oxide film 15 and the resist pattern 16a is removed (FIG. 7 (b)).
  • etching is performed using the mask pattern 17 for forming the gate electrode as a mask to remove the tungsten silicide film 13, and when the mask pattern 12 for forming the resistor R and the capacitor C is exposed, Etching is performed using the mask pattern 12 and the mask pattern 17 for forming the gate electrode as a mask to remove the polycrystalline silicon film 4 (FIG. 7C). Then, an oxide film for LDD formation for forming an LDD structure is formed, and a side wall 8 is formed by anisotropic etching (FIG. 7 (d)). Finally, heat treatment is performed in an oxidizing atmosphere. A thin oxide film is formed on the exposed silicon substrate 1, and this is used as a mask at the time of ion implantation for forming source and drain diffusion regions (FIG. 7 (e)).
  • step of FIG. 7 (e) after forming the side walls 18 by anisotropic etching, heat treatment is performed in an oxidizing atmosphere to form a thin oxide film on the exposed silicon substrate 1.
  • the polycrystalline silicon film 4 constituting the resistor R is also oxidized.
  • the diffusion level of oxygen as the oxidizing gas is reduced to the level inside the wafer or chip, for example, because the thickness of the oxide film on the resistor R after the formation of the side wall for forming the LDD structure is not uniform. If the variation occurs within the resistor, the thickness of the polycrystalline silicon film 4 varies, and the resistance value differs between the resistors R designed to have the same characteristics. There is a problem that will occur.
  • a mask pattern for forming the capacitor, the resistor, and the gate electrode is formed.
  • the metal silicide film and the first polycrystalline silicon film are etched using the turn as a mask, and the first polycrystalline silicon film is etched while leaving the metal silicide film under the mask pattern for forming the gate electrode.
  • an inorganic anti-reflection film is formed without forming a metal silicide film on the upper layer of the resistor and the capacitor, and a metal silicide film is formed on the upper layer of the gate electrode of the MOS transistor. Further, an inorganic antireflection film is formed thereon.
  • an oxide film having a thickness of about 300 to 100 [A] is formed on the polycrystalline silicon film 4.
  • each resistor R in the resistor formation region A R and each gate electrode TR-G in the transistor formation region ATR have a uniform width between each resistor R, and a width between each gate electrode TR-G.
  • the width can be formed to be uniform, and variations in characteristics between the resistors R and between the transistors TR can be suppressed.
  • the SiO 2 film is used as the inorganic anti-reflection film 9 and this is also used as an oxygen impermeable film. It is also possible to apply an iN film.

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Description

明 細 書 半導体装置の製造方法及びこれを用いた半導体装置 技術分野
本発明は、 半導体装置及びその製造方法に関し、 特に、 キャパシ夕と 共に抵抗体或いは M O S トランジスタが配置されている半導体装置の製 造方法及びこれを用いた半導体装置に関するものである。 背景技術
従来より、 集積度の高い集積回路 （半導体装置） においては、 各素子 が近接して配置されており、 キャパシタに近接して複数の抵抗体或いは 複数の M O S トランジスタが配列される場合もある。 このように近接し て配置されたキャパシタ、 抵抗体及び M O S トランジスタを形成する場 合には、 例えば図 6及び図 7に示すような工程で形成している。 つまり 、 まず、 シリコン基板 1の抵抗体 Rの形成領域 A R 及びキャパシタじの 形成領域 A c にフィ 一ルド酸化膜 2を形成し、 M O S トランジスタ T R の形成領域 A T Rに膜厚 2 5 0 〔A〕 程度のゲー ト酸化膜 3を形成し、 フ ィ一ルド酸化膜 2及びゲ一卜酸化膜 3の上に多結晶シリコン膜 4、 容量 絶縁膜 5、 上部電極用の多結晶シリコン膜を形成し、 キャパシタ Cの上 部電極を形成すベき領域にマスクパターンを形成した後エッチングして 、 上部電極用の多結晶シリ コン膜から上部電極 7を形成する （図 6 ( a
) ) o
次いで、 C A P酸化膜 1 0及びレジス卜膜 1 1を積層した後 （図 6 ( b ) ) 、 フォ トリソグラフイエ程によりレジスト膜 1 1から抵抗体 R及 びキャパシ夕 C形成のためのレジストパターン 1 1 aを形成し （図 6 ( c) ) 、 これをマスクにエッチングを行って CAP酸化膜 1 0から抵抗 体 R及びキャパシタ C形成用のマスクパターン 1 2を形成する （図 6 ( d) ) 。
次いで、 タングステンシリサイ ド膜 1 3及び CAP酸化膜 1 5を積層 し、 さらにレジス ト膜 1 6を形成する （図 6 (e) ) 。 そして、 フォ ト リソグラフィ工程によりレジスト膜 1 6から MO S トランジスタ TRの ゲ一卜電極形成用のレジス卜パターン 1 6 aを形成し （図 7 (a) ) 、 これをマスクにエッチングを行って CAP酸化膜 1 5からゲート電極形 成用のマスクパターン 1 7を形成し、 レジストパターン 1 6 aを除去す る （図 7 (b) ) 。
次いで、 ゲ一卜電極形成用のマスクパターン 1 7をマスクにしてエツ チングを行ってタングステンシリサイ ド膜 1 3を除去し、 抵抗体 R及び キャパシタ C形成用のマスクパターン 1 2が露出すると、 このマスクパ 夕一ン 1 2とゲー卜電極形成用のマスクパターン 1 7とをマスクにして エッチングを行って多結晶シリコン膜 4を除去する （図 7 (c) ) 。 そ して、 LDD構造を形成するための LDD形成用酸化膜を形成し、 異方 性エッチングによりサイ ドウオール丄 8を形成し （図 7 (d) ) 、 最後 に、 酸化雰囲気中で熱処理を行って露出しているシリコン基板 1上に薄 い酸化膜を形成し、 これをソース及びドレイン拡散領域を形成するため のイオン注入時のマスクとする （図 7 (e) ) 。
これによつて、 複数の抵抗体 R、 キャパシタ C、 複数のゲート電極 T R— Gが形成され、 このゲー卜電極 TR G及びサイ ドウオール 1 8を マスクとしてァクティブ領域に不純物を拡散させることによって、 ソー ス及びドレインが二重構造となる L DD構造のソース及びドレイン拡散 領域を有する複数のトランジスタ TRを形成するようになっている。
しかしながら、 上記従来の方法では、 キャパシタ Cと抵抗体 Rとの間 或いはキャパシタ Cと M〇 S トランジスタのゲ一ト電極 T R— G部分と の間に段差があるため、 図 6 ( b ) 及び （e ) に示すように抵抗体形成 領域 A R 及びトランジスタ形成領域 A T Rの各領域内のレジス卜膜の膜厚 が均一とならず、 キャパシ夕 Cのすぐそばの部分 αとキャパシタ Cから 離れた部分 3とでレジスト膜の膜厚に差が生じる。 したがってレジスト 膜の α部分と 部分とでは、 レジストパターン形成時の露光工程におい て、 定在波効果によりレジス ト膜に作用する光強度が異なるため、 レチ クル上では同一幅に設計されている抵抗体 R、 或いはゲ一ト電極 T R - Gが、 それぞれ異なる幅で形成される恐れがある。
そして、 各抵抗体 R間、 或いは各ゲート電極 T R - G間でその幅が異 なると、 同一値に設計されている抵抗体 R間で抵抗値に差が生じ、 また 、 同一特性に設計されている M O S トランジスタ T R間で特性に差が生 じることになり、 アナ口グ特性が低下するという問題がある。
また、 レジスト膜の膜厚差を低減して定在波効果による光強度の差を 抑制するために抵抗体 R及び M O S トランジスタ T Rをキャパシタじか ら離れた位置に配置することも考えられるカ^ このようにすると、 チッ プ面積が增大して集積度の低下につながるため好ましくない。
さらに、 図 7 ( e ) の工程において、 異方性エッチングによりサイ ド ウォール 1 8を形成した後、 酸化雰囲気中で熱処理を行って露出してい るシリコン基板 1上に薄い酸化膜を形成するようにしている力 このと き、 抵抗体 Rとなる部分も酸化雰囲気中にさらされるため、 抵抗体 Rを 構成する多結晶シリコン膜 4も酸化される。 このとき、 例えば L D D構 造形成のためのサイ ドウォール形成後の抵抗体 R上の酸化膜の膜厚が不 均一である等の理由で、 酸化性ガスとしての酸素の拡散レベルにウェハ 内或いはチップ内でばらつきが生じると、 多結晶シリ コン膜 4の膜厚に ばらつきが生じ、 同一特性に設計されている抵抗体 Rの間で抵抗値に差 が生じることになるという問題がある。
また、 キャパシ夕 Cにおいては、 上部電極 7を形成する際のエツチン グによって、 上部電極 7のエツジ付近の容量絶縁膜 5にダメ一ジが発生 し、 また、 上部電極 7の下部側エッジ部における電界集中によってキヤ パシタの上下電極となる上部電極 Ί及び多結晶シリ コン膜 4間でリ一ク が発生する場合があるという問題がある。
そこで、 この発明は、 上記従来の未解決の問題に着目してなされたも のであり、 キャパシタと共に抵抗体或いは M O S トランジスタが配置さ れる半導体装置において、 抵抗体或いは M O S トランジスタの特性が設 計通りの特性となるように、 前記抵抗体或いは M O S トランジスタを形 成することを目的としている。 発明の開示
上記目的を達成するために、 本発明は、 多結晶シリ コン膜と金属シリ サイ ド膜とからなるゲ一卜電極を有する M O S トランジスタと、 容量絶 縁膜を挟む上下電極としての多結晶シリコン膜からなるキャパシ夕と、 多結晶シリ コン膜からなる抵抗体と、 を有する半導体装置の製造方法に おいて、 半導体基板上に、 第 1の多結晶シリコン膜、 容量絶縁膜及び第 2の多結晶シリコン膜をこの順に積層し、 前記第 2の多結晶シリコン膜 をパターンニングして前記キャパシタの上部電極を形成する工程と、 第 1の無機反射防止膜を積層し、 当該第 1の無機反射防止膜をバタ一ンニ ングしてキャパシタ形成領域及び抵抗体形成領域にキャパシタ及び抵抗 体形成用のマスクパターンを形成する工程と、 金属シリサイ ド膜及び第 2の無機反射防止膜をこの順に積層し、 当該第 2の無機反射防止膜をパ ターンニングしてゲート電極形成領域にゲート電極形成用のマスクパ夕 ーンを形成する工程と、 前記抵抗体、 キャパシ夕及びゲート電極形成用 のマスクパターンをマスクとし、 前記ゲ一ト電極形成用のマスクパター ンの下の前記金属シリサイ ド膜を残して前記金属シリサイ ド膜及び第 1 の多結晶シリコン膜をエッチングする工程と、 を備え、 前記抵抗体及び キャパシタはその上層に前記金属シリサイ ド膜を形成せずに前記無機反 射防止膜を形成し、 前記 M O S トランジスタのゲート電極はその上層に 前記金属シリサイ ド膜を形成しさらにこの上に前記無機反射防止膜を形 成することを特徴とする半導体装置の製造方法を提供する。
ここで、 前記上部電極を形成する工程が終了したときに、 前記上部電 極の下側ェッジ部が欠ける程度に酸化雰囲気中で熱処理を行うようにし た。
また、 前記第 1の無機反射防止膜の上に絶縁膜を形成するようにした また、 前記第 2の無機反射防止膜の上に絶縁膜を形成するようにした c また、 前記第 1及び第 2の無機反射防止膜として、 S i N膜又は S i O N膜を用いるようにした。
すなわち、 第 1の多結晶シリコン膜、 容量絶縁膜及び第 2の多結晶シ リコン膜の積層構造から、 第 2の多結晶シリ コン膜がパターンニングさ れてキャパシタの上部電極が形成される。 そして、 形成された上部電極 を含む、 半導体基板上の各種膜の積層構造の上に、 第 1の無機反射防止 膜が積層され、 これがパターンニングされてキャパシタ形成領域及び抵 抗体形成領域にキャパシタ及び抵抗体形成用のマスクバタ一ンが形成さ れる。
続いて、 キャパシタ及び抵抗体形成用のマスクパターンが形成された 積層構造の上に、 金属シリサイ ド膜及び第 2の無機反射防止膜が積層さ れ、 第 2の無機反射防止膜がパターンニングされて、 ゲート電極形成領 域にゲ一卜電極形成用のマスクパターンが形成される。
そして、 これらキャパシタ、 抵抗体及びゲ一卜電極形成用のマスクパ ターンをマスクとして金属シリサイ ド膜及び第 1の多結晶シリコン膜が エッチングされ、 ゲ一ト電極形成用のマスクパターンの下の金属シリサ ィ ド膜は残したまま、 第 1の多結晶シリコン膜がエッチングされ、 その 結果、 抵抗体及びキャパシ夕の上層には金属シリサイ ド膜が形成されず に無機反射防止膜が形成され、 M O S トランジスタのゲート電極の上層 には、 金属シリサイ ド膜が形成され、 さらにこの上に無機反射防止膜が 形成される。
ここで、 例えばレジス ト膜を成膜して、 抵抗体形成用のマスクパター ン及びゲ一ト電極形成用のマスクパターンを形成するようにした場合、 キャパシタと抵抗体及びゲート電極とが近接して配置される場合には、 キャパシタの近傍ではその上部電極と抵抗体或いはゲ一ト電極との段差 によってレジス卜膜の膜厚が均一とならない。 このため、 フォ トリソグ ラフィによる露光の際に定在波効果により光強度が異なってしまい、 レ ジス卜膜のパターンニングの精度が低下し、 これに伴って、 抵抗体形成 用及びゲート電極形成用のマスクパターンの寸法精度が低下する場合が ある。 しかしながら、 抵抗体、 キャパシタ、 ゲ一卜電極の上層には、 無 機反射防止膜を成膜するようにしたから、 この無機反射防止膜により光 強度が調整され、 レジス卜膜の膜厚が不均一なためにマスクパターンの 寸法精度が低下することが回避される。
特に、 上部電極の下側エツジ部が欠ける程度に酸化雰囲気中で熱処理 を行うことによって、 上部電極をエッチングする際に上部電極エツジ付 近の容量絶縁膜に生じたエツチングによるダメ一ジが回復され、 且つ上 部電極の下部側ェッジ部における電界集中が緩和される。
また、 本発明は、 多結晶シリコン膜と金属シリサイ ド膜と無機反射防 止膜とをこの順に積層したゲート電極を有する M O S トランジスタと、 容量絶縁膜を挟む上下電極としての多結晶シリコン膜を積層したキャパ シタと、 多結晶シリ コン膜と無機反射防止膜とをこの順に積層した抵抗 体と、 を有することを特徴とする半導体装置を提供する。
すなわち、 M O S トランジスタのゲート電極及び抵抗体は、 無機反射 防止膜を含んで構成されるから、 例えば、 M O S トランジスタ及び抵抗 体の形成過程において、 M O S トランジスタ及び抵抗体の形成領域を覆 うようにレジス 卜膜を形成し、 フォ ト リ ソグラフイエ程によりこのレジ スト膜をパターンニングしてマスクパターンを形成し、 これを利用して 各素子を形成するようにした場合でも、 レジスト膜の下層に形成された 無機反射防止膜によりフォ トリソグラフイエ程での露光の際の光強度が 調整される。 よって、 キャパシ夕の上部電極によって生じた段差により 、 その上のレジスト膜の膜厚が不均一となり、 これに起因してマスクパ ターンの寸法精度が低下することを回避することができ、 各素子の素子 幅が高精度に設計値の幅となる半導体装置を得ることが可能となる。 また、 本発明は、 導電性膜を上部及び下部電極とするキャパシタを有 する半導体装置の製造方法において、 半導体基板上に、 第 1の導電性膜 、 容量絶縁膜及び第 2の導電性膜をこの順に積層し、 前記第 2の導電性 膜をパターンニングして前記キャパシタの上部電極を形成する工程と、 前記上部電極の下側エツジ部が欠ける程度に酸化雰囲気中で熱処理を行 う工程と、 前記第 1の導電性膜をパターンニングして、 キャパシタの下 部電極を形成する工程と、 を備えることを特徴とする半導体装置の製造 方法を提供する。
すなわち、 半導体基板上に、 第 1の導電性膜、 容量絶縁膜及び第 2の 導電性膜がこの順に積層され、 この積層構造から第 2の導電性膜がバタ ーンニングされてキャパシ夕の上部電極が形成される。 この上部電極が 形成された後、 上部電極の下側エッジ部が欠ける程度に酸化雰囲気中で 熱処理が行われ、 次いで、 キャパシタの下部電極が形成される。 よって、 熱処理によって、 上部電極をエッチングする際に上部電極ェ ッジ付近の容量絶縁膜に生じたエッチングによるダメ一ジが回復され、 且つ上部電極の下部側エッジ部における電界集中が緩和される。
さらに、 本発明は、 絶縁膜上に多結晶シリコン膜からなる抵抗体を形 成する工程を含む半導体装置の製造方法において、 前記多結晶シリコン 膜の上に酸素を透過しない酸素不透過膜を形成する工程を備えることを 特徴とする半導体装置の製造方法を提供する。
ここで、 前記酸素不透過膜として、 S i N膜又は S i O N膜を用いる ようにした。
すなわち、 例えば抵抗体を形成するための多結晶シリコン膜を形成し た後、 或いは多結晶シリ コン膜の上に他の膜を積層した後等に、 酸素を 透過しない酸素不透過膜を形成する工程が行われ、 これにより、 抵抗体 となる多結晶シリコン膜の直上又は多結晶シリ コン膜の上層に、 S i N 膜或いは S i O N膜等の酸素不透過膜が形成される。
ここで、 半導体基板上に、 抵抗体を形成するための多結晶シリコン膜 を形成した後、 或いは多結晶シリコン膜から抵抗体をェッチングした後 に、 例えばその他の素子を形成するための酸化を行う目的等によって、 半導体基板を酸化雰囲気中にさらした場合には多結晶シリコン膜が酸化 され、 特に複数の抵抗体を生成するような場合には酸素の拡散レベルに ばらつきが生じると、 抵抗体間で多結晶シリ コン膜の膜厚にばらつきが 生じ、 その結果、 抵抗体間で特性にばらつきが生じることになる。
しかしながら、 多結晶シリコン膜の直上又は多結晶シリコン膜の上層 に酸素不透過膜が形成されるから、 半導体基板上に多結晶シリコン膜を 形成した後、 或いは多結晶シリコン膜から抵抗体をエツチングした後に 、 この半導体基板を酸化雰囲気中にさらした場合等でも、 多結晶シリコ ン膜の上面の酸化が防止されることになり、 多結晶シリコン膜の膜厚の ばらつきが防止され、 抵抗体間での特性のばらつきが回避される。 図面の簡単な説明
図 1は、 本発明における半導体装置の製造工程の一部を示す断面図で ある。
図 2は、 図 1の製造工程の続きを表す断面図である。
図 3は、 トランジスタ T Rの配置位置に対するレジス卜パターンのパ ターン幅及びゲート電極幅のばらつきを表す測定結果である。
図 4は、 無機反射防止膜を用いた場合及び用いない場合の、 レジスト 膜の膜厚の変化に対するレジス卜パターンのパターン幅の変化を表す測 定結果である。
図 5は、 C A P酸化膜の膜厚が図 4とは異なる場合の、 無機反射防止 膜を用いた場合及び用いない場合のレジス卜膜の膜厚の変化に対するレ ジストバタ一ンのパターン幅の変化を表す測定結果である。
図 6は、 従来の半導体装置の製造工程の一部を示す断面図である。 図 7は、 図 6の続きを表す断面図である。 発明を実施するための最良の形態
以下、 本発明の実施の形態を実施例を伴って説明する。
図 1 ( a ) に示すように、 シリコン基板 1の抵抗体 Rの形成領域 A R 及びキャパシタ Cの形成領域 A c にフィールド酸化膜 2を形成し、 M O S トランジスタ T Rの形成領域 A T Rに膜厚 2 5 0 〔A〕 程度のゲート酸 化膜 3を形成し、 フィールド酸化膜 2及びゲート酸化膜 3の上に、 例え ば減圧 C V D法によって膜厚 3 0 0 0 〔A〕 の多結晶シリコン膜 4を形 成し、 この多結晶シリコン膜 4に不純物としてリンを気相拡散法により ドープする。 この多結晶シリコン膜 4はキャパシ夕 Cの下部電極となる と共に、 M O S トランジスタ T Rのゲ一ト電極 T R— Gを構成する金属 シリサイ ド膜と多結晶シリ コン膜との積層構造の下側部分となり、 また 、 抵抗体 Rとなる。
次に、 酸化雰囲気中で、 多結晶シリ コン膜 4の表面を熱酸化して、 膜 厚 4 5 0 〔A〕 程度の容量絶縁膜 5を形成する。 この容量絶縁膜 5は、 C V D法により形成してもよい。 さらに、 前記多結晶シリコン膜 4と同 様にして、 容量絶縁膜 5の上に多結晶シリコン膜 6を膜厚 3 0 0 0 C A 〕 程度形成し、 リ ンをドープする。 この多結晶シリ コン膜 6は、 キャパ シタ Cの上部電極となる部分である。
次に、 キャパシタ Cの上部電極となるべき部分にレジス卜パターンを 形成し、 これをマスクにして多結晶シリコン膜 6をエッチングした後、 このレジストパターンを除去する。 これによりキャパシタ Cの上部電極 7が形成される （図 1 ( b ) ) 。
次に、 酸化雰囲気中で、 図 1 ( b ) に示すように、 上部電極 7のエツ ジ部 7 aが酸化される程度の熱酸化を行う。 この熱酸化は、 例えば、 0 2 ガス 4 . 5 〔 1 / m i n〕 及び H 2 ガス 8 C 1 / m i n〕 からなる混 合ガスを 8 0 0 C°C ) にした酸化雰囲気中で 1 0分、 という条件で、 単 結晶シリコン基板を酸化した場合に、 単結晶シリコン基板上に膜厚 1 0 0 〔A〕 程度の酸化膜が形成されるように行う。 なお、 単結晶シリコン 基板上に膜厚 5 0〜 2 0 0 〔A〕 程度の酸化膜が形成されるように熱酸 化を行うことが好ましい。
このような条件で熱酸化を行うことにより、 多結晶シリコン膜 4の上 に、 膜厚 3 0 0〜1 0 0 0 〔A〕 程度の酸化膜が形成される。
この熱酸化は、 上部電極 7をエッチングする際に上部電極 7のエツジ 付近の容量絶縁膜 5に生じたエッチングによるダメージを回避すると共 に、 上部電極 7の下部側エッジ部 7 aにおける電界集中により、 キャパ シ夕 Cの上下電極となる上部電極 7及び多結晶シリ コン膜 4間でリーク が発生することを回避するために行うものである。 また、 同時にこの熱 酸化により、 抵抗体 Rとなる多結晶シリ コン膜 4上の容量絶縁膜 5のェ ツチングによるダメージを回復させ、 さらに成長させることで、 後に積 層する無機反射防止膜中に多結晶シリコン膜 4内のドーパン卜が外方拡 散することを防止し、 抵抗値にばらつきが生じることを防止することが できる。
次に、 図 1 (c) に示すように、 前記熱酸化処理によって成膜された 酸化膜 8の上に、 例えば、 プラズマ CVD法で、 S i H4 と N2 0と H eとをソースガスとして、 膜厚 7 0 0 〔A〕 程度の無機反射防止膜 （S i ON) 9を形成する。 この無機反射防止膜 9は、 レジスト膜厚が不均 一なことに伴う定在波効果の差を抑制し、 レジス卜膜内における光強度 を等しくさせるためのものであって、 S i〇N中の酸素 0と窒素 Nと水 素 Hとの比率を変えることによって、 屈折率及び消衰係数を調整するこ とが可能であり、 これら屈折率、 消衰係数及び膜厚を調整することによ つて、 光強度を調整することができるようになつている。 例えば、 i線 用のレジスト膜には、 S i H4 が 54 〔s c c m〕 ， N2 0が 5 9 〔s c cm〕 ， H eが 3 0 0 0 [s e em] の割合で混合した混合ガスをソ —スガスとして生成した無機反射防止膜 9が好適である。 この場合の屈 折率は 2. 5 0， 消衰係数は 0. 35である。
なお、 無機反射防止膜 9としては、 アモルファスカーボンや T i Nを 適用することも可能である。
次に、 この無機反射防止膜 9の上に、 膜厚 1 0 0 0 〔人〕 程度の CA P酸化膜 （後に抵抗体 Rを形成する際のマスクとなるシリ コン酸化膜） 1 0を例えば TEO S (テトラエトキシシラン） の熱分解により形成し 、 その上に、 レジスト膜 1 1を形成する。 このレジス卜膜 1 1に対して フォ トリソグラフイエ程を行うことにより、 キャパシタ形成領域 Ac の キャパシタ Cとなる部分及び抵抗体形成領域 A R の抵抗体 Rとなる部分 にレジス卜パターン 1 1 aを形成する （図 1 ( d ) ) 。 このレジス卜ノ、。 ターン 1 1 aは、 キャパシタ Cとなる部分については、 図 1 (d) に示 すように、 上部電極 7の上面及びその側面を覆うように被着される。 そして、 このレジス卜パターン 1 1 aをマスクとして CAP酸化膜 1 0、 無機反射防止膜 9、 酸化膜 8をエッチングしてマスクパターン 1 2 を形成した後、 レジストパターン 1 1 aを除去する （図 1 (e) ) 。 こ のマスクパターン 1 2は、 後工程で抵抗体 R及びキャパシタ Cの形成領 域 AR 及び Ac の金属シリサイ ド膜及び多結晶シリ コン膜 4をエツチン グする際のマスクとなり、 図 1 (e) に示すように上部電極 7の上面及 びその側面を覆うように被着される。
次に、 マスクパターン 1 2を含む多結晶シリコン膜 4上に、 膜厚 2 0 0 0 〔A〕 程度のタングステンシリサイ ド膜 1 3を金属シリサイ ドとし て形成し、 このタングステンシリサイ ド膜 1 3の上に、 膜厚 3 0 0 [A 〕 程度の無機反射防止膜 1 4を前記無機反射防止膜 9と同様にして形成 する。 この無機反射防止膜 1 4の上に、 膜厚 1 0 0 0 [A] 程度の CA P酸化膜 （後にゲート電極 TR Gを形成する際のマスクとなるシリコ ン酸化膜） 1 5を例えば TEOS (テトラエトキシシラン） の熱分解に より形成し、 さらにこの上にレジスト膜 1 6を形成する （図 2 (a) ) c 次に、 レジスト膜 1 6に対してフォ トリソグラフイエ程を行うことに より、 MO S トランジスタ TRのゲ一卜電極 TR— Gとなる部分にレジ ストパターン 1 6 aを形成する （図 2 (b) ) 。 そして、 このレジス卜 パターン 1 6 aをマスクとして CAP酸化膜 1 5及び無機反射防止膜 1 4をエッチングし、 マスクパターン 1 7を形成した後、 レジストパター ン 1 6 aを除去する （図 2 (c) ) 。 次に、 マスクパターン 1 7をマスクとして例えばプラズマエッチング 法を用いてエツチングを行う。 これによりタングステンシリサイ ド膜 1 3がエッチングされてマスクパターン 1 2が露出すると、 マスクパター ン 1 2はマスクとして作用するから、 マスクパターン 1 2及び 1 7をマ スクとして多結晶シリコン膜 4をエッチングする （図 2 (d) ) 。 この とき、 トランジスタ形成領域 ATRでは、 マスクパターン 1 7の部分はェ ツチングされず、 多結晶シリコン膜 4、 タングステンシリサイ ド膜 1 3 、 無機反射防止膜 1 4及び CAP酸化膜 1 5の積層構造となり、 この積 層構造は MO S トランジスタ TRのゲ一 ト電極 TR— Gとなる。 また、 抵抗体形成領域 AR では、 マスクパターン 1 2の部分は、 多結晶シリコ ン膜 4、 酸化膜 8及び無機反射防止膜 9及び CAP酸化膜 1 0の積層構 造となり、 この積層構造は抵抗体 Rとなる。 また、 キャパシ夕形成領域 Ac では、 マスクパターン 1 2の部分は、 多結晶シリコン膜 4、 容量絶 縁膜 5、 上部電極 7、 酸化膜 8、 無機反射防止膜 9及び C A P酸化膜 1 0の積層構造となり、 この積層構造はキャパシタ Cとなる。
次に、 全領域 AR 、 Ac 、 ATRに、 T E 0 Sの熱分解等による減圧 C VD法等によって、 LDD構造形成のための酸化膜を形成し、 これを異 方性エッチングすること等によってサイ ドウオール 1 8を形成し、 その 後、 酸化雰囲気中で熱処理を行って露出しているシリコン基板 1上に薄 い酸化膜を形成する （図 2 ( e ) ) 。
そして、 ゲート電極 TR— G及びサイ ドウオール 1 8をマスクとして ァクティブ領域に不純物を拡散させて、 ソース及びドレインが二重構造 となる LDD構造のソース及びドレイン拡散領域 （図示せず） を形成す る。
ここで、 多結晶シリ コン膜 4が第 1の多結晶シリコン膜及び第 1の導 電性膜に対応し、 多結晶シリコン膜 6が第 2の多結晶シリコン膜及び第 2の導電性膜に対応し、 無機反射防止膜 9が第 1の無機反射防止膜及び 酸素不透過膜に対応し、 タンクステンシリサイ ド膜 1 3が金属シリサイ ド膜に対応し、 無機反射防止膜 1 4が第 2の無機反射防止膜に対応して いる。
上述のように、 レジスト膜 1 1及び 1 6の下層に無機反射防止膜 9及 び 1 4を形成しておき、 この状態でレジスト膜 1 1及び 1 6を露光して レジス卜パターン 1 1 a、 1 6 aを形成するようにしたから、 複数の抵 抗体 Rを形成すべき抵抗体形成領域 A R のレジス卜膜 1 1の膜厚及び複 数の M〇 S トランジスタ T Rのゲート電極 T R— Gを形成すべき トラン ジスタ形成領域 A TRのレジス卜膜 1 6の膜厚が不均一であることに伴つ て生じる、 各領域内における定在波効果の差を抑制することができ、 抵 抗体 Rを形成するためのレジス卜パターン 1 1 a及びゲー卜電極 T R— Gを形成するためのレジス卜パターン 1 6 aを高精度にねらいどおりに 形成することができる。 よって、 抵抗体形成領域 A R の各抵抗体 R及び トランジスタ形成領域 A TRの各ゲート電極 T R - Gを、 各抵抗体 R間で その幅が均一となり、 また、 各ゲート電極 T R— G間でその幅が均一と なるように形成することができ、 抵抗体 R間及びトランジスタ T R間で の特性のばらつきを抑制することができる。
上記実施の形態にしたがって、 キャパシ夕じと、 キャパシタ Cに近接 して配置される トランジスタ群①及び②と、 キャパシタ Cから比較的離 れた位置に配置される トランジス夕群③〜⑤とをシリコン基板上に形成 したところ、 図 3に示すような結果を得ることができた。 図 3 ( a ) に おいて、 横軸はキャパシ夕じからトランジスタ群までの距離を表し、 縦 軸は、 レジスト膜に対してフォ 卜リソグラフイエ程を行って形成したレ ジストパターン 1 6 aのパターン幅を表す。 また、 図 3 ( b ) において 、 横軸は、 キャパシタじからトランジスタ群までの距離を表し、 縦軸は 、 上述のゲ—卜電極 TR-Gの幅を表す。 なお、 図中の、 參は無機反射 防止膜を用いた場合、 〇は無機反射防止膜を用いない場合を表す。 図 3 (a) 及び （b) に示すように、 キャパシタ Cから各卜ランジス 夕までの距離が異なると、 無機反射防止膜を用いない場合にはレジス卜 パターン 1 6 aの幅にばらつきが生じ、 これに伴ってゲート電極 TR— Gの幅にもばらつきが生じている。 しかしながら、 無機反射防止膜を用 いた場合には、 レジストパターン 1 6 aの幅はほぼ均一となり、 これに 応じてゲート電極 T R— Gの幅もほぼ均一となることが確認できた。 また、 レジスト膜 （上述のレジス卜膜 1 1、 1 6 ) の膜厚の変化に対 する、 このレジス ト膜に対してフォ ト リ ソグラフイエ程を行って形成し たレジストパターン （上述のレジス卜パターン 1 1 a、 1 6 a) のパ夕 ーン幅の変化を、 無機反射防止膜を用いた場合と無機反射防止膜を用い ない場合とについて測定したところ、 図 4及び図 5に示す結果を得るこ とができた。 図 4は、 前記レジストパターンによりエッチングされる C AP酸化膜 （上述の CAP酸化膜 1 0、 1 5) の膜厚が 1 2 0 0 〔A〕 の場合、 図 5は CAP酸化膜の膜厚が 1 7 0 0 CA) の場合の測定結果 であり、 それぞれ、 （a) は無機反射防止膜を用いない場合、 （b) は 無機反射防止膜を用いた場合を表す。 また、 横軸はレジス ト膜の膜厚を 表し、 縦軸はレジス卜パターンのパターン幅を表す。
図 4 (a) 及び図 5 (a) に示すように、 無機反射防止膜を用いない 場合には、 レジスト膜の膜厚が増加するに応じてレジス卜パターンのパ ターン幅はある程度の振幅のサイン波状のスィングカーブを描いて変化 しているが、 無機反射防止膜を用いた場合には図 4 (b) 及び図 5 (b ) に示すように、 レジス トパターンのパターン幅はほぼ均一となってい る。
したがって、 図 4 (a) 及び図 5 (a) に示すように、 CAP酸化膜 の膜厚が異なると前述のスィングカーブの位相が変化し、 レジスト膜の 膜厚が一定でもレジストパタ一ンのパターン幅が異なることになるため
、 C A P酸化膜の膜厚を設定する場合には、 フォ トリソグラフイエ程に おける C A P酸化膜の膜厚条件と、 後のエツチング工程におけるマスク としての膜厚条件と、 を考慮する必要がある。 しかしながら、 図 4 ( b ) 及び図 5 ( b ) に示すように、 無機反射防止膜を用いた場合には、 C A P酸化膜の膜厚に係わらずレジス卜パターンのパターン幅はほぼ均一 となるから、 フォ トリソグラフィ工程における C A P酸化膜の膜厚条件 は考慮しなくてもよく、 後のエッチング工程におけるマスクとしての膜 厚条件を満足するように C A P酸化膜の膜厚を設定すればよい。
また、 上記実施の形態では、 図 1 ( b ) に示すように、 エッチングに より上部電極 7を形成した後、 上部電極 7のエッジ部 7 aが酸化される 程度の熱酸化を行うようにしたから、 エッジ部 7 aでの容量絶縁膜 5の エッチングによるダメージを回復させ、 且つエッジ部 7 aで電界集中が 生じることを回避することができ、 キャパシタ Cの上下電極間でのリー クの発生を防止し、 高性能なキャパシ夕 Cを形成することができる。 また、 上記実施の形態では、 図 2 ( e ) の工程で、 サイ ドウオール 1 8を形成した後、 露出しているシリコン基板 1上に薄い酸化膜を形成す るときに、 抵抗体 Rとなる多結晶シリ コン膜 4の上層には、 無機反射防 止膜 9が積層されている。 ここで、 無機反射防止膜 9として適用される S i O N膜を研究したところ、 この S i O N膜は、 酸素を通さない酸素 不透過膜であることが確認された。
ところで、 酸素不透過膜としての無機反射防止膜 9が多結晶シリコン 膜 4の上層に積層されていない状態で、 半導体基板 1を酸化雰囲気中に さらした場合、 例えば L D D構造形成のためのサイ ドウオール形成後の 抵抗体 R上の酸化膜の膜厚が不均一である等の理由で酸素の拡散レベル にばらつきがあった場合等には、 各抵抗体 R間で、 その多結晶シリコン 膜 4の膜厚にばらつきが生じ、 これにより抵抗体 R間で特性が異なるこ とになる。
しかしながら、 多結晶シリコン膜 4の上層に、 酸素不透過膜としての 無機反射防止膜 （S i O N膜） 9が積層されているから、 図 2 ( e ) の 工程でシリコン基板 1を酸化雰囲気中にさらした場合でも、 抵抗体 Rと なる多結晶シリコン膜 4が酸化されることはなく、 その膜厚にばらつき が生じることはない。 よって、 半導体基板 1の露出している領域に酸化 膜を形成することを目的とする酸化雰囲気中での酸化工程を起因とする 抵抗体 R間の特性のばらつきをも確実に防止することができる。
なお、 抵抗体 Rとなる多結晶シリコン膜 4の上層に酸素不透過膜が積 層されているから、 多結晶シリコン膜 4の上面からの酸化が進行するこ とはないが、 多結晶シリコン膜 4の側面における酸化は進行することに なる。 しかしながら、 多結晶シリコン膜 4の膜厚のばらつきに比較して 、 その側面の酸化による幅寸法のばらつきが、 抵抗体 Rの特性のばらつ きに与える影響は小さいから問題ない。
なお、 上記実施の形態においては、 第 1及び第 2の導電性膜として多 結晶シリコン膜を適用した場合について説明したが、 これに限るもので はなく、 例えばタングステン、 金属シリサイ ド等を適用することもでき る。
また、 上記実施の形態においては、 無機反射防止膜 9として S i O N 膜を用い、 これを酸素不透過膜としても作用させるようにした場合につ いて説明したが、 酸素不透過膜としては S i N膜を適用することも可能 である。
この場合には、 無機反射防止膜 9を形成した後、 この上に酸素不透過 膜としての S i N膜を形成すればよく、 このようにすることによって上 記実施の形態と同等の作用効果を得ることができる。 つまり、 例えば酸 素不透過膜として S i N , 膜を適用する場合には、 無機反射防止膜 9 を形成した後、 この上に、 例えば低圧 C V D法により S i H 4 と N H 3 との混合ガスをソースガスとして S i 3 N 4 膜を形成する。 そして、 以 後上記実施の形態と同様にして処理を行えばよい。 なお、 酸素不透過膜 を形成した後、 この上に無機反射防止膜 9を形成するようにしてもよい また、 上記実施の形態においては、 シリ コン基板上に各素子を形成す るようにした場合について説明したが、 これに限らず、 例えばサフアイ ァ基板上に素子を形成するような場合でも適用することができる。 さらに、 上記実施の形態においては、 抵抗体 R、 キャパシタ Cの下部 電極、 トランジスタ T Rのゲー卜電極 T R— Gを同一の多結晶シリコン 膜から形成するようにした場合について説明したが、 抵抗体 R、 キャパ シタ Cの上部電極、 トランジスタ T Rのゲ一卜電極 T R— Gを同一の多 結晶シリコン膜から形成するようにした場合でも適用することができ、 この場合にも上記実施の形態と同等の作用効果を得ることができる。 産業上の利用可能性
以上説明したように、 本発明の半導体装置の製造方法によれば、 第 1 の無機反射防止膜及び第 2の無機反射防止膜をバターンニングして、 キ ャパシタ、 M O S トランジスタ及び抵抗体を形成するためのマスクパタ 一ンを形成するようにしたから、 キャパシタの上部電極の段差に起因し て、 レジスト膜の膜厚が不均一となることによってマスクパターンの寸 法精度が低下することを回避することができる。
特に、 キャパシタの上部電極を形成した後に、 上部電極の下側エッジ 部が欠ける程度に酸化雰囲気中で熱処理を行うようにしたから、 上部電 極ェッチング時に上部電極ェッジ付近の容量絶緣膜に生じたエツチング によるダメージを回復させることができ、 且つ上部電極の下部側エツジ 部における電界集中を緩和し、 上下電極間でのリークの発生を防止する ことができる。
また、 本発明の半導体装置によれば、 M O S トランジスタ及び抵抗体 は、 無機反射防止膜を含んで構成したから、 その製造工程において M O S トランジスタ及び抵抗体を覆うレジスト膜に対するフォ ト リソグラフ イエ程によりレジス卜パターンを形成するようにした場合でも、 各素子 の素子幅が高精度に設計値の幅となる半導体装置を得ることができる。 また、 本発明の半導体装置の製造方法によれば、 キャパシタの上部電 極を形成した後に、 上部電極の下側エッジ部が欠ける程度に酸化雰囲気 中で熱処理を行うようにしたから、 上部電極ェッチング時に上部電極ェ ッジ部付近の容量絶縁膜に生じたエツチングによるダメージを回復させ ることができると共に、 上部電極の下部側エッジ部における電界集中を 緩和し、 上下電極間でのリークの発生を防止することができる。
さらに、 本発明の半導体装置の製造方法によれば、 抵抗体を形成する ための多結晶シリ コン膜の上に、 S i N膜又は S i O N膜等の酸素を透 過しない酸素不透過膜を形成するようにしたから、 半導体基板上に多結 晶シリコン膜を形成した後に、 他の素子を形成するための酸化が行われ るような場合でも、 抵抗体形成用の多結晶シリコン膜が酸化されること を防止することができ、 特に多結晶シリ コン膜から複数の抵抗体を形成 するような場合でも、 前記酸化に起因して抵抗体間で特性がばらつく こ とを回避することができる。

Claims

請 求 の 範 囲
1 . 多結晶シリ コン膜と金属シリサイ ド膜とからなるゲー卜電極を有す る M O S トランジスタと、 容量絶縁膜を挟む上下電極としての多結晶シ リコン膜からなるキャパシタと、 多結晶シリコン膜からなる抵抗体と、 を有する半導体装置の製造方法において、 半導体基板上に、 第 1の多結 晶シリコン膜、 容量絶縁膜及び第 2の多結晶シリコン膜をこの順に積層 し、 前記第 2の多結晶シリコン膜をパターン二ングして前記キヤパシタ の上部電極を形成する工程と、 第 1の無機反射防止膜を積層し、 当該第 1の無機反射防止膜をパターンニングしてキャパシタ形成領域及び抵抗 体形成領域にキャパシ夕及び抵抗体形成用のマスクパターンを形成する 工程と、 金属シリサイ ド膜及び第 2の無機反射防止膜をこの順に積層し 、 当該第 2の無機反射防止膜をパターンニングしてゲート電極形成領域 にゲート電極形成用のマスクパターンを形成する工程と、 前記抵抗体、 キャパシタ及びゲート電極形成用のマスクパターンをマスクとし、 前記 ゲート電極形成用のマスクパターンの下の前記金属シリサイ ド膜を残し て前記金属シリサイ ド膜及び第 1の多結晶シリコン膜をエッチングする 工程と、 を備え、 前記抵抗体及びキャパシタはその上層に前記金属シリ サイ ド膜を形成せずに前記無機反射防止膜を形成し、 前記 M O S 卜ラン ジス夕のゲート電極はその上層に前記金属シリサイ ド膜を形成しさらに この上に前記無機反射防止膜を形成することを特徴とする半導体装置の 製造方法。
2 . 前言己上部電極を形成する工程が終了したときに、 前記上部電極の下 側エツジ部が欠ける程度に酸化雰囲気中で熱処理する工程を含むことを 特徴とする請求の範囲第 1項に記載の半導体装置の製造方法。
3 . 前記第 1の無機反射防止膜の上に絶縁膜を形成するようにしたこと を特徵とする請求の範囲第 1項又は第 2項に記載の半導体装置の製造方 法。
4 . 前記第 2の無機反射防止膜の上に絶縁膜を形成するようにしたこと を特徴とする請求の範囲第 1項乃至第 3項の何れかに記載の半導体装置 の製造方法。
5 . 前記第 1及び第 2の無機反射防止膜は、 S i N膜又は S i O N膜で あることを特徴とする請求の範囲第 1項乃至第 4項の何れかに記載の半 導体装置の製造方法。
6 . 多結晶シリ コン膜と金属シリサイ ド膜と無機反射防止膜とをこの順 に積層したゲ一卜電極を有する M O S トランジスタと、 容量絶縁膜を挟 む上下電極としての多結晶シリコン膜を積層したキャパシタと、 多結晶 シリコン膜と無機反射防止膜とをこの順に積層した抵抗体と、 を有する ことを特徴とする半導体装置。
7 . 導電性膜を上部及び下部電極とするキャパシタを有する半導体装置 の製造方法において、 半導体基板上に、 第 1の導電性膜、 容量絶縁膜及 び第 2の導電性膜をこの順に積層し、 前記第 2の導電性膜をパターン二 ングして前記キャパシタの上部電極を形成する工程と、 前記上部電極の 下側エツジ部が欠ける程度に酸化雰囲気中で熱処理を行う工程と、 前記 第 1の導電性膜をパターンニングして、 キャパシタの下部電極を形成す る工程と、 を備えることを特徴とする半導体装置の製造方法。
8 . 絶縁膜上に多結晶シリコン膜からなる抵抗体を形成する工程を含む 半導体装置の製造方法において、 前記多結晶シリコン膜の上に酸素を透 過しない酸素不透過膜を形成する工程を備えることを特徴とする半導体 装置の製造方法。
9 . 前記酸素不透過膜は S i N膜又は S i O N膜であることを特徴とす る請求の範囲第 8項に記載の半導体装置の製造方法。 補正書の請求の範囲
[1 999年 8月 31日 （31. 08. 99) 国際事務局受理：出願当初の請求の 範囲 8及び 9は取り下げられた；他の請求の範囲は変更なし。 （ 1頁）] ― を特徴とする請求の範囲第 1項又は第 2項に記載の半導体装置の製造方 法。
4. 前記第 2の無機反射防止膜の上に絶縁膜を形成するようにしたこと を特徴とする請求の範囲第 1項乃至第 3項の何れかに記載の半導体装置 の製造方法。
5. 前記第 1及び第 2の無機反射防止膜は、 S i N膜又は S i ON膜で あることを特徴とする請求の範囲第 1項乃至第 4項の何れかに記載の半 導体装置の製造方法。
6. 多結晶シリコン膜と金属シリサイド膜と無機反射防止膜とをこの順 に積層したゲート電極を有する MOS トランジスタと、 容量絶縁膜を挟 む上下電極としての多結晶シリコン膜を積層したキャパシ夕と、 多結晶 シリコン膜と無機反射防止膜とをこの順に積層した抵抗体と、 を有する ことを特徴とする半導体装置。
7. 導電性膜を上部及び下部電極とするキャパシタを有する半導体装置 の製造方法において、 半導体基板上に、 第 1の導電性膜、 容量絶縁膜及 び第 2の導電性膜をこの順に積層し、 前記第 2の導電性膜をパターン二 ングして前記キャパシタの上部電極を形成する工程と、 前記上部電極の 下側エツジ部が欠ける程度に酸化雰囲気中で熱処理を行う工程と、 前記 第 1の導電性膜をパターンニングして、 キャパシ夕の下部電極を形成す る工程と、 を備えることを特徴とする半導体装置の製造方法。
8. (削除）
9. (削除）
22 補正された用紙 （条約第 19条）
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