KR100326834B1 - 와이어본딩반도체장치및반도체패키지 - Google Patents

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Abstract

반도체 칩을 조립하는 금속판을 확실하게 접지전위로 함과 동시에, 내습성을 향상시키고, 또한 제조를 용이하게 한 반도체 장치를 제공한다.
구리 또는 알루미늄을 주성분으로 하는 금속판 (1) 에 절연층 (2) 과 금속박층 (3) 이 형성된 3 층 금속기판 상에 반도체 칩 (5) 을 조립하도록 한 반도체 장치에 있어서, 상기 3 층 금속기판 상의 절연층 (2) 과 금속박층 (3) 을 제거하여 상기 금속판 (1) 이 노출된 노출면 (10) 에 상기 반도체 칩 (5) 을 조립함과 동시에, 이 노출면 (10) 과 남겨진 상기 절연층 (2) 사이에 상기 금속판 (1) 과 반도체 칩 (5) 을 전기적으로 접속하기 위한 본딩영역 (4) 을 형성한 것을 특징으로 한다.

Description

와이어 본딩 반도체 장치와 반도체 패키지{WIRE-BONDED SEMICONDUCTOR DEVICE AND SEMICONDUCTOR PACKAGE}
본 발명은 반도체 장치와 그 제조방법에 관한 것으로, 특히 반도체 칩을 조립하는 금속판을 확실하게 접지전위로 할 수 있게 한 반도체 장치와 그 제조방법에 관한 것이다.
종래의 고전기적 특성을 갖는 배선층이 1 층형인 BGA 패키지의 반 단면도를 도 4 에 나타낸다.
도 4 는 LSI Logic 사가 1996 년 IEEE 주최 Electronic Components and Technology Conference 에서 발표한 논문 「TBGA Bond Process for Ground and Power Plane Connections」의 발췌이다.
금속으로 형성되는 히트 스프레더 (33) 상에 접착제를 사용하여 전원전위의 플레인 (전원 플레인 ; 34) 을 붙인다. 이 전원 플레인 (34) 상에 소정 패턴을 갖는 폴리이미드 (36) 를 접착제를 사용하여 적층한다. 반도체 칩 (31) 이 탑재되는 장소에는 히트 스프레더 (33) 가 노출되어, 소정 깊이로 패인 형상을 형성하고 있다. 이 패인 부분에 반도체 칩 (31) 을 탑재 재료 (32) 를 이용하여 탑재한다. 반도체 칩 (31) 의 전극과 히트 스프레더 (33) 및 전원 플레인 (34) 및 기타 신호배선은 구리박으로 형성되는 패턴 (35) 을 이용하여 TAB (Tape Automated Bonding) 접속으로 행해진다. 이러한 TAB 접속을 이용한 BGA 타입의 패키지에서는 제품의 품종마다 TAB 테이프를 제작해야만 한다는 문제점과 금속판에 TAB 테이프를 붙이거나, 또는 TAB 접속된 반도체 칩에 금속판을 붙이는 공정을 필요로 하므로, 비용이 상승하는 원인이 되기도 했다.
다음으로 제 2 종래기술을 설명한다.
도 5 는 모토롤라사의 미국특허 제 5,153,385 를 부분절결도로 나타낸 것이다. 금속판으로 형성되는 히트 스프레더 (38) 상에 반도체 칩 (42) 을 탑재하는 영역을 뚫은 유기기판 (39) 을 부착하고 있다. 이 유기기판 (39) 의 전체면에는 구리박으로 이루어지는 접지전위 플레인 (40) 이 형성되고, 그 위에 소정 배선패턴 (41) 을 갖는 유기기판 (43) 을 부착하고 있다. 그리고 반도체 칩 (42) 의 접지전극 (44) 에서 접지전위 플레인 (40) 에, 또 신호전극 (45) 에서 유기기판 (43) 상의 신호 배선 패턴 (41) 에 각각 와이어 본딩하여 전기적 접속하도록 되어 있다. 배선 패턴 (41) 은 유기기판 (43) 을 통해 접지전위 플레인 (40) 에 대해 소정 임피던스를 가진다.
그러나, 상기한 반도체 장치에서는, 히트 스프레더 (38) 상에 유기기판 (39, 43) 을 붙이는 구조이므로 고가이다. 또 히트 스프레더 (38) 는 접지전위 플레인 (40) 을 통해 반도체 칩 (42) 에 접속되므로 히트 스프레더 (38) 를 접지전위로 하고, 반도체 칩 (42) 을 접지전위로 하는 것은 곤란하다. 게다가, 기판을 붙임으로써 형성되기 때문에 접합면에서 수분이 많이 침입하여 내습성 면에서 신뢰성이 떨어진다는 문제도 있었다.
본 발명의 목적은, 상기한 종래 기술의 결점을 개량하여, 특히 반도체 칩을 조립하는 금속판을 확실하게 접지전위로 함과 동시에, 내습성을 향상시키며 제조를 용이하게 한 신규 반도체 장치와 그 제조방법을 제공하는 것이다.
도 1 은 본 발명의 구체예를 나타내는 단면도이다.
도 2 는 본 발명의 구체예를 나타내는 단면도이다.
도 3 은 본 발명의 다른 구체예를 나타내는 단면도이다.
도 4 는 종래 기술의 단면도이다.
도 5 는 종래 기술의 다른 구조를 나타내는 사시도이다.
* 도면의 주요부분에 대한 부호의 설명 *
22 : 금속판 1a : 접착면
2, 23 : 유기절연층 4, 17, 35 : 접지 본딩 영역
3, 24 : 금속박층 5, 16, 25 : 반도체 칩
6, 18a, 18e, 27, 28 : 금선 9 : 밀봉수지
10 : 노출면 13 : Cu 기판
14 : 폴리이미드층 15 : 배선패턴
26 : 홈
본 발명은 상기한 목적을 달성하기 위해, 기본적으로는 이하에 기재된 바와 같은 기술구성을 채택하는 것이다.
즉, 본 발명에 관한 반도체 장치의 제 1 태양은,
금속판 상에 절연층과 금속박층이 형성된 3 층 금속기판에 반도체 칩을 조립하도록 한 반도체 장치에 있어서,
상기 3 층 금속기판 상의 절연층과 금속박층을 제거하여 상기 금속판이 노출된 노출면에 상기 반도체 칩을 조립함과 동시에, 이 노출면과 남겨진 상기 절연층 사이에 상기 금속판과 반도체 칩을 전기적으로 접속하기 위한 본딩 영역을 형성한 것을 특징으로 하며,
또 제 2 태양은,
상기 본딩 영역은 상기 금속판과 절연층의 접착면보다 소정 치수 아래에 형성되어 있는 것을 특징으로 하며,
또 제 3 태양은,
상기 본딩 영역은 홈 형상으로 형성되어 있는 것을 특징으로 하며,
또 제 4 태양은,
상기 노출면의 중앙부는 오목형상으로 형성되고, 이 오목형상으로 형성된 오목형상 부분에 상기 반도체 칩을 조립함과 동시에, 이 오목형상 부분과 상기 접착면의 내측 단부 사이에 상기 본딩 영역을 형성하는 것을 특징으로 하며,
또 제 5 태양은,
상기 본딩 영역은 상기 오목형상 부분과 상기 접착면의 내측 단부 사이에 형성된 부분인 것을 특징으로 하는 것이다.
또 본 발명에 관한 반도체 장치의 제조방법의 제 1 태양은,
금속판 상에 절연층과 금속박층이 형성된 3 층 금속기판에 반도체 칩을 조립하도록 한 반도체 장치의 제조방법에 있어서,
상기 3 층 금속기판 상의 절연층과 금속박층을 제거하여, 상기 반도체 칩을 조립하기 위한 탑재 영역을 형성하는 공정과,
상기 탑재 영역과 남겨진 상기 절연층 사이에, 상기 금속판과 반도체 칩을 전기적으로 접속하기 위한 본딩 영역을 형성하여, 상기 반도체 칩을 조립하는 탑재 영역을 형성하는 공정과,
상기 탑재 영역에 상기 반도체 칩을 조립하는 공정을 포함하는 것을 특징으로 하며,
제 2 태양은,
본딩 영역을 형성하는 공정은, 상기 탑재 영역의 외주부에 형성한 홈 형상 부분을 프레스 가공으로 형성하는 공정인 것을 특징으로 하며,
제 3 태양은,
본딩 영역을 형성하는 공정은, 상기 탑재 영역의 중앙부를 오목형상으로 형성함과 동시에, 이 오목형상으로 형성된 오목형상 부분과 상기 탑재 영역의 외주부분과의 사이의 부분을 프레스 가공으로 형성하는 공정인 것을 특징으로 한다.
본 발명에 관한 반도체 장치는,
금속판 상에 절연층과 금속박층이 형성된 3 층 금속기판에 반도체 칩을 조립하도록 한 반도체 장치에 있어서,
상기 3 층 금속기판 상의 절연층과 금속박층을 제거하여, 상기 금속판이 노출된 노출면에 상기 반도체 칩을 조립함과 동시에, 이 노출면과 남겨진 상기 절연층 사이에 상기 금속판과 반도체 칩을 전기적으로 접속하기 위한 본딩 영역을 형성한 것이다.
이렇게 구성한 본 발명의 반도체에서는, 금속판 (1) 은 땜납볼 (7) 의 이면 (裏面) 에 위치하는 체크 단자 (8) 를 제외하고 접지전위가 된다. 이 구조에 의해 금속박층 (3) 으로 형성되는 배선 패턴은 접지전위의 금속판 (1) 에 대해 소정 임피던스를 가질 수 있고, 전기적 특성을 향상시킬 수 있다. 또, 상기와 같이 접지 본딩 영역 (4) 과 배선층을 형성하는 금속박층 (3) 사이에 단차 (t) 를 형성함으로써 금선 (6) 에 의한 다단 본딩을 가능하게 한다.
이로써, 금속판을 저 임피던스로 할 수 있고, 차단성이 향상하는 등, 전기특성이 향상된다.
또, 본 발명에 관한 반도체 장치의 제조방법은,
금속판 상에 절연층과 금속박층이 형성된 3 층 금속기판에 반도체 칩을 조립하도록 한 반도체 장치의 제조방법에 있어서,
상기 3 층 금속기판 상의 절연층과 금속박층을 제거하여, 상기 반도체 칩을 조립하는 탑재 영역을 형성하는 공정,
상기 탑재 영역과 남겨진 상기 절연층 사이에, 상기 금속판과 반도체 칩을전기적으로 접속하기 위한 본딩 영역을 프레스 가공으로 형성하는 공정, 상기 탑재 영역에 상기 반도체 칩을 조립하는 공정을 포함하는 것이다.
실시예
이하에, 본 발명에 관한 반도체 장치와 그 제조방법의 구체예를 도면을 참조하면서 상세하게 설명한다.
도 1 은 본 발명에 관한 반도체 장치의 구체적 구조를 나타내는 반 단면도, 도 2 는 주요부의 사시도로서, 도면에는
구리 또는 알루미늄을 주성분으로 하는 금속판 (1) 상에 절연층 (2) 과 금속박층 (3) 이 형성된 3 층 금속기판에 반도체 칩 (5) 을 조립하도록 한 반도체 장치에 있어서,
상기 3 층 금속기판 상의 절연층 (2) 과 금속박층 (3) 을 제거하여 상기 금속판 (1) 이 노출된 노출면 (10) 에 상기 반도체 칩 (5) 을 조립함과 동시에, 이 노출면 (10) 과 남겨진 상기 절연층 (2) 사이에 상기 금속판 (1) 과 반도체 칩 (5) 을 전기적으로 접속하기 위한 본딩 영역 (4) 을 형성한 반도체 장치가 도시되고,
또 상기 본딩 영역(4)은 상기 금속판 (1) 과 절연층(2) 의 접착면 (1a) 보다 소정 치수만큼 아래에 형성되어 있는 것을 특징으로 하는 반도체 장치가 도시되며,
또한, 상기 노출면 (10) 의 중앙부 (반도체 칩의 탑재 영역 ; 11) 는 오목형상으로 형성되고, 이 오목형상으로 형성된 오목형상 부분에 상기 반도체 칩 (5) 을 조립함과 동시에, 이 오목형상 부분과 상기 접착면 (1a) 의 내측단부 (1b) 사이에 상기 본딩 영역 (4) 을 형성하는 것을 특징으로 하는 반도체 장치가 도시되며,
또한, 상기 본딩 영역 (4) 은 상기 오목 부분과 상기 접착면 (1a) 의 내측단부 (1b) 사이에 형성된 부분 (12) 인 것을 특징으로 하는 반도체 장치가 도시되어 있다.
다음에, 본 발명을 도 2 를 참조하여 더욱 상세하게 설명한다.
본 구체예의 패키지 구조에서는, 약 0.20 (0.20 ∼ 0.50) ㎜ 두께의 Cu 기판 (13) 표면상에, 약 50 (25 ∼ 60) ㎛ 두께의 유기계 절연체인 폴리이미드층 (14) 이 형성된다. 또, 그 위에 약 20 (18 ∼ 35) ㎛ 두께의 구리박으로 형성된 배선 패턴 (15) 이 형성된다. 반도체 칩 (16) 을 탑재하는 소정 위치의 금속박층 및 폴리이미드층이 제거되어 Cu 기판 (13) 이 노출된다. 노출된 Cu 기판 (13) 은 배선 패턴 (15) 측에서 보았을 때 오목형상으로 형성된다. 오목형상으로 형성된 Cu 기판 (13) 의 상부와 폴리이미드층 (14) 의 내측단부 사이에 50 ㎛ ∼ 100 ㎛ 의 단차 (t) 를 형성한다. 이 단차 (t) 에 의해 형성된 부분 (23) 에는 본딩 가능한 약 0.5 (0.2 ∼ 0.5) ㎜ 폭의 평탄부 (이하 접지 본딩 영역 ; 17) 가 형성된다. 이 접지 본딩 영역 (17) 은 반도체 칩 (16) 의 접지용 전극 (20) 과 금선 (18e) 에 의해 접속된다. 이 경우, 복수의 금선을 이용하여 다른 복수 위치와 반도체 칩 (16) 이 접속된다. 또, 신호용 전극 (21) 과 배선 패턴 (15) 도 마찬가지로 금선 (18a) 에 의해 접속된다. 따라서, Cu 기판 (13) 은 접지전위가 되고, 배선 패턴 (15) 은 폴리이미드층 (14) 을 통해 소정 임피던스 (예를 들면 50 오옴) 를 갖는 마이크로 스트립 라인 구조를 형성한다. 또, 상기와 같이 접지 본딩 영역 (17) 과 배선 패턴 (15) 사이에 단차 (t) 를 형성함으로써 금선(18a, 18e) 에 의한 다단 본딩을 가능하게 하여 다핀화에도 대응할 수 있다.
다음에, 본 발명의 다른 구체예에 대해 도 3 을 이용하여 설명한다.
구리 또는 알루미늄을 주성분으로 하는 금속판 (22) 상에 유기절연층 (23), 또 금속박층 (24) 이 형성된 3 층 금속판을 기재로 하는 배선층 1 층으로 이루어지는 BGA 형 반도체 장치용 패키지에 있어서, 반도체 칩 (25) 을 탑재하는 소정 위치의 금속박층 (24) 및 유기계 절연층 (23) 을 제거하여 금속판 (1) 을 노출시킨다. 이 노출된 금속판 (22) 에 대하여 반도체 칩 (25) 의 바깥 끝과 유기 절연층 (23) 간의 금속판 (22) 상에 본딩 가능한 평탄부를 갖는 홈 (접지 본딩 영역 ; 26) 을 형성한다.
이 접지 본딩 영역 (26) 은 금선 (27) 에 의해 반도체 칩 (25) 의 접지용 전극과 접속된다. 이로써 금속판 (22) 은 접지전위가 된다.
더 상세히 설명하면,
이 예의 패키지 구조에서는, 약 0.20 (0.20 ∼ 0.50) ㎜ 두께의 Cu 와 같은 금속판 (22) 의 표면상에 약 50 (25 ∼ 60) ㎛ 두께의 폴리이미드와 같은 유기절연층 (23) 이 형성된다. 또 그 위에 약 20 (18 ∼ 35) ㎛ 두께의 배선 패턴으로서 형성되는 금속박층 (24) 이 존재한다. 반도체 칩 (25) 을 탑재할 소정 위치의 금속박층 (24) 및 유기절연층 (23) 을 소정 넓이로 제거하여 금속판 (22) 을 노출시킨다.
노출된 금속판 (22) 의 반도체 칩 (25) 의 외주와 유기절연층 (23) 사이에 50 ㎛ ∼ 100 ㎛ 의 단차 (t) 를 갖는 홈 (26) 을 형성한다. 이 홈 (26) 에는본딩 가능한 약 0.5 (0.2 ∼ 0.5) ㎜ 폭의 평탄부 (이하, 접지 본딩 영역 ; 35) 가 형성된다. 접지 본딩 영역 (35) 은 금선 (27) 에 의해 반도체 칩 (25) 의 접지용 전극 (29) 과 접속된다. 또 신호용 전극 (30) 과 배선 패턴 형상 금속박층 (24) 도 마찬가지로 금선 (28) 에 의해 접속된다. 따라서, 금속판 (22) 은 접지전위가 되고, 금속박 (24) 으로 이루어지는 배선 패턴은 유기절연막 (23) 을 통해 소정 임피던스 (예를 들면 50 오옴) 를 갖는 마이크로 스트립 라인을 형성할 수 있다. 이로써 배선 일층 구조의 BGA 패키지의 전기적 특성을 향상시킬 수 있다. 또, 상기한 바와 같이 접지 본딩 영역 (35) 과 금속박층 (24) 사이에 단차 (t) 를 형성함으로써 다단 본딩을 가능하게 하여, 다핀화, 금선의 저(低)루프화에도 대응할 수 있다.
본 발명은 상술한 바와 같이 구성한 것으로, 금속판을 접지 전위로 하고 배선 패턴을 스트립 라인 구조로 할 수 있어, 배선층 1 층밖에 없는 반도체 패키지에서도 그 전기적 특성을 향상시킬 수 있다. 또, 금선에 의한 배선 패턴으로의 접속면과 접지 본딩 영역으로의 접속면에 단차가 있기 때문에, 다단 본딩을 가능하게 하였다. 이 다단 본딩에 의한 금선의 루프 높이도 낮게 할 수 있다. 접지 본딩 영역은 금형성형 등에 의해 본래의 금속판을 압축함으로써 형성되므로, 패키지의 강성(剛性)을 상승시키는 효과도 있다.
또한, 미세한 피치의 경우, 인접하는 금속끼리의 쇼트 사고가 없어진다는 효과도 있다.

Claims (23)

  1. 반도체 칩의 접지 전위에 고정된 한 개 이상의 제 1 전극을 상기 반도체 칩이 장착되어 있는 도전성 기판의 접지 본딩 영역에 접속하는 한 개 이상의 본딩 와이어를 갖는 접지 전위 와이어 본딩 구조를 구비하며,
    상기 도전성 기판은 상기 반도체 칩의 한 개 이상의 제 2 전극에 와이어 본딩된 신호 배선 패턴으로부터 절연체에 의해 분리되고,
    상기 제 2 전극 및 상기 신호 배선 패턴은 상기 접지 전위와 상이한 가변 신호 전위를 가지며,
    상기 도전성 기판이 상기 접지 전위에 확실히 고정되도록 하는 것을 특징으로 하는 와이어 본딩 반도체 장치.
  2. 제 1 항에 있어서,
    상기 절연체는 상기 도전성 기판의 외주 영역상에 제공되고 상기 외부 영역은 상기 반도체 칩이 장착되어 있는 중심 영역으로부터 상기 접지 본딩 영역에 의해 분리되며,
    상기 신호 배선 패턴은 상기 절연체에 의해 상기 도전성 기판으로부터 전기적으로 분리되도록 상기 절연체 상에 적층되는 것을 특징으로 하는 장치.
  3. 제 1 항에 있어서,
    상기 도전성 기판의 상기 접지 본딩 영역은 상기 신호 배선 패턴보다 낮은 레벨을 갖는 것을 특징으로 하는 장치.
  4. 제 1 항에 있어서,
    상기 신호 배선 패턴은 마이크로스트립 라인 구조인 것을 특징으로 하는 장치.
  5. 제 3 항에 있어서,
    상기 도전성 기판의 상기 접지 본딩 영역은 상기 도전성 기판의 상기 외부 영역보다 낮은 레벨을 갖는 것을 특징으로 하는 장치.
  6. 제 5 항에 있어서,
    상기 도전성 기판의 상기 외부 영역은 상기 도전성 기판의 상기 접지 본딩 영역보다 낮은 레벨을 갖는 것을 특징으로 하는 장치.
  7. 제 5 항에 있어서,
    상기 도전성 기판의 상기 중심 영역은 상기 도전성 기판의 상기 접지 본딩 영역보다 높은 레벨을 갖는 것을 특징으로 하는 장치.
  8. 제 6 항에 있어서,
    상기 도전성 기판의 상기 접지 본딩 영역은 상기 중심 영역으로부터 경사부에 의해 분리되는 편평한 스테이지를 포함하는 것을 특징으로 하는 장치.
  9. 제 7 항에 있어서,
    상기 도전성 기판의 상기 중심 및 외부 영역은 실질적으로 서로 동일한 레벨이어서, 상기 도전성 기판의 상기 접지 본딩 영역은 편평한 밑면을 갖는 홈 형태인 것을 특징으로 하는 장치.
  10. 제 1, 제 2, 제 3 영역을 포함하는 제 1 표면을 갖는 도전성 기판;
    상기 도전성 기판의 상기 제 1 영역상에 제공되며 한 개 이상의 제 1 전극 및 한 개 이상의 제 2 전극을 갖는 반도체 칩;
    상기 도전성 기판의 상기 제 3 영역상에 제공되는 절연층; 및
    상기 절연층상에 적층되고 상기 반도체 칩의 상기 제 1 전극에 의해 전기적 접속되어, 상기 도전성 박막 패턴 및 상기 제 1 전극이 제 1 가변 전위를 갖는, 도전성 박막 패턴을 포함하고,
    상기 제 2 전극 및 도전성 기판이 상기 제 1 가변 전위와 상이한 제 2 고정 전위를 갖도록 상기 제 2 전극은 상기 도전성 기판의 상기 제 2 영역에 직접 접속되는 것을 특징으로 하는 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 제 1 전극은 상기 도전성 박막 패턴에 와이어 본딩된 신호 전극을 포함하고, 상기 제 2 전극 및 상기 도전성 기판이 접지 전위로 유지되도록 상기 제 2 전극은 상기 도전성 기판의 상기 제 2 영역에 와이어 본딩된 접지 전극을 포함하며,
    상기 도전성 기판의 상기 제 2 영역은 상기 도전성 박막 패턴보다 낮은 레벨을 갖는 것을 특징으로 하는 반도체 패키지.
  12. 제 10 항에 있어서,
    상기 도전성 박막 패턴은 마이크로스트립 라인 구조를 갖는 것을 특징으로 하는 반도체 패키지.
  13. 제 11 항에 있어서,
    상기 도전성 기판의 상기 제 2 영역은, 상기 도전성 기판의 상기 제 3 영역보다 낮은 레벨을 갖고, 상기 도전성 기판의 상기 제 1 및 제 3 영역간에 위치하는 것을 특징으로 하는 반도체 패키지.
  14. 제 13 항에 있어서,
    상기 도전성 기판의 상기 제 1 영역은 상기 도전성 기판의 상기 제 2 영역보다 낮은 레벨을 갖는 것을 특징으로 하는 반도체 패키지.
  15. 제 13 항에 있어서,
    상기 도전성 기판의 상기 제 1 영역은 상기 도전성 기판의 상기 제 2 영역보다 높은 레벨을 갖는 것을 특징으로 하는 반도체 패키지.
  16. 제 14 항에 있어서,
    상기 도전성 기판의 상기 제 2 영역은, 상기 접지 전극이 와이어 본딩된 제 1 스테이지, 및 상기 제 1 스테이지 및 상기 제 1 영역간의 경사부를 포함하는 것을 특징으로 하는 반도체 패키지.
  17. 제 15 항에 있어서,
    상기 도전성 기판의 상기 제 1 및 제 3 영역은 실질적으로 서로 동일한 레벨이어서, 상기 도전성 기판의 상기 제 2 영역은 상기 접지 전극이 와이어 본딩된 편평한 밑면을 갖는 홈 형태인 것을 특징으로 하는 반도체 패키지.
  18. 제 1, 제 2, 및 제 3 영역을 포함하는 제 1 표면을 갖는 금속 기판;
    복수의 신호 전극 및 복수의 접지 전극을 갖고, 상기 금속 기판의 상기 제 1 영역 상에 제공되는 반도체 칩;
    상기 금속 기판의 상기 제 3 영역상에 제공되는 유기 절연층; 및
    상기 유기 절연층상에 적층되며, 상기 반도체 칩의 상기 신호 전극에 와이어 본딩되는 금속 포일 배선 패턴을 포함하며,
    상기 접지 전극 및 상기 금속 기판이 접지 전위를 유지하도록 상기 접지 전극은 상기 금속 기판의 상기 제 2 영역에 직접 와이어 본딩되고,
    상기 제 2 영역은 상기 제 3 영역보다 낮은 레벨을 갖기에, 상기 제 2 영역은 상기 금속 포일 배선 패턴보다 낮은 레벨을 갖는 것을 특징으로 하는 반도체 패키지.
  19. 제 18 항에 있어서,
    상기 제 1 영역은 상기 제 2 영역보다 낮은 레벨을 갖는 것을 특징으로 하는 반도체 패키지.
  20. 제 18 항에 있어서,
    상기 금속 포일 배선 패턴은 마이크로스트립 라인 구조를 갖는 것을 특징으로 하는 반도체 패키지.
  21. 제 19 항에 있어서,
    상기 제 2 영역은 상기 접지 전극이 와이어 본딩되는 편평한 스테이지, 및 상기 편평한 스테이지 및 상기 제 1 영역간의 경사부를 포함하는 것을 특징으로 하는 반도체 패키지.
  22. 제 19 항에 있어서,
    상기 제 1 영역은 상기 제 2 영역보다 높은 레벨을 갖는 것을 특징으로 하는 반도체 패키지.
  23. 제 22 항에 있어서,
    상기 제 1 및 제 3 영역은 실질적으로 서로 동일한 레벨을 갖기에, 상기 제 2 영역은 상기 접지 전극이 와이어 본딩되는 편평한 밑면을 갖는 홈 형태인 것을 특징으로 하는 반도체 패키지.
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