KR100315416B1 - 트랜치 캐패시터의 칼라 산화막 형성 방법 - Google Patents
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Abstract
본 발명은 간단한 공정을 통해 캐패시터의 상부에 있는 잔류 트랜치 영역의 내벽에 칼라 산화막을 형성할 수 있도록 한 트랜치 캐패시터의 칼라 산화막 형성 방법에 관한 것으로, 이를 위하여 본 발명은, 칼라 산화막 증착 공정과 어닐링 공정 사이에 별도의 세정 공정을 수행하지 않으며, 또한 한 장비에서 칼라 산화막 증착 공정과 어닐링 공정을 연속적으로 수행하도록 함으로써, 칼라 산화막 형성을 위한 공정 횟수 및 시간을 단축하여 반도체 디바이스의 제조 비용을 절감할 수 있고, 또한 장비간의 잦은 이동에 기인하는 미립자 오염 등으로 인한 반도체 디바이스의 불량 요인 발생을 억제할 수 있는 것이다.
Description
본 발명은 다이나믹 랜덤 억세스 메모리(DRAM : Dynamic Random AccessMemory)에 관한 것으로, 더욱 상세하게는 고집적도를 갖는 DRAM에 채용되는 트랜치 캐패시터의 상부에 칼라 산화막을 형성하는 데 적합한 트랜치 캐패시터의 칼라 산화막 형성 방법에 관한 것이다.
반도체 디바이스의 고집적화 및 대용량화에 대해 많은 연구가 진행되고 있으며, 이러한 고집적화 및 대용량화를 위해서는 하나의 스위칭 소자와 하나의 캐패시터로 된 단위 메모리 셀을 미세화하는 기술이 필수적인 데, 이와같은 메모리 셀의 미세화를 위해 제안된 방법중의 하나가 트랜치형 캐패시터이다.
즉, 전형적인 트랜치형 캐패시터에서는 캐패시터를 좁고 깊은 트랜치 형상으로 형성함으로써, 실리콘 기판에서의 점유폭(또는 두께)을 줄이는 반면 저장 노드 전극의 표면적을 크게함으로써 안정된 정전 용량을 확보한다. 여기에서, 트랜치 캐패시터는 크게 분류해 볼 때 플레이트 전극, 캐패시터 절연막 및 저장 노드 전극을 포함한다.
한편, 트랜치 캐패시터는 캐패시터와 트랜지스터 사이의 절연을 확보할 수 있도록 기생 트랜지스터가 형성되는 것을 억제하는 것이 필요한 데, 이를 위하여 트랜치 캐패시터에서는 캐패시터를 실리콘 기판 표면으로부터 소정 깊이 이하(예를들면, 대략 1 - 2㎛ 정도)에 형성하고, 잔류 트랜치 영역, 즉 캐패시터 상부의 잔류 캐패시터 영역의 내벽(또는 측벽)에 칼라 산화막을 형성하고 있다.이러한 칼라 산화막은 트랜치 캐패시터의 상부에 형성되는 트랜지스터의 활성 영역, 즉 소오스 전극이나 드레인 영역과 캐패시터의 플레이트 전극간의 단락을 방지하고 플레이트 전극과 내부 트랜치 전극 사이의 접속에서 발생하는 기생 리키지(vertical parastic leakage)를 막는 역할을 한다.이러한 칼라 산화막을 채택한 트랜치 캐패시터의 제조방법은 DRAM의 메모리 제조 공정 중에 많이 적용되고 있다. 예컨대, 1998년 2월 10일에 미국특허청에 등록된 USP 5,717,628호는 DRAM 트랜치 캐패시터의 질화막 캡 제조기술인 바, 상술한 칼라 산화막을 포함하여 DRAM의 트랜치 캐패시터 제조 방법에 대한 것이다.한편, 첨부된 도 1을 참조하여, 종래 방법에 따라 캐패시터의 상부에 있는 잔류 트랜치 영역의 측벽에 기생 트랜지스터의 형성을 억제하는 칼라 산화막을 형성하는 과정에 대하여 설명한다.
도 1a를 참조하면, 실리콘 기판(102)상에 형성된 질화막(104)을 식각 마스크로하는 식각 공정을 수행하여 트랜치 영역(T)이 형성한 다음, 후속하는 다수의 공정을 통해 실리콘 기판(102)의 표면보다 낮은(예를들어, 실리콘 기판(102)의 표면으로부터 대략 1 - 2㎛ 정도 낮은) 트랜치 영역의 일부에 캐패시터를 형성한다.
즉, 트랜치의 내벽에 As 등의 불순물이 도핑된 산화막을 증착하고, 식각 공정을 통해 증착된 산화막을 실리콘 기판(102)의 표면으로부터 대략 1 - 2㎛ 정도 제거한 후 고온 열처리 공정을 수행함으로써 플레이트 전극(106)을 형성하며, 다시 트랜치의 내벽에 고유전율막을 증착하여 캐패시터 절연막(108)을 형성하고, 다시 증착 공정을 수행하여 트랜치 영역의 내부에 다결정 실리콘막을 매립시킨 다음 식각 공정을 수행하여 다결정 실리콘막 및 캐패시터 절연막(108)의 일부를 실리콘 기판(102)의 표면으로부터 대략 1 -2㎛ 정도 제거하여 저장 노드 전극(110)을 형성함으로써, 일예로서 도 1b에 도시된 바와같이, 트랜치 영역내에서 실리콘 기판 표면으로부터 소정 깊이 이하에 캐패시터를 완성한다.
다음에, 증착로에서의 고온 열처리 공정을 수행함으로써, 일예로서 도 1c에 도시된 바와같이, 캐패시터의 상부에 있는 잔류 트랜치 영역(T')의 내벽에 수십 내지 수백 Å(예를들면, 대략 50 - 150Å)의 열산화막(112)을 형성한다.
이어서, 저압 화학 기상 증착(LPCVD : Low Pressure Chemical Vapor Deposition) 방법을 통해, 도 1d에 도시된 바와같이, 질화막(104)의 상부 및 열산화막(112)의 상부 전면에 걸쳐 대략 500 - 1000Å 정도 두께의 TEOS 등을 증착하여 칼라 산화막(114)을 형성한다. 이때, 칼라 산화막(114)은 실리콘 산화막(SiO2)의 소스로서 SiH4보다 더 우수한 특성을 갖는 TEOS를 이용한다.
그런다음, 세정 장비를 이용하여 칼라 산화막(114)의 표면 오염 물질을 세정한다. 이때, 세정 공정은 장비의 이동시 발생된 오염 물질이 TEOS를 경화하는 고온 공정에서 소자의 수율에 영향을 미치는 것을 방지하기 위함이다. 이와 같이, 세정 공정을 실시한 후에, 경화로를 이용하는 고온의 어닐링 공정을 수행함으로써, 도 1e에 도시된 바와같이, 경화된 칼라 산화막(114')을 완성한다.
그후, 이온 주입법 등을 이용하여 잔류 트랜치의 내벽 상단 일부에 스트립을 형성하고, 또한 저장 노드 전극(110)의 상부에 형성된 칼라 산화막(114') 및 열산화막(112)의 일부를 제거하며, 잔류 트랜치의 내부를 다결정 실리콘으로 매립하여 플레이트 전극의 일부를 형성함으로써, 캐패시터의 상부와 실리콘 기판 표면간의 내벽에 칼라 산화막을 갖는 트랜치 캐패시터를 완성한다.
그러나, 상술한 바와같은 과정을 통해 잔류 트랜치 영역의 내벽에 칼라 산화막을 형성하는 종래 방법은 그 과정이 복잡하다는 문제, 즉 증착 장비에서 칼라 산화막의 증착 공정을 수행한 후 세정 장비로 이동하여 세정 공정을 수행하며, 다시 경화로로 이동하여 어닐링 공정을 수행해야만 하기 때문에 많은 공정 시간을 소요할 뿐만 아니라 그로 인해 제조 비용이 상승하게 된다는 문제가 있으며, 또한 장비간의 잦은 이동에 기인하는 미립자 오염 등으로 인해 불량 등의 발생이 야기되는 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위한 것으로, 칼라 산화막을 형성하는 TEOS 증착 장비에서 인시튜(in-situ)로 증착 및 어닐링 공정을 진행함으로써 캐패시터 상부에 있는 잔류 트랜치 영역의 내벽에 칼라 산화막을 형성할 수 있는 트랜치 캐패시터의 칼라 산화막 형성 방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 실리콘 기판의 표면으로부터 소정 깊이의 단차를 갖는 트랜치 캐패시터의 상부에 있는 잔류 트랜치 영역의 내벽에 칼라 산화막을 형성하는 방법에 있어서, 잔류 트랜치 영역의 내벽에 소정 두께의 열산화막을 형성하는 과정과, 열산화막이 형성된 기판을 TEOS 증착 장비에 넣고 장비의 온도를 승온하고 TEOS 가스를 흘려 열산화막 상부에 소정 두께의 칼라 산화막을 형성하는 과정과, 장비에 잔류하는 TEOS 가스를 밖으로 배출하고 장비의 내부 온도를 고온으로 상승시켜 어닐링 공정을 수행함으로써, 칼라 산화막을 경화시키는 과정과, 장비의 내부 온도를 감온시킨 다음 장비에서 칼라 산화막이 형성된 기판을 탈거하는 과정으로 이루어진 트랜치 캐패시터의 칼라 산화막 형성 방법을 제공한다.
도 1a 내지 1c는 본 발명 및 종래 방법에 따라 트랜치 영역의 내벽에 칼라 산화막을 형성하는 과정을 도시한 공정 순서도,
도 1d 및 1e는 트랜치 캐패시터의 칼라 산화막 형성에 있어서 본 발명에 직접 관련되는 과정을 도시한 공정 순서도,
도 2는 본 발명에 따라 한 장비에서 칼라 산화막을 증착하고 어닐링하는 과정을 시간 및 온도축상의 도표로서 도시한 도면.
＜도면의 주요부분에 대한 부호의 설명＞
102 : 실리콘 기판104 : 패드 질화막
106 : 플레이트 전극108 : 캐패시터 절연막
110 : 저장 노드 전극112 : 열산화막
114', 114 : 칼라 산화막
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
본 발명의 핵심 기술요지는, 실리콘 기판 표면으로부터 소정 깊이 이하에 형성된 캐패시터의 상부에 있는 잔류 트랜치 영역의 내벽에 칼라 산화막을 형성할 때, 세정 공정없이 한 장비에서 칼라 산화막 증착 공정과 어닐링 공정을 연속적으로 수행한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 달성할 수 있다.
도 1은 본 발명에 따라 트랜치 영역의 내부 일부에 형성된 트랜치 캐패시터의 상부에 잔존하는 잔류 트랜치 영역의 내벽에 칼라 산화막을 형성하는 과정을 도시한 공정 순서도이다.
도 1a을 참조하면, 전술한 종래 방법과 동일한 공정을 통해, 웨이퍼인 실리콘 기판(102)의 소정 부분에 트랜치 영역(T)을 형성한 다음, 도 1b에 도시된 바와같이, 실리콘 기판(102)의 표면으로부터 소정 깊이(예를들면, 대략 1 - 2㎛) 이하의 트랜치 영역(T)에 플레이트 전극(106), 캐패시터 절연막(108) 및 저장 노드 전극(110)으로 된 캐패시터를 형성함으로써, 캐패시터의 상부에 소정의 깊이를 갖는 잔류 트랜치 영역(T')을 형성한다.
다음에, 증착로에서의 고온 열처리 공정을 수행함으로써, 일예로서 도 1c에 도시된 바와같이, 캐패시터의 상부에 있는 잔류 트랜치 영역(T')의 내벽에 수십 내지 수백 Å(예를들면, 대략 50 - 150Å)의 열산화막(112)을 형성한다.
상기한 바와같이, 열산화막(112)을 형성한 기판을 증착 장비에 적재하여 칼라 산화막을 증착하고 인시튜(in-situ)로 어닐링하는 과정에 대하여, 각 과정을 시간 및 온도축상의 도표로서 도시한 도 2를 참조하여 상세하게 설명한다.
도 2를 참조하면, 구간 t1은 웨이퍼를 장비에 적재하는 시간을 의미하며, 대략 600℃ 의 내부 온도를 갖는 장비에 웨이퍼를 적재한 다음, 온도를 대략 16분 동안 상승(즉, 분당 5℃씩 상승)시켜(구간 t2), 장비의 내부 온도를 대략 680℃로 대략 20분 동안 증착 공정(LPCVD 공정)을 수행함으로써(구간 t3), 도 1d에 도시된 바와같이, 질화막(104)의 상부 및 열산화막(112)의 상부 전면에 걸쳐 대략 500 - 1000Å 정도 두께의 TEOS 등을 증착하여 칼라 산화막(114)을 형성한다.
이때, LPCVD 공정은 온도 680℃, 압력 500 mTorr, 가스 TEOS 100cc, 시간 20분의 공정 조건으로 수행된다.
다음에, 대략 5분 정도의 잔류 가스 배출 공정을 수행하여 장비내에 잔존하는 TEOS 잔류 가스를 밖으로 배출시킨다(구간 t4). 여기에서, TEOS 잔류 가스를 밖으로 배출시키는 것은 배출시키지 않은 경우 칼라 산화막(114)의 균일도가 저하하기 때문이다.
이어서, 잔류 가스 배출이 완료되면, 칼라 산화막(114)에 어닐링 공정을 실시한다. 본 발명의 어닐링 공정은 장비내 온도를 대략 60분 동안 상승(대략 분당 5℃)시켜 장비의 내부 온도를 대략 900 - 1000℃ 정도로 상승시킨 다음(t5), 대략 20 - 40분 정도 고온의 어닐링 공정을 수행하여(구간 t6), 도 1e에 도시된 바와같이, 경화된 칼라 산화막(114')을 완성한다.
마지막으로, 어닐링 공정이 완료되면, 장비 내부의 온도를 분당 3℃ 정도의 속도로 대략 100분 정도 동안 감소시켜(구간 t7), 장비의 내부 온도가 대략 700℃ 정도가 되면 장비에서 기판을 탈거함으로써(구간 t8), 잔류 트랜치 영역의 내벽측에서의 칼라 산화막 형성을 완료한다.
즉, 본 발명에서는 칼라 산화막 제조 공정시 TEOS 증착, 세정, 어닐링 공정을 거치지 않고 한 증착장비에서 증착 및 어닐링 공정을 연속적으로 수행하기 때문에 세정 공정을 생략할 수 있다.
이상 설명한 바와같이 본 발명에 따르면, 실리콘 기판 표면으로부터 소정 깊이 이하에 형성된 캐패시터의 상부에 있는 잔류 트랜치 영역의 내벽에 칼라 산화막을 형성할 때, 칼라 산화막 증착 공정과 어닐링 공정 사이에 세정 공정을 수행하지 않으며, 또한 한 장비에서 칼라 산화막 증착 공정과 어닐링 공정을 연속적으로 수행하도록 함으로써, 칼라 산화막 형성을 위한 공정 횟수 및 시간을 단축하여 반도체 디바이스의 제조 비용을 절감할 수 있고, 또한 한 장비에서 증착 및 어닐링을 연속하여 수행하도록 함으로써, 장비간의 잦은 이동에 기인하는 미립자 오염 등으로 인한 반도체 디바이스의 불량 요인 발생을 억제할 수 있다.
Claims (2)
- 실리콘 기판의 표면으로부터 소정 깊이 만큼의 단차를 갖는 트랜치 캐패시터의 상부에 있는 잔류 트랜치 영역의 내벽에 칼라 산화막을 형성하는 방법에 있어서,상기 잔류 트랜치 영역의 내벽에 소정 두께의 열산화막을 형성하는 과정;상기 열산화막이 형성된 기판을 TEOS 증착 장비에 넣고 장비의 온도를 승온하고 TEOS 가스를 흘려 상기 열산화막 상부에 소정 두께의 칼라 산화막을 형성하는 과정;상기 장비에 잔류하는 TEOS 가스를 밖으로 배출하고 상기 장비의 내부 온도를 고온으로 승온시켜 어닐링 공정을 수행함으로써 상기 칼라 산화막을 경화시키는 과정; 및상기 장비의 내부 온도를 감온시킨 다음, 상기 장비에서 상기 칼라 산화막이 형성된 기판을 탈거하는 과정으로 이루어진 트랜치 캐패시터의 칼라 산화막 형성 방법.
- 제 1 항에 있어서, 상기 칼라 산화막의 어닐링 공정은, 900 내지 1000℃의 온도 범위에서 20분 내지 40분 정도 수행되는 것을 특징으로 하는 트랜치 캐패시터의 칼라 산화막 형성 방법.
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980037176A (ko) * | 1996-11-21 | 1998-08-05 | 김영환 | 반도체 소자의 층간절연막 형성방법 |
| KR19980053054A (ko) * | 1996-12-26 | 1998-09-25 | 김광호 | 반도체장치의 제조방법 |
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