KR100313537B1 - Capacitor forming method - Google Patents
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Abstract
본 발명은 커패시터 제조방법에 관한 것으로, 종래 커패시터 제조방법은 노드콘택 형성후 후속 습식각공정으로부터 하부를 보호하기 위해 그 상부에 질화막을 형성하고, 상기 노드콘택과 커패시터 하부전극을 접합하기 위해 접합부의 질화막을 식각하는데, 그 평탄도가 불량하므로 노드콘택 상부에 질화막이 잔류하여 노드콘택과 커패시터 하부전극이 오픈되고, 이를 방지하기위해 상기 질화막을 과다식각하는 경우, 비트라인과 커패시터 하부전극이 단락되는 문제점이 있었다. 따라서, 본 발명은 소자가 형성된 반도체기판상에 제 1층간절연막을 형성하고, 그 상부에 도전성물질을 형성한 후 식각하여 비트라인을 형성하는 공정과; 상기 형성한 구조물 상부전면에 제 2층간절연막을 형성하고 평탄화 한 후 그 상부에 차례로 질화막, 제 3층간절연막, 제 1폴리실리콘막, 감광막을 형성하는 공정과; 상기 감광막을 패터닝하여 이를 마스크로 상기 반도체기판상의 소자가 드러나도록 제 1폴리실리콘막, 제 3층간절연막, 질화막, 제 2,제 1층간절연막을 식각하여 콘택홀을 형성하는 공정과; 상기 감광막을 제거하고, 상기 형성한 구조물 상부전면에 도전성물질을 형성한 후 상기 제 3층간절연막이 드러나도록 에치백하여 노드콘택을 형성하는 공정과; 상기 형성한 구조물 상부전면에 산화막을 형성하는 공정과; 상기 웨이퍼를 커패시터 하부전극이 형성될 부분에서 제 2층간절연막이 드러나도록 산화막, 제 3층간절연막, 질화막 및 노드콘택의 일부를 식각하여 패터닝한 후 그 구조물 상부전면에 제 2폴리실리콘막을 형성하는 공정과; 상기 웨이퍼 상부에 스핀온글라스를 도포하고 이를 상기 웨이퍼표면에서 스핀온글라스가 완전히 제거되어 제 2폴리실리콘막이 드러날때까지 에치백하는 공정과; 상기 공정에서 드러난 제 2폴리실리콘막을 상기 산화막이 드러나도록 식각하고, 잔류하는 스핀온글라스, 산화막 및 제 3층간절연막을 습식각하여 제거하는 공정으로 이루어지는 커패시터 제조방법을 통해 질화막을 형성한 후 노드콘택을 형성함으로써 노드콘택 상부가 식각방지막 역할을하는 상기 질화막보다 높게 형성되므로 노드콘택과 커패시터 하부전극과의 완전한 접합이 보장되고, 노드콘택과 커패시터 하부전극의 접합을 위해 질화막을 과다식각할 필요가 없으므로 하부 비트라인과 커패시터 하부전극간의 단락을 방지할 수 있는 효과가 있다.The present invention relates to a capacitor manufacturing method, a conventional capacitor manufacturing method is to form a nitride film on the upper part to protect the lower part from the subsequent wet etching process after the node contact is formed, the junction portion for bonding the node contact and the capacitor lower electrode When the nitride film is etched, its flatness is poor, so that the nitride film remains on the node contact, so that the node contact and the capacitor lower electrode are opened. When the nitride film is overetched to prevent this, the bit line and the capacitor lower electrode are short-circuited. There was a problem. Accordingly, the present invention provides a method of forming a bit line by forming a first interlayer insulating film on a semiconductor substrate on which a device is formed, and then forming a conductive material thereon and etching the bit line; Forming and planarizing a second interlayer insulating film on the upper surface of the formed structure, and then forming a nitride film, a third interlayer insulating film, a first polysilicon film, and a photoresist film on top of each other; Patterning the photoresist film to etch a first polysilicon film, a third interlayer insulating film, a nitride film, and a second, first interlayer insulating film so as to expose the device on the semiconductor substrate with a mask to form a contact hole; Removing the photoresist, forming a conductive material on the upper surface of the formed structure, and etching back to expose the third interlayer insulating film to form a node contact; Forming an oxide film on the upper surface of the formed structure; Etching and patterning a portion of the oxide layer, the third interlayer dielectric layer, the nitride layer, and the node contact to expose the second interlayer dielectric layer at the portion where the capacitor lower electrode is to be formed, and then forming a second polysilicon layer on the upper surface of the structure and; Applying spin-on glass on the wafer and etching the spin-on glass until the second polysilicon film is completely removed from the surface of the wafer; After forming the nitride film through a capacitor manufacturing method comprising etching the second polysilicon film exposed in the process so that the oxide film is exposed, and removing the remaining spin-on glass, oxide film and the third interlayer insulating film by wet etching. Since the upper portion of the node contact is formed higher than the nitride layer serving as an etch barrier layer, the junction between the node contact and the lower electrode of the capacitor is ensured, and the nitride layer does not need to be overetched for the junction of the node contact and the lower electrode of the capacitor. The short circuit between the lower bit line and the capacitor lower electrode can be prevented.
Description
본 발명은 커패시터 제조방법에 관한 것으로, 특히 디램(DRAM)에 사용되는 커패시터 형성시 노드콘택과 커패시터 하부전극간의 오픈 또는 커패시터 하부전극과 비트라인간의 단락을 방지하기에 적당하도록 한 커패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a capacitor manufacturing method, and more particularly, to a capacitor manufacturing method which is suitable for preventing open between a node contact and a capacitor lower electrode or short circuit between a capacitor lower electrode and a bit line when forming a capacitor used in a DRAM. will be.
종래 커패시터 제조방법의 일실시예를 도 1a 내지 도 1f의 수순단면도를 참고하여 설명하면 다음과 같다.An embodiment of a conventional capacitor manufacturing method is described below with reference to the procedure cross-sectional view of FIGS. 1A to 1F.
먼저, 도 1a에 도시한 바와 같이 소자가 형성된 반도체기판(1)상에 제 1층간절연막(2)을 형성하고, 그 상부에 도전성물질을 형성한 후 식각하여 비트라인(3)을 형성한다.First, as shown in FIG. 1A, a first interlayer insulating film 2 is formed on a semiconductor substrate 1 on which an element is formed, a conductive material is formed on the upper portion thereof, and the bit line 3 is formed by etching.
그리고, 상기 형성한 구조물 상부전면에 제 2층간절연막(4)을 형성하고 평탄화 한 후 그 상부에 차례로 제 1폴리실리콘막(5), 감광막(PR1)을 형성하고 상기 감광막을 패터닝하여 이를 마스크로 상기 반도체기판(1)상의 소자가 드러나도록 제 1폴리실리콘막(5), 제 2,제 1층간절연막(4,2)을 식각하여 콘택홀을 형성한다.After forming and planarizing the second interlayer insulating film 4 on the upper surface of the structure, the first polysilicon film 5 and the photoresist film PR1 are sequentially formed thereon, and the photoresist is patterned to form a mask. The first polysilicon film 5 and the second and first interlayer insulating films 4 and 2 are etched to expose the devices on the semiconductor substrate 1 to form contact holes.
이때, 상기 감광막(PR1)은 제 1폴리실리콘막(5), 제 2,제 1층간절연막(4,2)을 모두 식각할 동안 마스크 역할을 할 마진이 없기 때문에 상기 감광막(PR1)을 마스크로 제 1폴리실리콘막(5)을 패터닝하고, 패터닝된 제 1폴리실리콘막(5)을 하드마스크로 제 2,제 1층간절연막(4,2)을 식각한다.In this case, since the photoresist film PR1 has no margin to act as a mask while etching the first polysilicon film 5 and the second and first interlayer insulating films 4 and 2, the photoresist film PR1 is used as a mask. The first polysilicon film 5 is patterned, and the second and first interlayer insulating films 4 and 2 are etched using the patterned first polysilicon film 5 as a hard mask.
그 다음, 도 1b에 도시한 바와 같이 상기 감광막(PR1)을 제거하고, 상기 형성한 구조물 상부전면에 도전성물질을 형성한 후 상기 제 2층간절연막(4)이 드러나도록 에치백하여 노드콘택(6)을 형성한다.Next, as shown in FIG. 1B, the photoresist film PR1 is removed, a conductive material is formed on the entire upper surface of the formed structure, and then, the second interlayer insulating film 4 is etched back to reveal the node contact 6. ).
이때, 상기 노드콘택(6)을 형성하는 과정에서 완전한 평탄화는 이루어지지 않으며 노드콘택홀의 상부일부는 드러나게 된다.At this time, in the process of forming the node contact 6, the complete planarization is not made, and the upper part of the node contact hole is exposed.
그 다음, 도 1c에 도시한 바와 같이 상기 형성한 구조물 상부전면에 질화막(7)을 형성하고, 그 상부에 산화막(8)을 높이 형성한다.Next, as shown in FIG. 1C, the nitride film 7 is formed on the upper surface of the formed structure, and the oxide film 8 is formed high on the upper portion of the structure.
이때, 상기 질화막(7)은 후속 습식각 공정에서 하부층을 보호하기위한 식각방지막의 역할을 한다.In this case, the nitride film 7 serves as an etch stop layer for protecting the lower layer in a subsequent wet etching process.
그 다음, 도 1d에 도시한 바와 같이 상기 노드콘택(6)이 드러나도록 산화막(8) 및 질화막(7)을 패터닝한 후 그 구조물 상부전면에 제 2폴리실리콘막(9)을 형성한다.Next, as illustrated in FIG. 1D, the oxide layer 8 and the nitride layer 7 are patterned to expose the node contact 6, and a second polysilicon layer 9 is formed on the upper surface of the structure.
상기 형성하는 제 2폴리실리콘막(9)은 커패시터 하부전극으로 사용된다.The second polysilicon film 9 to be formed is used as a capacitor lower electrode.
그 다음, 도 1e에 도시한 바와 같이 상기 웨이퍼 상부에 스핀온글라스(10)를 도포하고 이를 상기 웨이퍼 표면에서 스핀온글라스(10)가 완전히 제거되어 제 2폴리실리콘막(9)이 드러날때까지 에치백한다.Next, as shown in FIG. 1E, spin-on glass 10 is coated on the wafer until the spin-on glass 10 is completely removed from the wafer surface to reveal the second polysilicon film 9. Etch back.
이때, 상기와 같이 웨이퍼 표면에서 스핀온글라스(10)가 완전히 제거되도록 에치백하면, 제 2폴리실리콘막(9)이 형성하는 패턴을 채우고 있는 스핀온글라스(10)의 상부 일부까지 과다식각되어 상기 패턴의 상부 일부가 드러나게 된다.At this time, when the spin-on glass 10 is etched back to completely remove the wafer from the wafer surface as described above, the upper portion of the spin-on glass 10 filling the pattern formed by the second polysilicon film 9 is overetched. The upper part of the pattern is revealed.
그 다음, 도 1f에 도시한 바와 같이 상기 공정에서 드러난 제2폴리실리콘막(9)을 상기 산화막(8)이 드러나도록 식각하고, 잔류하는 스핀온글라스(10) 및 산화막(8)을 습식각하여 제거한다.Next, as shown in FIG. 1F, the second polysilicon film 9 exposed in the process is etched to expose the oxide film 8, and the remaining spin-on glass 10 and the oxide film 8 are wet-etched. To remove it.
상기와 같이 제 2폴리실리콘막(9)을 제거하여 분리된 커패시터 하부전극을 형성한다.As described above, the second polysilicon layer 9 is removed to form a separated capacitor lower electrode.
상기한 바와 같은 종래 커패시터 제조방법은 노드콘택 형성후 후속 습식각공정으로부터 하부를 보호하기 위해 그 상부에 질화막을 형성하고, 상기 노드콘택과 커패시터 하부전극을 접합하기 위해 접합부의 질화막을 식각하는데, 그 평탄도가 불량하므로 노드콘택 상부에 질화막이 잔류하여 노드콘택과 커패시터 하부전극이 오픈되고, 이를 방지하기위해 상기 질화막을 과다식각하는 경우, 비트라인과 커패시터 하부전극이 단락되는 문제점이 있었다.In the conventional capacitor manufacturing method as described above, a nitride film is formed on the upper part of the node contact to protect the lower part from the subsequent wet etching process, and the nitride film of the junction is etched to join the node contact and the capacitor lower electrode. Since the flatness is poor, a nitride film remains on the node contact, so that the node contact and the capacitor lower electrode are opened. When the nitride film is overetched to prevent this, the bit line and the capacitor lower electrode are short-circuited.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 노드콘택과 커패시터 하부전극 사이의 질화막을 완전히 제거하여 오픈을 방지함과 아울러 비트라인과 커패시터 하부전극 사이의 절연을 보장 할 수 있는 커패시터 제조방법을 제공하는데 있다.The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to completely remove the nitride film between the node contact and the capacitor lower electrode to prevent the opening and to prevent the opening between the bit line and the capacitor lower electrode. It is to provide a capacitor manufacturing method that can ensure the insulation.
도 1은 종래 커패시터 제조방법을 보인 수순단면도.1 is a cross-sectional view showing a conventional capacitor manufacturing method.
도 2는 본 발명의 수순단면도.2 is a cross-sectional view of the procedure of the present invention.
*** 도면의 주요부분에 대한 부호의 설명 ****** Explanation of symbols for main parts of drawing ***
21 : 반도체기판 22 : 제 1층간절연막21 semiconductor substrate 22 first interlayer insulating film
23 : 비트라인 24 : 제 2층간절연막23 bit line 24 second interlayer insulating film
25 : 질화막 26 : 제 3층간절연막25 nitride film 26 third interlayer insulating film
27 : 제 1폴리실리콘막 28 : 노드콘택27: first polysilicon film 28: node contact
29 : 산화막 30 : 제 2폴리실리콘막29: oxide film 30: second polysilicon film
31 : 스핀온글라스31: spin on glass
상기한 바와 같은 본 발명의 목적을 달성하기 위한 커패시터 제조방법은 소자가 형성된 반도체기판상에 제 1층간절연막을 형성하고, 그 상부에 도전성물질을 형성한 후 식각하여 비트라인을 형성하는 공정과; 상기 형성한 구조물 상부전면에 제 2층간절연막을 형성하고 평탄화 한 후 그 상부에 차례로 질화막, 제 3층간절연막,제 1폴리실리콘막, 감광막을 형성하는 공정과; 상기 감광막을 패터닝하여 이를 마스크로 상기 반도체기판상의 소자가 드러나도록 제 1폴리실리콘막, 제 3층간절연막, 질화막, 제 2,제 1층간절연막을 식각하여 콘택홀을 형성하는 공정과; 상기 감광막을 제거하고, 상기 형성한 구조물 상부전면에 도전성물질을 형성한 후 상기 제 3층간절연막이 드러나도록 에치백하여 노드콘택을 형성하는 공정과; 상기 형성한 구조물 상부전면에 산화막을 형성하는 공정과; 상기 웨이퍼를 커패시터 하부전극이 형성될 부분에서 제 2층간절연막이 드러나도록 산화막, 제 3층간절연막, 질화막 및 노드콘택의 일부를 식각하여 패터닝한 후 그 구조물 상부전면에 제 2폴리실리콘막을 형성하는 공정과; 상기 웨이퍼 상부에 스핀온글라스를 도포하고 이를 상기 웨이퍼 표면에서 스핀온글라스가 완전히 제거되어 제 2폴리실리콘막이 드러날때까지 에치백하는 공정과; 상기 공정에서 드러난 제 2폴리실리콘막을 상기 산화막이 드러나도록 식각하고, 잔류하는 스핀온글라스, 산화막 및 제 3층간절연막을 습식각하여 제거하는 공정으로 이루어지는 것을 특징으로한다.A capacitor manufacturing method for achieving the object of the present invention as described above comprises the steps of forming a first interlayer insulating film on a semiconductor substrate on which the device is formed, and then forming a conductive material thereon to form a bit line by etching; Forming and planarizing a second interlayer insulating film on the upper surface of the formed structure, and sequentially forming a nitride film, a third interlayer insulating film, a first polysilicon film, and a photoresist film on the upper surface of the structure; Patterning the photoresist film to etch a first polysilicon film, a third interlayer insulating film, a nitride film, and a second, first interlayer insulating film so as to expose the device on the semiconductor substrate with a mask to form a contact hole; Removing the photoresist, forming a conductive material on the upper surface of the formed structure, and etching back to expose the third interlayer insulating film to form a node contact; Forming an oxide film on the upper surface of the formed structure; Etching and patterning a portion of the oxide layer, the third interlayer dielectric layer, the nitride layer, and the node contact to expose the second interlayer dielectric layer at the portion where the capacitor lower electrode is to be formed, and then forming a second polysilicon layer on the upper surface of the structure and; Applying spin-on glass on the wafer and etching the spin-on glass until the second polysilicon film is completely removed from the surface of the wafer; And etching the second polysilicon film exposed in the process so that the oxide film is exposed, and wet-removing the remaining spin-on glass, the oxide film, and the third interlayer insulating film.
상기한 바와 같은 본 발명에의한 커패시터 제조방법을 도 2a 내지 도 2f에 도시한 수순단면도를 일 실시예로하여 상세히 설명하면 다음과 같다.The method of manufacturing a capacitor according to the present invention as described above will be described in detail with reference to a procedure cross-sectional view shown in FIGS. 2A to 2F as an embodiment.
먼저, 도 2a에 도시한 바와 같이 소자가 형성된 반도체기판(21)상에 제 1층간절연막(22)을 형성하고, 그 상부에 도전성물질을 형성한 후 식각하여 비트라인(23)을 형성한다.First, as shown in FIG. 2A, the first interlayer insulating layer 22 is formed on the semiconductor substrate 21 on which the device is formed, the conductive material is formed on the upper portion thereof, and the bit line 23 is formed by etching.
그리고, 상기 형성한 구조물 상부전면에 제 2층간절연막(24)을 형성하고 평탄화한 후 그 상부에 차례로 질화막(25), 제 3층간절연막(26), 제1폴리실리콘막(27), 감광막(PR2)을 형성한다.Then, the second interlayer insulating film 24 is formed on the upper surface of the formed structure and planarized, and the nitride film 25, the third interlayer insulating film 26, the first polysilicon film 27, and the photosensitive film are sequentially formed on the upper surface of the structure. PR2).
이때, 제 3층간절연막(26)은 산화막을 증착한다.At this time, the third interlayer insulating film 26 deposits an oxide film.
그리고, 상기 감광막(PR2)을 패터닝하여 이를 마스크로 상기 반도체기판(21)상의 소자가 드러나도록 제 1폴리실리콘막(27), 제 3층간절연막(26), 질화막(25), 제 2,제 1층간절연막(24,22)을 식각하여 콘택홀을 형성한다.The first polysilicon film 27, the third interlayer insulating film 26, the nitride film 25, the second film, and the second film are patterned so that the photoresist film PR2 is patterned so that the device on the semiconductor substrate 21 is exposed as a mask. The interlayer insulating films 24 and 22 are etched to form contact holes.
이때, 상기 감광막(PR2)은 제 1폴리실리콘막(27), 제 3층간절연막(26), 질화막(25), 제 2,제 1층간절연막(24,22)을 모두 식각할 동안 마스크 역할을 할 마진이 없기 때문에 상기 감광막(PR2)을 마스크로 제 1폴리실리콘막(27)을 패터닝하고, 패터닝된 제 1폴리실리콘막(27)을 하드마스크로 제 3층간절연막(26), 질화막(25), 제 2,제 1층간절연막(24,22)을 식각한다.In this case, the photoresist film PR2 serves as a mask while etching the first polysilicon film 27, the third interlayer insulating film 26, the nitride film 25, and the second and first interlayer insulating films 24 and 22. Since there is no margin, the first polysilicon film 27 is patterned using the photosensitive film PR2 as a mask, and the third interlayer insulating film 26 and the nitride film 25 are patterned using the patterned first polysilicon film 27 as a hard mask. ) And the second and first interlayer insulating films 24 and 22 are etched.
그 다음, 도 2b에 도시한 바와 같이 상기 감광막(PR2)을 제거하고, 상기 형성한 구조물 상부전면에 도전성물질을 형성한 후 상기 제 3층간절연막(26)이 드러나도록 에치백하여 노드콘택(28)을 형성한다.Next, as shown in FIG. 2B, the photoresist film PR2 is removed, a conductive material is formed on the entire upper surface of the formed structure, and then etched back so that the third interlayer insulating film 26 is exposed. ).
이때, 상기와 같은 에치백공정에서 제 3층간절연막(26) 상부에 드러난 도전성물질을 모두 제거하면 상기 노드콘택(28)의 상부 일부도 식각되어 웨이퍼 표면의 평탄도가 나빠진다.In this case, when all of the conductive material exposed on the third interlayer insulating layer 26 is removed in the etch back process as described above, a portion of the upper portion of the node contact 28 is also etched, resulting in poor flatness of the wafer surface.
그 다음, 도 2c에 도시한 바와 같이 상기 형성한 구조물 상부전면에 산화막(29)을 형성한다.Next, as shown in FIG. 2C, an oxide film 29 is formed on the entire upper surface of the formed structure.
상기 형성한 제 3층간절연막(26)은 산화막으로 형성하는데, 그 상부에 형성되는 산화막(29)과 함께 커패시터 하부전극패턴 형성을 위해 사용하므로 상기산화막(29)의 높이는 제 3층간절연막(26)의 두께를 고려하여 정한다.The formed third interlayer insulating film 26 is formed of an oxide film. The third interlayer insulating film 26 is used to form a capacitor lower electrode pattern together with the oxide film 29 formed thereon. Determine the thickness of
그 다음, 도 2d에 도시한 바와 같이 상기 웨이퍼를 커패시터 하부전극이 형성될 부분에서 제 2층간절연막(24)이 드러나도록 산화막(29), 제 3층간절연막(26), 질화막(25) 및 노드콘택(28)의 일부를 식각하여 패터닝한 후 그 구조물 상부전면에 제 2폴리실리콘막(30)을 형성한다.Then, as shown in FIG. 2D, the oxide layer 29, the third interlayer insulating film 26, the nitride film 25, and the node are exposed so that the second interlayer insulating film 24 is exposed at the portion where the capacitor lower electrode is to be formed. A portion of the contact 28 is etched and patterned to form a second polysilicon film 30 on the upper surface of the structure.
이때, 제 3층간절연막(26)은 산화막이므로 그 상부의 산화막(29)과 같이 패터닝되어 커패시터 하부전극으로 쓰이는 제 2폴리실리콘막(30)의 형상을 결정하고, 상기 식각과정에서 질화막(25) 과 함께 노드콘택(28)의 일부도 식각하는데, 상기 노드콘택(28)부분은 질화막(25)과 무관하게 형성된 것으므로 그 상부에 형성하는 제 2폴리실리콘막(30)과 완전하게 접합된다.In this case, since the third interlayer insulating film 26 is an oxide film, the shape of the second polysilicon film 30 that is patterned like the oxide film 29 on the upper portion thereof and used as the capacitor lower electrode is determined, and the nitride film 25 is formed in the etching process. In addition, a portion of the node contact 28 is also etched. The node contact 28 is formed irrespective of the nitride film 25 and thus is completely bonded to the second polysilicon film 30 formed thereon.
또한, 상기 질화막(25)은 과다식각하지 않아도 상기 노드콘택(28)과 커패시터 하부전극이 되는 제 2폴리실리콘막(30)과의 접합이 보장되므로 과다식각에 의해 비트라인(23)과 제 2폴리실리콘막(30)이 단락하는 것을 방지할 수 있다.In addition, since the junction between the node contact 28 and the second polysilicon layer 30 serving as the capacitor lower electrode is ensured even if the nitride layer 25 is not over-etched, the bit line 23 and the second line are over-etched. The short circuit of the polysilicon film 30 can be prevented.
그 다음, 도 2e에 도시한 바와 같이 상기 웨이퍼 상부에 스핀온글라스(31)를 도포하고 이를 상기 웨이퍼 표면에서 스핀온글라스(31)가 완전히 제거되어 제 2폴리실리콘막(30)이 드러날때까지 에치백한다.Then, as shown in FIG. 2E, spin-on glass 31 is coated on the wafer until the spin-on glass 31 is completely removed from the wafer surface to reveal the second polysilicon film 30. Etch back.
그 다음, 도 2f에 도시한 바와 같이 상기 공정에서 드러난 제 2폴리실리콘막(30)을 상기 산화막(29)이 드러나도록 식각하고, 잔류하는 스핀온글라스(31), 산화막(29) 및 제 3층간절연막(26)을 습식각하여 제거한다.Next, as illustrated in FIG. 2F, the second polysilicon film 30 exposed in the process is etched to expose the oxide film 29, and the remaining spin-on glass 31, the oxide film 29, and the third film are etched. The interlayer insulating film 26 is removed by wet etching.
이때, 상기 습식각은 질화막(25)에 의해 정지되어 그 하부로 전파되지 않는다.At this time, the wet etching is stopped by the nitride film 25 and does not propagate downward.
상기한 바와 같은 본 발명 커패시터 제조방법은 질화막을 형성한 후 노드콘택을 형성함으로써 노드콘택 상부가 식각방지막 역할을하는 상기 질화막보다 높게 형성되므로 노드콘택과 커패시터 하부전극과의 완전한 접합이 보장되고, 노드콘택과 커패시터 하부전극의 접합을 위해 질화막을 과다식각할 필요가 없으므로 하부 비트라인과 커패시터 하부전극간의 단락을 방지할 수 있는 효과가 있다.The capacitor manufacturing method of the present invention as described above forms a node contact after forming a nitride film, so that the upper portion of the node contact is formed higher than the nitride film serving as an etch barrier, thus ensuring perfect junction between the node contact and the lower electrode of the capacitor. Since the nitride layer does not need to be over-etched for the contact between the contact and the capacitor lower electrode, a short circuit between the lower bit line and the capacitor lower electrode can be prevented.
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| KR1019990060215A KR100313537B1 (en) | 1999-12-22 | 1999-12-22 | Capacitor forming method |
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1999
- 1999-12-22 KR KR1019990060215A patent/KR100313537B1/en not_active IP Right Cessation
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| KR20010063222A (en) | 2001-07-09 |
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