KR100568789B1 - Method for fabricating semiconductor device - Google Patents

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KR100568789B1 KR1020000010177A KR20000010177A KR100568789B1 KR 100568789 B1 KR100568789 B1 KR 100568789B1 KR 1020000010177 A KR1020000010177 A KR 1020000010177A KR 20000010177 A KR20000010177 A KR 20000010177A KR 100568789 B1 KR100568789 B1 KR 100568789B1
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Abstract

본 발명은 텅스텐 비트라인을 채용하는 반도체 소자에 있어서, 산화에 의한 텅스텐의 이탈을 방지하고 비트라인의 오염 가능성을 배제하여 소자의 신뢰성을 향상시킬 수 있는 반도체 소자 제조방법을 제공하기 위한 것으로, 본 발명의 반도체 소자 제조방법은 반도체 기판상에 콘택홀을 갖는 제 1 절연층을 형성한 후, 상기 콘택홀에 매립되는 제 1 플러그를 형성하는 공정과, 상기 제 1 플러그를 포함한 전면에 제 2 절연층을 형성한 후, 제 2 절연층상에 텅스텐층과 상기 텅스텐층의 산화를 방지하기 위한 산화방지층을 차례로 형성하는 공정과, 상기 산화방지층 및 텅스텐층을 선택적으로 제거하여 복수개의 비트라인 패턴들을 형성하는 공정과, 상기 비트라인 패턴들을 포함한 전면에 제 3 절연층과 제 4 절연층을 차례로 적층한 후, 평탄화하는 공정과, 상기 비트라인 패턴 사이의 상기 제 4, 제 3 절연층 및 제 2 절연층을 선택적으로 제거하여 제 1 플러그를 노출시키는 공정과, 상기 제 1 플러그와 전기적으로 연결되는 제 2 플러그를 형성한 후, 스토리지 노드, 유전체막, 플레이트 노드를 차례로 형성하는 공정으로 이루어지는 것을 특징으로 한다.SUMMARY OF THE INVENTION The present invention provides a method for manufacturing a semiconductor device in which a semiconductor device employing a tungsten bit line can improve the reliability of the device by preventing the removal of tungsten by oxidation and eliminating the possibility of contamination of the bit line. The method of manufacturing a semiconductor device of the present invention comprises forming a first insulating layer having a contact hole on a semiconductor substrate, and then forming a first plug embedded in the contact hole, and second insulating on the entire surface including the first plug. After the layer is formed, a step of sequentially forming a tungsten layer and an antioxidant layer for preventing oxidation of the tungsten layer on the second insulating layer, and selectively removing the antioxidant layer and the tungsten layer to form a plurality of bit line patterns And stacking a third insulating layer and a fourth insulating layer in order on the entire surface including the bit line patterns, and then planarizing the same. Selectively removing the fourth, third, and second insulating layers between the bit line patterns to expose a first plug, and forming a second plug electrically connected to the first plug. And forming a storage node, a dielectric film, and a plate node in this order.

텅스텐, 산화방지층Tungsten, Antioxidant Layer

Description

반도체 소자 제조방법{Method for fabricating semiconductor device}Semiconductor device manufacturing method {Method for fabricating semiconductor device}

도 1a 내지 1g는 종래 기술에 따른 반도체 소자 제조방법을 설명하기 위한 공정단면도1A to 1G are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the related art.

도 2a 내지 2g는 본 발명에 따른 반도체 소자 제조방법을 설명하기 위한 공정단면도2A through 2G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

21 : 반도체 기판 23,29 : 제 1, 제 2 플러그21 semiconductor substrate 23,29 first and second plug

25 : 텅스텐층 25a : 비트라인 패턴25: tungsten layer 25a: bit line pattern

26 : 산화방지층 22,24 : 제 1, 제 2 절연층26: antioxidant layer 22, 24: first and second insulating layer

27,28 : 제 3, 제 4 절연층 27,28: 3rd, 4th insulation layer

본 발명은 반도체 소자에 관한 것으로 특히, 텅스텐 비트라인을 채용한 반도체 소자의 제조에 있어서, 텅스텐의 이상산화를 방지하고 콘택 오버레이(overlay) 마진을 확보할 수 있는 반도체 소자 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor device manufacturing method capable of preventing abnormal oxidation of tungsten and securing a contact overlay margin in the manufacture of semiconductor devices employing tungsten bit lines.

이하, 첨부된 도면을 참조하여 종래 기술에 따른 반도체 소자 제조방법을 설 명하기로 한다.Hereinafter, a semiconductor device manufacturing method according to the related art will be described with reference to the accompanying drawings.

도 1a 내지 1g는 종래 기술에 따른 반도체 소자 제조방법을 설명하기 위한 공정단면도이다.1A to 1G are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 1a에 도시된 바와 같이, 반도체 기판(11)상에 제 1 절연층(12)을 형성한 후, 상기 제 1 절연층(12)을 선택적으로 제거하여 콘택홀을 형성한다. 상기 콘택홀내에 도전성 물질, 예컨대 폴리실리콘을 매립하여 제 1 플러그(13)를 형성한다.As shown in FIG. 1A, after forming the first insulating layer 12 on the semiconductor substrate 11, the first insulating layer 12 is selectively removed to form a contact hole. A first plug 13 is formed by embedding a conductive material such as polysilicon in the contact hole.

참고적으로, 도면에는 도시되지 않았지만, 상기 반도체 기판(11)은 워드라인으로 사용되는 게이트 전극 및 소오스/드레인으로 구성되는 트랜지스터가 복수개 형성되어 있다.For reference, although not shown in the drawing, the semiconductor substrate 11 includes a plurality of transistors including a gate electrode and a source / drain which are used as word lines.

따라서, 상기 제 1 절연층(12)은 상기 트랜지스터들을 포함한 전면에 형성된다. 그리고 상기 제 1 플러그(13)도 복수개 형성되나, 도면에는 하나만을 도시하여 설명하기로 한다.Thus, the first insulating layer 12 is formed on the entire surface including the transistors. A plurality of first plugs 13 are also formed, but only one of them will be described in the drawings.

이어, 도 1b에 도시한 바와 같이, 상기 제 1 절연층(12) 및 제 1 플러그(13)를 포함한 전면에 제 2 절연층(14)을 형성하고, 상기 제 2 절연층(14)상에 텅스텐층(15)을 차례로 형성한다.Subsequently, as shown in FIG. 1B, a second insulating layer 14 is formed on the entire surface including the first insulating layer 12 and the first plug 13, and on the second insulating layer 14. The tungsten layer 15 is formed in sequence.

이후, 상기 반도체 기판(11)의 양쪽 가장자리 부위에 상응하는 상기 텅스텐층(15)을 소정부분 제거한다. 여기서, 상기 텅스텐층(15)을 제거하는 공정을 생략할 수도 있다.Thereafter, the tungsten layer 15 corresponding to both edge portions of the semiconductor substrate 11 is removed. In this case, the step of removing the tungsten layer 15 may be omitted.

상기 텅스텐층(15)을 제거하는 공정을 생략하거나 혹은 생략하지 않더라도 반도체 기판(11)의 양쪽 가장자리 부위에 상응하는 텅스텐층(15)은 산화가 잘 일어 난다.Even if the process of removing the tungsten layer 15 is omitted or not omitted, the tungsten layer 15 corresponding to both edge portions of the semiconductor substrate 11 is easily oxidized.

따라서, 도 1c에 도시한 바와 같이, 비트라인 패턴들을 형성하기 위해 텅스텐층을 식각하면 양쪽 가장자리 부위에 위치한 텅스텐층이 이탈하는 현상이 발생될 우려가 있다. 참고적으로 도 1c는 제 2 절연층(14)상에 형성된 텅스텐층(15)을 복수개로 패터닝하였다는 가정하에 도시한 확대도로서, 양쪽 가장자리 부위의 텅스텐층이 이탈하는 것을 보여주기 위해 도시하였다.Therefore, as illustrated in FIG. 1C, when the tungsten layer is etched to form the bit line patterns, the tungsten layer located at both edge portions may be separated. For reference, FIG. 1C is an enlarged view on the assumption that a plurality of tungsten layers 15 formed on the second insulating layer 14 are patterned, and is shown to show that the tungsten layers at both edge portions are separated. .

이와 같이, 텅스텐층(15)을 패터닝하여 도 1d에 도시한 바와 같이, 비트라인 패턴(15a)들을 형성한다. 참고적으로 도 1d는 도 1c의 "가" 부분을 보다 확대한 것이다.As such, the tungsten layer 15 is patterned to form bit line patterns 15a, as shown in FIG. 1D. For reference, FIG. 1D is an enlarged view of part “a” of FIG. 1C.

이어, 도 1e에 도시한 바와 같이, 상기 비트라인 패턴(15a)들을 포함한 전면에 제 3 절연층(16)으로서 실리콘 질화막을 형성한 후, 상기 제 3 절연층(16)상에 제 4 절연층(17)을 차례로 형성한다.Subsequently, as shown in FIG. 1E, after forming the silicon nitride film as the third insulating layer 16 on the entire surface including the bit line patterns 15a, a fourth insulating layer is formed on the third insulating layer 16. (17) are formed in sequence.

이어서, 도 1f에 도시한 바와 같이, 상기 비트라인 패턴(15a) 사이의 상기 제 4 절연층(17) 및 제 3 절연층(16), 그리고 제 2 절연층(14)을 선택적으로 제거하여 제 1 플러그(13)를 노출시킨다. Subsequently, as illustrated in FIG. 1F, the fourth insulating layer 17, the third insulating layer 16, and the second insulating layer 14 between the bit line patterns 15a are selectively removed to form the first insulating layer. 1 Expose the plug 13.

이후, 도 1g에 도시한 바와 같이, 상기 제 1 플러그(13)과 전기적으로 연결되는 제 2 플러그(18)를 형성하여 스토리지 노드 콘택을 형성한다.Thereafter, as shown in FIG. 1G, a second plug 18 electrically connected to the first plug 13 is formed to form a storage node contact.

이어, 도면에는 도시되지 않았지만, 스토리지 노드 및 유전체막 그리고 플레이트 노드를 차례로 형성하면 종래 기술에 따른 반도체 소자 제조공정이 완료된다.Subsequently, although not shown in the drawing, the storage node, the dielectric film, and the plate node are sequentially formed to complete the semiconductor device manufacturing process according to the prior art.

그러나 상기와 같은 종래 반도체 소자 제조방법은 다음과 같은 문제점이 있었다. However, the conventional semiconductor device manufacturing method as described above has the following problems.

첫째, 텅스텐층을 형성하게 되면 반도체 기판의 양쪽 가장자리 부위에 상응하는 텅스텐층은 산화 가능성이 매우 높아 비트라인 패턴을 형성할 경우에는 비트라인 패턴이 이탈될 염려가 있다.First, when the tungsten layer is formed, the tungsten layer corresponding to both edge portions of the semiconductor substrate is highly oxidized, and thus, when the bit line pattern is formed, the bit line pattern may be separated.

둘째, 제 1 플러그와 제 2 플러그를 얼라인시키기가 쉽지 않아 제 2 플러그 형성을 위한 식각공정에서 비트라인의 오염 가능성이 있다.Second, since it is not easy to align the first plug and the second plug, there is a possibility of contamination of the bit line in the etching process for forming the second plug.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 텅스텐의 이탈을 방지하고 비트라인의 오염 가능성을 배제하여 소자의 신뢰성을 향상시킬 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.Disclosure of Invention The present invention has been made to solve the above-mentioned problems of the prior art, and an object of the present invention is to provide a method for manufacturing a semiconductor device which can improve the reliability of the device by preventing the tungsten from escaping and the possibility of contamination of the bit line. .

상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조방법은 반도체 기판상에 콘택홀을 갖는 제 1 절연층을 형성한 후, 상기 콘택홀에 매립되는 제 1 플러그를 형성하는 공정과, 상기 제 1 플러그를 포함한 전면에 제 2 절연층을 형성한 후, 제 2 절연층상에 텅스텐층과 상기 텅스텐층의 산화를 방지하기 위한 산화방지층을 차례로 형성하는 공정과, 상기 산화방지층 및 텅스텐층을 선택적으로 제거하여 복수개의 비트라인 패턴들을 형성하는 공정과, 상기 비트라인 패턴들을 포함한 전면에 제 3 절연층과 제 4 절연층을 차례로 적층한 후, 평탄화하는 공정과, 상기 비트라인 패턴 사이의 상기 제 4, 제 3 절연층 및 제 2 절연층을 선택적으로 제거하여 제 1 플러그를 노출시키는 공정과, 상기 제 1 플러그와 전기적으로 연결되는 제 2 플러그를 형성한 후, 스토리지 노드, 유전체막, 플레이트 노드를 차례로 형성하는 공정으로 이루어지는 것을 특징으로 한다.The semiconductor device manufacturing method of the present invention for achieving the above object is a step of forming a first plug buried in the contact hole after forming a first insulating layer having a contact hole on a semiconductor substrate, and the first Forming a second insulating layer on the entire surface including the plug, and then sequentially forming a tungsten layer and an antioxidant layer for preventing oxidation of the tungsten layer on the second insulating layer; and selectively removing the antioxidant layer and the tungsten layer. Forming a plurality of bit line patterns, sequentially laminating a third insulating layer and a fourth insulating layer on the entire surface including the bit line patterns, and then planarizing the fourth insulating layer between the bit line patterns; Selectively removing the third and second insulating layers to expose the first plug, and forming a second plug electrically connected to the first plug. It is characterized by consisting of a step of sequentially forming a storage node, a dielectric film, a plate node.

이하, 본 발명의 반도체 소자 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, a method of manufacturing a semiconductor device of the present invention will be described with reference to the accompanying drawings.

도 2a 내지 2g는 본 발명에 따른 반도체 소자 제조방법을 설명하기 위한 공정단면도이다.2A through 2G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

도 2a에 도시한 바와 같이, 반도체 기판(21)상에 제 1 절연층(22)을 형성한 후, 상기 제 1 절연층(22)을 선택적으로 제거하여 콘택홀을 형성한다. 상기 콘택홀내에 도전성 물질, 예컨대 폴리실리콘을 매립하여 제 1 플러그(23)를 형성한다.As shown in FIG. 2A, after the first insulating layer 22 is formed on the semiconductor substrate 21, the first insulating layer 22 is selectively removed to form a contact hole. A first plug 23 is formed by filling a conductive material such as polysilicon in the contact hole.

참고적으로, 도면에는 도시되지 않았지만, 상기 반도체 기판(21)은 워드라인으로 사용되는 게이트 전극 및 소오스/드레인으로 구성되는 트랜지스터가 형성되어 있다.For reference, although not shown in the drawing, the semiconductor substrate 21 has a transistor including a gate electrode and a source / drain used as a word line.

따라서, 상기 제 1 절연층(22)은 상기 트랜지스터를 포함한 전면에 형성된다.Thus, the first insulating layer 22 is formed on the entire surface including the transistor.

이어, 도 2b에 도시한 바와 같이, 상기 제 1 절연층(22) 및 제 1 플러그(23)를 포함한 전면에 제 2 절연층(24)을 형성하고, 상기 제 2 절연층(24)상에 텅스텐층(25)을 차례로 형성한다.Subsequently, as shown in FIG. 2B, a second insulating layer 24 is formed on the entire surface including the first insulating layer 22 and the first plug 23, and on the second insulating layer 24. The tungsten layer 25 is formed in sequence.

이후, 반도체 기판(21) 양쪽 가장자리 부위에 상응하는 텅스텐층(25)을 선택적으로 제거한 후, 전면에 텅스텐층(25)의 산화를 방지하기 위한 산화방지층(26)을 형성한다. 여기서, 상기 산화방지층(26)은 실리콘 질화막을 포함한다.Thereafter, after selectively removing the tungsten layer 25 corresponding to both edge portions of the semiconductor substrate 21, an anti-oxidation layer 26 is formed on the entire surface to prevent oxidation of the tungsten layer 25. Here, the antioxidant layer 26 includes a silicon nitride film.

이어, 도 2c에 도시한 바와 같이, 사진식각 공정을 이용하여 상기 산화방지층(26) 및 텅스텐층(25)을 선택적으로 제거하여 복수개의 비트라인 패턴(25a)들을 형성한다. 여기서, 도 2c는 제 2 절연층(24)상에 형성된 텅스텐층(25)을 복수개로 패터닝하였다는 가정하에 도시한 확대도이다.Subsequently, as illustrated in FIG. 2C, a plurality of bit line patterns 25a are formed by selectively removing the antioxidant layer 26 and the tungsten layer 25 using a photolithography process. 2C is an enlarged view on the assumption that a plurality of tungsten layers 25 formed on the second insulating layer 24 are patterned.

이와 같이, 텅스텐층(25)을 패터닝하여 도 2d에 도시한 바와 같이, 비트라인 패턴(25a)들을 형성한다. 참고적으로 도 2d는 도 2c의 "가" 부분을 보다 확대하여 도시한 것이다.As such, the tungsten layer 25 is patterned to form bit line patterns 25a as shown in FIG. 2D. For reference, FIG. 2D is an enlarged view of part “a” of FIG. 2C.

이어, 도 2e에 도시한 바와 같이, 상기 비트라인 패턴(25a)들을 포함한 전면에 제 3 절연층(27)을 형성한 후, 상기 제 3 절연층(27)상에 제 4 절연층(28)을 차례로 형성한다.Subsequently, as shown in FIG. 2E, after the third insulating layer 27 is formed on the entire surface including the bit line patterns 25a, the fourth insulating layer 28 is formed on the third insulating layer 27. Form in turn.

여기서, 상기 제 3 절연층(27)은 실리콘 질화막이고, 상기 제 4 절연층(28)은 실리콘 질화막과 식각선택비가 큰 실리콘 산화막이다.Here, the third insulating layer 27 is a silicon nitride film, and the fourth insulating layer 28 is a silicon oxide film having a large etching selectivity with a silicon nitride film.

이어, 도 2f에 도시한 바와 같이, 상기 비트라인 패턴(25a) 사이의 제 4 절연층(28), 제 3 절연층(27) 및 제 2 절연층(24)을 선택적으로 제거하여 제 1 플러그(22)를 노출시킨다.Subsequently, as illustrated in FIG. 2F, the fourth plug 28, the third insulating layer 27, and the second insulating layer 24 between the bit line patterns 25a are selectively removed to form a first plug. Expose (22).

여기서, 비트라인 패턴을 형성하기 위한 텅스텐층(25)상에 산화방지층(26)을 형성하여 텅스텐의 산화를 방지할 뿐만 아니라, 상기 제 2 플러그 형성을 위한 식각 공정시 비트라인 패턴(25a)이 노출되는 일이 발생하지 않는다.Here, the anti-oxidation layer 26 is formed on the tungsten layer 25 for forming the bit line pattern to prevent oxidation of tungsten, and the bit line pattern 25a is formed during the etching process for forming the second plug. No exposure occurs.

그리고, 도 2g에 도시한 바와 같이, 상기 제 1 플러그(22)와 전기적으로 연결되도록 제 2 플러그(29)을 형성하여 스토리지 노드 콘택을 형성하고, 도면에는 도시되지 않았지만, 스토리지 노드 및 유전체막 그리고 플레이트 노드를 차례로 형성하면 본 발명에 따른 반도체 소자 제조공정이 완료된다.As shown in FIG. 2G, a second plug 29 is formed to be electrically connected to the first plug 22 to form a storage node contact. Although not illustrated, a storage node and a dielectric film and Forming the plate nodes in sequence completes the semiconductor device manufacturing process according to the present invention.

이상 상술한 바와 같이 본 발명의 반도체 소자 제조방법은 다음과 같은 효과가 있다.As described above, the semiconductor device manufacturing method of the present invention has the following effects.

첫째, 텅스텐층상에 텅스텐층의 산화를 방지하기 위한 산화방지층을 형성하므로 반도체 기판의 양쪽 가장자리 부위에서 텅스텐의 산화로 인한 비트라인 패턴의 이탈을 방지할 수 있다.First, since an anti-oxidation layer is formed on the tungsten layer to prevent oxidation of the tungsten layer, it is possible to prevent deviation of the bit line pattern due to the oxidation of tungsten at both edge portions of the semiconductor substrate.

둘째, 비트라인 패턴의 상부에 산화방지층이 형성되어 있기 때문에 제 2 플러그 형성을 위한 식각 공정에도 비트라인 패턴이 노출되지 않아 비트라인 패턴의 오염을 방지할 수 있다.Second, since the anti-oxidation layer is formed on the bit line pattern, the bit line pattern is not exposed even in the etching process for forming the second plug, thereby preventing contamination of the bit line pattern.

따라서, 소자의 신뢰성을 향상시킬 수 있다.
Therefore, the reliability of the device can be improved.

Claims (2)

반도체 기판상에 콘택홀을 갖는 제 1 절연층을 형성한 후, 상기 콘택홀에 매립되는 제 1 플러그를 형성하는 공정과, Forming a first plug having a contact hole on the semiconductor substrate, and then forming a first plug embedded in the contact hole; 상기 제 1 플러그를 포함한 전면에 제 2 절연층을 형성한 후, 제 2 절연층상에 텅스텐층과 상기 텅스텐층의 산화를 방지하기 위한 산화방지층을 차례로 형성하는 공정과, Forming a second insulating layer on the entire surface including the first plug, and then sequentially forming a tungsten layer and an antioxidant layer on the second insulating layer to prevent oxidation of the tungsten layer; 상기 산화방지층 및 텅스텐층을 선택적으로 제거하여 복수개의 비트라인 패턴들을 형성하는 공정과, Selectively removing the antioxidant layer and the tungsten layer to form a plurality of bit line patterns; 상기 비트라인 패턴들을 포함한 전면에 제 3 절연층과 제 4 절연층을 차례로 적층한 후, 평탄화하는 공정과, Stacking a third insulating layer and a fourth insulating layer in order on the entire surface including the bit line patterns, and then planarizing the same; 상기 비트라인 패턴 사이의 상기 제 4, 제 3 절연층 및 제 2 절연층을 선택적으로 제거하여 제 1 플러그를 노출시키는 공정과, Selectively removing the fourth, third and second insulating layers between the bit line patterns to expose a first plug; 상기 제 1 플러그와 전기적으로 연결되는 제 2 플러그를 형성한 후, 스토리지 노드, 유전체막, 플레이트 노드를 차례로 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 소자 제조방법.And forming a storage node, a dielectric film, and a plate node in sequence after forming a second plug electrically connected to the first plug. 제 1 항에 있어서, 상기 산화방지층과 상기 제 3 절연층은 동일물질로서 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.The method of claim 1, wherein the anti-oxidation layer and the third insulating layer are formed of a silicon nitride film as the same material.
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