KR100230735B1 - Process for fabricating semiconductor device - Google Patents
Process for fabricating semiconductor device Download PDFInfo
- Publication number
- KR100230735B1 KR100230735B1 KR1019960072819A KR19960072819A KR100230735B1 KR 100230735 B1 KR100230735 B1 KR 100230735B1 KR 1019960072819 A KR1019960072819 A KR 1019960072819A KR 19960072819 A KR19960072819 A KR 19960072819A KR 100230735 B1 KR100230735 B1 KR 100230735B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- conductive
- etching
- insulating film
- trench
- Prior art date
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 콘택홀 내에 전도막 스페이서를 구비하여 콘택 플러그를 형성하여 콘택 플러그의 유실을 방지함으로써 콘택 저항을 감소시킬 수 있는 반도체 소자의 제조방법을 제공하는 것으로, 반도체 기판 상에 절연막을 형성하는 단계; 절연막을 소정 깊이로 식각하여 절연막 내에 트렌치를 형성하는 단계; 트렌치 양 측벽에 제 1 전도막 스페이서를 형성하는 단계; 제 1 전도막 스페이서를 식각 마스크로 하여 트렌치 하부의 기판이 노출되도록 절연막을 식각하여 콘택홀을 형성함과 더불어 스페이서를 절연막 위로 노출시키는 단계; 콘택홀에 매립되도록 기판 전면에 제 2 전도막을 형성하는 단계; 제 2 전도막을 절연막이 노출되도록 식각하여 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.SUMMARY OF THE INVENTION The present invention provides a method of manufacturing a semiconductor device capable of reducing contact resistance by forming a contact plug having a conductive spacer in a contact hole to prevent loss of the contact plug, and forming an insulating film on the semiconductor substrate. ; Etching the insulating film to a predetermined depth to form a trench in the insulating film; Forming first conductive film spacers on both sidewalls of the trench; Etching the insulating film to expose the substrate under the trench using the first conductive film spacer as an etching mask to form a contact hole, and exposing the spacer over the insulating film; Forming a second conductive film on the entire surface of the substrate to be filled in the contact hole; And etching the second conductive film to expose the insulating film to form a contact plug.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 스페이서를 이용하여 콘택 플러그의 유실을 방지할 수 있는 반도체 소자의 콘택 플러그 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a contact plug of a semiconductor device capable of preventing loss of a contact plug using a spacer.
반도체 소자가 미세화되고 고집적화됨에 따라, 폴리실리콘막의 게이트 전극이나 소오스 및 드레인 확산 영역을 금속 배선과 접촉시켜 주기 위한 콘택홀의 면적이 매우 작아지고, 또한 확산 영역의 PN 접합의 깊이도 점점 얇아지게 됨으로써, 배선의 접촉 저항이 증대되고, 배선 형성에 따른 PN 접합이 파괴되는 것이 큰 문제로 대두되었다. 그리고, 현재의 소자의 미세화는 가로 방향의 길이 축소가 주된 것이기 때문에 고집적화에 따른 표면 단차의 어스펙트 비가 증대한다. 따라서, 일반적인 스퍼터링법에 의해 형성되는 금속 배선막의 피복력이 약화되어 배선이 단락되는 문제가 발생하고, 이로 인하여 소자의 신뢰성을 크게 저하시키는 문제가 있었다.As the semiconductor device becomes finer and more highly integrated, the area of the contact hole for contacting the gate electrode or the source and drain diffusion regions of the polysilicon film with the metal wiring becomes very small, and the depth of the PN junction of the diffusion regions becomes thinner, An increase in contact resistance of wirings and breakage of PN junctions due to wiring formation has emerged as a serious problem. In addition, since the reduction of the length in the lateral direction is mainly the miniaturization of the current device, the aspect ratio of the surface step due to the high integration increases. Therefore, the coating power of the metal wiring film formed by the general sputtering method is weakened, so that the wiring is short-circuited, which causes a problem of greatly lowering the reliability of the device.
이에 대하여 종래에는 배선이 저항 증대를 해결하면서, 반도체 소자의 동작속도를 빠르게 하기 위하여, 콘택홀 내부에 전도물질을 매립시켜 콘택 플러그로 작용하게 하여 금속 배선시 어스펙트 비의 증가에 의한 배선 불량을 무마할 수 있었다.On the other hand, in order to solve the increase in resistance in the conventional wiring, in order to increase the operation speed of the semiconductor device, a conductive material is embedded in the contact hole to act as a contact plug, thereby preventing wiring defects caused by an increase in the aspect ratio during metal wiring. Could not go away.
즉, 도1은 상기한 종래의 콘택 플러그를 이용한 반도체 소자의 금속 배선 구조를 나타낸 단면도로서, 도1에 도시된 바와 같이, 절연막(2)의 콘택홀 내에 매립된 제 1 전도막(3)이 상기 콘택홀을 통하여 기판(1)과 콘택하여 플러그로 작용하고 제 1 전도막(3)과 제 2 전도막 패턴(4)이 콘택하여 금속 배선을 이루게 된다.1 is a cross-sectional view illustrating a metal wiring structure of a semiconductor device using the above-described conventional contact plug. As shown in FIG. 1, the first conductive film 3 embedded in the contact hole of the insulating film 2 is formed. The contact hole is contacted with the substrate 1 through the contact hole, and the first conductive layer 3 and the second conductive layer pattern 4 are contacted to form a metal wiring.
또한, 도2는 상기 콘택 플러그가 스택 비아(stacked via) 콘택에 적용된 금속 배선 구조를 나타낸 단면도로서, 도2에 도시된 바와 같이, 제 1 절연막(12)에 구비된 콘택홀을 통하여 제 1 전도막(13)이 기판(11)과 각각 콘택한다. 이때, 제 1 전도막 패턴 중 소정의 제 1 전도막(13)은 제 1 금속층 배선으로 패터닝되고, 소정의 제 1 전도막(13)은 콘택 플러그로 작용하여 상부의 제 2 전도막(15)과 제 2 절연막(14)에 구비된 콘택홀을 통하여 스택 비아 콘택을 이루게 된다.FIG. 2 is a cross-sectional view illustrating a metal wiring structure in which the contact plug is applied to a stacked via contact. As illustrated in FIG. 2, a first conductive layer is formed through a contact hole provided in the first insulating layer 12. The films 13 are in contact with the substrate 11, respectively. At this time, the predetermined first conductive layer 13 of the first conductive layer pattern is patterned by the first metal layer wiring, and the predetermined first conductive layer 13 acts as a contact plug so that the upper second conductive layer 15 is formed. And via vias provided in the second insulating layer 14 to form a stack via contact.
그러나, 상기한 종래의 콘택 플러그를 이용한 금속 배선에 있어서는 다음과 같은 문제가 발생하였다.However, the following problem occurred in the metal wiring using the conventional contact plug mentioned above.
즉, 도 1에 도시된 바와 같이, 콘택 플러그 형성을 위하여 제1 전도막을 콘택홀에만 남도록 패터닝하게 되는데, 이러한 패터닝에 따른 제1 전도막의 식각시 콘택홀 상부의 제1 전도막이 소정 부분 유실됨에 따라, 제2 전도막과의 콘택시 콘택 불량을 일으 킨다.That is, as shown in FIG. 1, the first conductive layer is patterned so as to remain only in the contact hole to form the contact plug, and when the first conductive layer is etched according to the patterning, the first conductive layer on the contact hole is partially lost. In contact with the second conductive film, a contact failure occurs.
또한, 도2에 도시된 바와 같이, 제1 전도막을 제1 금속 배선층 및 플러그로 각각 형성하기 위하여 동시에 제1 전도막을 패터닝하게 되는데, 이러한 패터닝에 따른 제1 전도막의 식각은 제1 금속 배선층 사이의 브리지(bridge) 방지를 위하여 과도 식각을 진행하기 때문에, 식각 후 콘택 플러그로 형성된 제1 전도막이 소정 부분 유실됨에 따라, 스택 비아 콘택시 콘택 불량을 일으킨다.In addition, as shown in FIG. 2, the first conductive film is simultaneously patterned to form the first conductive film as the first metal wiring layer and the plug, respectively. The etching of the first conductive film according to the patterning is performed between the first metal wiring layer. Since excessive etching is performed to prevent the bridge, the first conductive film formed by the contact plug is partially lost after the etching, thereby causing a stack via contact failure.
이에 따라, 콘택 저항이 증가하여 소자의 신뢰성을 저하시킨다.As a result, the contact resistance is increased to lower the reliability of the device.
이에, 본 발명은 상기한 문제점을 감안하여 창출된 것으로서, 콘택홀 내에 전도막 스페이서를 구비하여 콘택 플러그를 형성하여 콘택 플러그의 유실을 방지함으로써, 콘택 저항을 감소시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made in view of the above-described problems, and includes a conductive film spacer in a contact hole to form a contact plug to prevent loss of the contact plug, thereby reducing the contact resistance of the semiconductor device manufacturing method. The purpose is to provide.
도1 및 도2는 종래의 콘택 플러그 형성에 따른 금속 배선 구조를 나타낸 단면도.1 and 2 are cross-sectional views showing a metal wiring structure according to the conventional contact plug formation.
도3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
31 : 반도체 기판 32 : 절연막31 semiconductor substrate 32 insulating film
33 : 트렌치 34 : 제 1 폴리실리콘막 스페이서33 trench 34 first polysilicon film spacer
35 : 콘택홀 36 : 제 2 폴리실리콘막35 contact hole 36 second polysilicon film
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 절연막을 형성하는 단계 ; 상기 절연막을 소정 깊이로 식각하여 상기 절연막 내에 트렌치를 형성하는 단계 ; 상기 트렌치 양 측벽에 제1 전도막 스페이서를 형성하는 단계 ; 상기 제1 전도막 스페이서를 식각 마스크로 하여 상기 트렌치 하부의 기판이 노출되도록 상기 절연막을 식각하여 콘택홀을 형성함과 더불어 상기 스페이서를 상기 절연막 위로 노출시키는 단계 ; 상기 콘택홀에 매립되도록 상기 기판 전면에 제2 전도막을 형성하는 단계 ; 상기 제2 전도막을 상기 절연막이 노출되도록 식각하여 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.Method for manufacturing a semiconductor device according to the present invention for achieving the above object comprises the steps of forming an insulating film on a semiconductor substrate; Etching the insulating film to a predetermined depth to form a trench in the insulating film; Forming first conductive layer spacers on both sidewalls of the trench; Etching the insulating layer to expose the substrate under the trench using the first conductive layer spacer as an etching mask to form a contact hole, and exposing the spacer over the insulating layer; Forming a second conductive film on the entire surface of the substrate to be buried in the contact hole; And etching the second conductive layer to expose the insulating layer to form a contact plug.
또한, 상기 제1 및 제2 전도막은 동일한 막으로 폴리실리콘막인 것을 특징으로 하고, 상기 제1 전도막 스페이서를 형성하는 단계는 상기 트렌치 저부 및 양측벽과 상기 절연막 상에 제1 전도막을 증착하는 단계 ; 상기 제1 전도막을 블랭킷 식각하는 단계를 포함하는 것을 특징으로 한다.The first and second conductive layers may be polysilicon layers, and the forming of the first conductive layer spacer may include depositing a first conductive layer on the trench bottom and both sidewalls and the insulating layer. step ; And blanket etching the first conductive layer.
상기 구성으로 된 본 발명에 의하면, 콘택홀이 형성된 절연막 상에 노출되도록 제1 전도막 스페이서를 형성한 후 제1 전도막과 동일한 제2 전도막을 콘택홀에 충분히 매립되도록 증착함으로써 식각에 따른 콘택 플러그의 유실을 방지할 수 있다.According to the present invention having the above configuration, after forming the first conductive film spacer so as to be exposed on the insulating film on which the contact hole is formed, the contact plug according to the etching by depositing a second conductive film identical to the first conductive film to be sufficiently embedded in the contact hole Can prevent the loss.
[실시예]EXAMPLE
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention.
도3a 내지 도3e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
먼저, 도3a에 도시된 바와 같이, 반도체 기판(31) 상에 절연막(32)을 형성하고, 포토리소그라피로 절연막(32) 상부에 마스크 패턴(도시되지 않음)을 형성한 다음, 상기 마스크 패턴을 이용하여 절연막(32)을 소정 깊이로 습식 또는 건식식각하여 절연막(32) 내에 트렌치(33)를 형성하고, 공지된 방법으로 상기 마스크 패턴을 제거한다.First, as shown in FIG. 3A, an insulating film 32 is formed on the semiconductor substrate 31, a mask pattern (not shown) is formed on the insulating film 32 with photolithography, and then the mask pattern is formed. The insulating film 32 is wet or dry etched to a predetermined depth to form the trench 33 in the insulating film 32, and the mask pattern is removed by a known method.
도3b에 도시된 바와 같이, 트렌치(33) 저부 및 양 측벽과 절연막(32) 상에 전도물질로서 제1 폴리실리콘막을 증착하고, 상기 제1 폴리실리콘막을 블랭킷 식각하여 트렌치(33) 양 측벽에 제1 폴리실리콘막 스페이서(34)를 형성한다.As shown in FIG. 3B, a first polysilicon film is deposited as a conductive material on the bottom and both sidewalls of the trench 33 and the insulating film 32, and the first polysilicon film is blanket-etched to form both sidewalls of the trench 33. The first polysilicon film spacer 34 is formed.
도3c에 도시된 바와 같이, 스페이서(34)를 식각 마스크로 하여 트렌치(33) 하부의 기판(31) 노출되도록 절연막(32)을 블랭킷 식각하여 콘택홀(35)을 형성함과 더불어, 스페이서(34)를 절연막(32) 위로 노출시킨다.As shown in FIG. 3C, the insulating layer 32 is blanket-etched to form the contact hole 35 to expose the substrate 31 under the trench 33 using the spacer 34 as an etch mask, and the spacer ( 34 is exposed over the insulating film 32.
도3d에 도시된 바와 같이, 도3c의 구조 상에 상기 전도 물질과 동일한 물질로 제2 폴리실리콘막(36)을 콘택홀(35)에 충분히 매립되도록 증착한다. 이때, 콘택홀(35)에는 스페이서(34)에 의해 상대적으로 두껍게 증착된다.As shown in FIG. 3D, a second polysilicon film 36 is deposited on the structure of FIG. 3C with the same material as the conductive material so as to be sufficiently filled in the contact hole 35. As shown in FIG. At this time, the contact hole 35 is deposited relatively thick by the spacer 34.
도3e에 도시된 바와 같이, 제2 폴리실리콘막(36)을 절연막(32)이 노출될 때까지 블랭킷 식각하여 절연막(32) 상에 노출된 스페이서(34)의 높이만큼 콘택홀에 전도 물질이 충분히 형성된 콘택 플러그를 완성한다.As shown in FIG. 3E, the second polysilicon layer 36 is blanket-etched until the insulating layer 32 is exposed, so that a conductive material is formed in the contact hole by the height of the spacer 34 exposed on the insulating layer 32. Completely formed contact plugs are completed.
이후, 도시되지는 않았지만 상기 콘택 플러그와 콘택하는 금속 배선을 형성한다.Thereafter, although not shown, a metal wiring contacting the contact plug is formed.
상기 실시예에 의하면, 콘택홀의 깊이보다 소정 부분 높게 노출되도록 형성된 전도물질의 스페이서에 의해 동일한 전도 물질이 콘택홀에 충분히 매립됨과 더불어 콘택홀 상에 두껍게 증착됨에 따라, 전도 물질의 식각시 콘택 플러그의 유실을 방지할 수 있다.According to the above embodiment, the same conductive material is sufficiently embedded in the contact hole by the spacer of the conductive material formed to be exposed to a predetermined portion higher than the depth of the contact hole, and is thickly deposited on the contact hole. Loss can be prevented.
따라서, 콘택 플러그의 유실로 인하여 발생되는 상부 배선과의 접촉 불량을 방지하여 소자의 콘택 저항을 감소시킴으로써 소자의 신뢰성을 향상시킬 수 있다.Therefore, the reliability of the device can be improved by reducing the contact resistance of the device by preventing contact failure with the upper wiring caused by the loss of the contact plug.
Claims (7)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960072819A KR100230735B1 (en) | 1996-12-27 | 1996-12-27 | Process for fabricating semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960072819A KR100230735B1 (en) | 1996-12-27 | 1996-12-27 | Process for fabricating semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19980053691A KR19980053691A (en) | 1998-09-25 |
KR100230735B1 true KR100230735B1 (en) | 1999-11-15 |
Family
ID=19491201
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019960072819A KR100230735B1 (en) | 1996-12-27 | 1996-12-27 | Process for fabricating semiconductor device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100230735B1 (en) |
-
1996
- 1996-12-27 KR KR1019960072819A patent/KR100230735B1/en not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR19980053691A (en) | 1998-09-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100526059B1 (en) | Method of forming self-aligned contact in fabricating semiconductor devices | |
KR19980020482A (en) | Wiring Structure and Method of Semiconductor Device | |
KR100230735B1 (en) | Process for fabricating semiconductor device | |
KR100252044B1 (en) | Method for forming contact hole in semiconductor device | |
KR100324935B1 (en) | Method of forming wiring for semiconductor device | |
KR19990076226A (en) | Method of manufacturing DRAM cell capacitor | |
KR100568789B1 (en) | Method for fabricating semiconductor device | |
KR0155787B1 (en) | Formation method of contact hole in semiconductor device | |
KR19990043724A (en) | Manufacturing method of semiconductor device | |
KR0139576B1 (en) | Method of manufacture in semicouductor device | |
KR100313537B1 (en) | Capacitor forming method | |
KR19990057892A (en) | Contact formation method of semiconductor device | |
KR100363701B1 (en) | Method for Forming the Bit line contact of Semiconductor Device | |
KR20010058679A (en) | Method for fabricating a semiconductor memory device having self-aligned contact | |
KR100190304B1 (en) | Fabrication method of semiconductor device | |
KR950010852B1 (en) | Fine contact patterning method of semiconductor device | |
KR100304967B1 (en) | Metal line of semiconductor device and method for fabricating the same | |
KR100379511B1 (en) | Method for Forming contact of Semiconductor Device | |
KR960011250B1 (en) | Semiconductor contact device manufacturing method | |
KR100191779B1 (en) | Semiconductor device and its fabrication method | |
KR19990057891A (en) | Stack contact formation method of semiconductor device | |
KR20010046511A (en) | Capacitor of semiconductor device and method for fabricating the same | |
KR20000004453A (en) | Method for manufacturing semiconductor device | |
KR20020028461A (en) | Manufacturing method for metal line in semiconductor device | |
KR19980037660A (en) | Wiring of Semiconductor Devices and Manufacturing Method Thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20100726 Year of fee payment: 12 |
|
LAPS | Lapse due to unpaid annual fee |